KR20040045694A - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 베리어 금속막인 TiN막에서의 결함 발생 및 이에 따른 소자의 신뢰성 저하를 방지할 수 있는 MIM(Metal-Insulator-Metal) 구조의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 비트라인이 형성된 반도체 기판 상에 캐패시터용 폴리 플러그를 형성하는 단계와, 상기 폴리 플러그 표면의 소정 두께를 리세스시키는 단계와, 상기 리세스된 폴리 플러그 상에 TiSi2막을 형성하는 단계와, 상기 TiSi2막 상에 TiN막으로 이루어진 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 금속 재질의 하부전극과 고유전율의 유전체막 및 금속 재질의 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서, 상기 TiN막의 베리어 금속막을 형성하는 단계는, 펄스드 ALD 방식에 따라 제1TiN막을 증착하는 제1공정과, 상기 제1TiN막 상에 NH3 후처리를 수행함이 없이 TiCl4 가스를 소오스로 이용하는 CVD 방식에 따라 제2TiN막을 증착하는 제2공정과, 상기 제2TiN막 상에 TiCl4 가스를 소오스로 이용하는 CVD 방식에 따라 제3TiN막을 증착하고 NH3 후처리를 수행하는 제3공정 및 상기 비트라인이 노출될 때까지 상기 제3, 제2 및 제1TiN막을 CMP하는 제4공정으로 구성된 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
본 발명은 MIM(Metal-Insulator-Metal) 구조의 캐패시터 형성방법에 관한 것으로, 특히, 베리어 금속막인 TiN막에서의 결함 발생 및 이에 따른 소자의 신뢰성 저하를 방지하기 위한 방법에 관한 것이다.
캐패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서 기능한다. 이러한 캐패시터는 하부전극과 상부전극 사이에 유전체막이 개재된 형상을 가지며, 전형적으로 PIP(Poly-Insulator-Poly) 구조로 형성되어 왔으나, 최근에 들어서는 소자의 고성능화를 위해 보다 우수한 캐패시터가 요구됨에 따라 MIM(Metal-Insulator-Metal) 구조가 부각되고 있다.
이하에서는 도 1a 내지 도 1d를 참조해서 종래 기술에 따른 MIM 구조의 캐패시터 형성방법을 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(1) 상에 공지의 공정에 따라 표면에 하드마스크막이 구비되고 측면에 스페이서가 형성된 비트라인들(2)을 형성한다. 그런다음, 폴리실리콘막의 증착 및 이에 대한 에치-백 공정과 스토리지 노드 콘택 마스크 형성 및 이를 이용한 식각 공정을 차례로 수행하여 상기 비트라인들(2) 사이에 캐패시터용 폴리 플러그(3)를 형성한다. 이어서, 상기 결과물 상에 HDP-산화막(4)을 증착한 후, 상기 비트라인(2)이 노출될 때까지 그 표면을 CMP(Chemical Mechanical Polishing)한다.
도 1b를 참조하면, 폴리 플러그에 대한 식각을 수행하여 그 표면을 소정 두께만큼 리세스(recess)시킨다. 그런다음, 리세스된 폴리 플러그(3a) 상에 Ti막을 증착한 상태에서 열처리를 수행하여 상기 리세스된 폴리 플러그(3a)의 표면 상에 TiSi2막(5)을 형성한다. 이어서, 습식 식각을 통해 반응하지 않고 잔류된 Ti를 제거한 후, 기판 결과물 상에 베리어 금속막으로서 TiN막(6)을 증착하고, 이에 대한 CMP를 수행한다.
도 1c를 참조하면, 기판 결과물 상에 캡 산화막(cap oxide : 7)을 증착한다. 그런다음, 상기 캡 산화막(7)을 식각하여 TiN막(6)을 노출시키면서 캐패시터 형성 영역을 한정하는 트렌치(8)를 형성한 후, 상기 트렌치 표면 및 캡 산화막(7) 상에 하부전극용 금속막(9)을 증착한다.
도 1d를 참조하면, 캡 산화막(7)이 노출되도록 하부전극용 금속막에 대한 CMP를 수행하고, 이를 통해, 트렌치 표면에 MIM 캐패시터의 하부전극(9a)을 형성한다. 그런다음, 상기 하부전극(9a) 및 캡 산화막(7) 상에 TaON의 유전체막(10) 및 금속 재질의 상부전극(11)을 차례로 형성하여, MIM 캐패시터(12)의 형성을 완성한다.
그러나, 전술한 종래의 MIM 캐패시터 형성방법은 다음의 문제점이 있다.
MIM 캐패시터에 있어서, 베리어 금속막은 바텀 전극이 금속인 것과 관련해서 반듯이 형성되어야 하며, 이러한 베리어 금속막은 일반적으로 TiN막으로 이루어지고, 무기물질인 TiCl4 가스를 소오스로 하는 CVD(Chemical Vapor Deposition) 방식에 의해 800∼1000Å의 두께로 증착된 후, CMP된다.
여기서, TiN막을 CVD 방식으로 증착하는 것은 스텝 커버리지(step coverage) 특성이 우수하기 때문이다. 즉, 폴리 플러그에 대한 리세스 후의 스토리지 노드 콘택의 최종 임계치수는 0.18∼0.20㎛ 정도인데, PVD(Physical Vapor Deposition) 방식에 의한 TiN막의 증착은 스텝 커버리지 및 오버행(overhang) 문제 때문에 적절하지 못하고, MOCVD(Metal Organic Chemical Vapor Deposition) 방식에 의한 TiN막의 증착은 불순물을 너무 많이 함유하고 있고, 이를 제거하기 위해서 플라즈마 처리를 행할 경우에는 그 증착에 너무 많은 시간이 소요되기 때문에 마찬가지로 적절하지 못하며, 그래서, 스텝 커버리지 특성이 우수한 CVD 방식으로 TiN막을 증착하는 것이다.
그러나, CVD 방식에 의한 TiN막의 증착은 스텝 커버리지 특성이 우수하다는 잇점은 있지만, 막 두께가 증가함에 따라 막 내에 크랙(crack)이 발생되는 문제점이 있다. 특히, 이러한 크랙의 발생은 증착 온도가 낮을수록 더욱 심해진다.
여기서, 크랙의 발생 원인은 공정 레시피(recipe) 내의 NH3 가스를 이용한 후처리 공정 때문인 것으로 알려져 있다. 즉, NH3 후처리 공정은 TiN막 증착 후의 공정 가스인 TiCl4 가스와 NH3 가스 중에서 TiCl4 가스는 끊고, NH3 가스만을 흘려 증착된 TiN막 내의 Cl 성분을 제거하면서 표면의 미반응 TiCl4를 반응시키기 위해 수행하는 것인데, NH3 후처리시의 빠져나가는 Cl 성분 때문에 입자(grain)간의 응력(inter-grain stress)이 형성되어 입계(grain boundary)를 따라 크랙이 발생하게 된다. 이러한 크랙은 하부로 전파되어 캐패시터의 전기적 특성, 즉, 누설전류 특성에 악영향을 미치게 된다.
한편, 상기한 크랙 발생의 발생은 NH3 후처리 공정을 생략하면 방지할 수 있다. 그러나, 이 경우에는 막 내의 Cl 성분이 그대로 남아있어 소자 특성 및 신뢰성에 악영향을 미치게 된다. 즉, 막 내에 Cl 성분을 잔류시킬 경우, 후속 열공정 동안 상기 Cl 성분이 아래쪽의 폴리 플러그와 TiSi2막의 계면으로 침투하거나 위쪽의 하부전극과 유전체막의 계면 및 유전체막과 상부전극의 계면까지 침투하여 문제를 일으킬 수 있다.
결국, 종래 기술에 따른 MIM 구조의 캐패시터 형성방법에서는 TiN막을 TiCl4를 소오스로 하는 CVD 방식에 따라 증착하면서 상기 TiN막의 증착후에는 NH3 후처리 공정을 수행해야 하는 바, 크랙의 발생을 피할 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, TiCl4를 소오스로 하는 CVD 방식을 이용하면서도 Cl 성분에 의한 결함 발생 및 막 두께 증가에 따른 크랙 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 MIM 구조의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 구조의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 비트라인
23 : 폴리 플러그 23a : 리세스된 폴리 플러그
24 : HDP-산화막 25 : TiSi2막
26 : TiN막 26a : 제1TiN막
26b : 제2TiN막 26c : 제3TiN막
27 : 캡 산화막 28 : 트렌치
29 : 금속막 29a : 하부전극
30 : 유전체막 31 : 상부전극
40 : MIM 캐패시터
상기와 같은 목적을 달성하기 위하여, 본 발명은, 비트라인이 형성된 반도체 기판 상에 캐패시터용 폴리 플러그를 형성하는 단계와, 상기 폴리 플러그 표면의 소정 두께를 리세스시키는 단계와, 상기 리세스된 폴리 플러그 상에 TiSi2막을 형성하는 단계와, 상기 TiSi2막 상에 TiN막으로 이루어진 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 금속 재질의 하부전극과 고유전율의 유전체막 및 금속 재질의 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터형성방법에 있어서, 상기 TiN막의 베리어 금속막을 형성하는 단계는, 펄스드 ALD 방식에 따라 제1TiN막을 증착하는 제1공정과, 상기 제1TiN막 상에 NH3 후처리를 수행함이 없이 TiCl4 가스를 소오스로 이용하는 CVD 방식에 따라 제2TiN막을 증착하는 제2공정과, 상기 제2TiN막 상에 TiCl4 가스를 소오스로 이용하는 CVD 방식에 따라 제3TiN막을 증착하고 NH3 후처리를 수행하는 제3공정 및 상기 비트라인이 노출될 때까지 상기 제3, 제2 및 제1TiN막을 CMP하는 제4공정으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 펄스드 ALD 방식에 따라 제1TiN막을 증착하는 제1공정은 온도를 300∼600℃로 하면서 TiCl4 가스의 유량과 NH3 가스의 유량을 각각 5∼100sccm, 그리고, 각각 0.1∼5초로 플로우시키는 조건으로 진행하여 50∼200Å의 두께로 증착한다.
상기 제2TiN막은 300∼1300Å의 두께로 증착하며, 제3TiN막은 100∼300Å의 두께로 증착한다.
상기 TiN막의 베리어 금속막을 형성하기 위한 제1 내지 제3단계는 진공의 해제없이 인-시튜(in-situ)로 수행한다.
본 발명에 따르면, TiN막의 베리어 금속막을 펄스드 ALD 방식과 NH3 후처리를 행하지 않는 CVD 방식 및 NH3 후처리를 행하는 CVD 방식을 이용하여 3단계로 나누어 수행함으로써 TiN막 전체에서의 크랙 발생 및 막 내에 함유된 Cl 성분의 외방 확산에 의한 결함 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 공지의 반도체 제조 공정에 따라 트랜지스터를 포함한 소정의 하지층이 형성된 반도체 기판(21)을 마련하고, 상기 반도체 기판(21) 상에 공지의 공정에 따라 표면에 하드마스크막을, 그리고, 측면에 질화막 재질의 스페이서를 갖는 비트라인들(22)을 형성한다. 그런다음, 폴리실리콘막의 증착 및 이에 대한 에치-백 공정과 스토리지 노드 콘택 마스크 형성 및 이를 이용한 식각 공정을 차례로 수행하여 비트라인들(22) 사이에 캐패시터용 폴리 플러그(23)를 형성한다. 이어서, 상기 기판 결과물 상에 HDP-산화막(24)을 증착한 후, 비트라인(22)이 노출될 때까지 그 표면을 CMP한다.
도 2b를 참조하면, 공지의 공정에 따라 폴리 플러그(23)의 표면 일부 두께, 예컨데, 300∼500Å의 두께를 리세스시킨다. 그런다음, 리세스된 폴리 플러그(23a) 상에 Ti막을 증착한 상태에서 기판 결과물에 대한 열처리를 행하여 상기 리세스된 폴리 플러그(23a)의 표면 상에 TiSi2막(25)을 형성한다. 이어서, NH4OH, H2SO4 및 H2O2의 혼합으로된 SC-1 용액을 이용한 습식 식각을 행하여 반응하지 않고 잔류된 Ti를 제거한 후, 기판 결과물 상에 베리어 금속막으로서 TiN막(26)을 증착한다.
여기서, 상기 TiN막(26)의 증착은 다음과 같은 방식으로 진행한다.
먼저, 펄스드(pulsed) ALD(Atomic Layer Deposition) 방식에 따라 얇게, 예컨데, 50∼200Å의 두께로 제1TiN막(26a)을 증착한다. 그런다음, TiCl4 가스를 소오스로 하는 CVD 방식에 따라 제2TiN막(26b)과 제3TiN막(26c)을 차례로 증착하되, 우선, 300∼1300Å의 두께로 제2TiN막(26b)을 증착한 후에는 NH3 후처리를 수행하지 않으며, 이후 100∼300Å 두께로 제3TiN막(26c)을 증착한 후에는 NH3 후처리를 수행한다.
보다 자세하게, 펄스드 ALD 방식에 의한 제1TiN막(26a)의 증착은, 먼저, 300∼600℃로 유지된 증착 챔버 내에 TiCl4 가스를 5∼100sccm의 도우즈로 0.1∼5초 동안 플로우시킨 후에 이를 퍼지(purge)하고, 연이어, 동일 온도로 유지된 챔버 내에 NH3 가스를 마찬가지로 5∼100sccm의 도우즈로 0.1∼5초 동안 플로우시킨 후에 이를 퍼지시킨다. 그런다음, 전술한 단계들을 반복 수행한 후, 최종적으로 퍼지 및 펌핑(pumping)을 행하여 제1TiN막(26a)의 증착을 완료한다.
다음으로, CVD 방식에 의한 제2 및 제3TiN막(26b, 26c)의 증착은, 먼저, 챔버 내의 기체 흐름을 안정화시킨 후에 증착 압력을 맞추고, 이러한 상태에서 챔버 내에 TiCl4 및 NH3 가스를 플로우시켜 가스들의 열적반응을 통해 제2TiN막(26b)을 증착한다. 그런다음, TiCl4 및 NH3 가스를 모두 퍼지 및 펌핑한 후, 다시 챔버 내의 기체 흐름을 안정화시킨 후에 증착 압력을 맞추고, 이 상태에서 챔버 내에 TiCl4 및 NH3 가스를 플로우시켜 상기 가스들의 열적반응을 통해 제3TiN막(26c)을 증착한 후, 상기 TiCl4 가스를 중단한 채 NH3 가스만을 플로우시켜 NH3 후처리를 행한다. 이후, 퍼지 및 펌핑을 행하여 제3TiN막(26c)의 증착을 완료한다.
상기에서, 펄스드 ALD 방식에 의한 제1TiN막(26a)의 증착과 CVD 방식에 의한제2 및 제3TiN막(26b, 26c)의 증착은 진공의 해제없이 인-시튜(in-situ)로 진행되도록 한다.
이와 같이 하면, 펄스드 ALD 방식에 의한 제1TiN막(26a)과 NH3 후처리를 실시한 제3TiN막(26c)이 막 전체의 스트레스를 완화(release)시키는 완충층의 역할을 하게 되는 바, 증착된 TiN막(26) 전체 내에서의 크랙 발생은 방지할 수 있게 된다. 또한, ALD 방식에 의한 제1TiN막(26a)은 NH3 후처리를 생략한 제2TiN막 증착시의 막 내의 Cl 성분이 아래쪽으로 침투하는 것을 막아주는 베리어의 역할을 하며, 마찬가지로 NH3 후처리를 행한 제3TiN막(26c)도 NH3 후처리를 생략한 제2TiN막을 덮음으로써 후속 공정에서 Cl 성분을 함유한 제2TiN막(26b)으로부터의 상기 Cl 성분의 외방 확산을 방지하는 베리어의 역할을 하게 되는 바, 결국, Cl 성분에 의한 결함 발생도 방지할 수 있게 된다.
한편, 일반적인 ALD 방식에 의한 TiN막의 증착은 한 싸이클 당 1개의 원자층을 증착하므로 증착 속도가 매우 느리다. 그러나, 본 발명의 펄스드 ALD 방식에 의한 TiN막의 증착은 한 싸이클 당 여러 개의 원자층이 형성되는 다층(multi-layer) 증착이 이루어지기 때문에 증착 속도가 상대적으로 빠르다.
또한, CVD 방식에 의한 TiN막 증착에 있어서, 그 증착 후에 NH3 후처리를 행하는 경우 대략 300Å까지는 크랙으로부터 자유롭다. 따라서, 본 발명에서는 NH3 후처리를 행하는 제3TiN막(26c)의 증착 두께를 300Å 이하, 바람직하게 100∼300Å 정도로 함으로써 크랙이 발생되지 않도록 한다.
도 2c를 참조하면, 비트라인(22)이 노출될 때까지 상기 제3, 제2 및 제1TiN막들(26c, 26b, 26a)에 대한 CMP를 행한다. 그런다음, 상기 기판 결과물 상에 캡 산화막(27)을 증착한다. 이어서, 상기 캡 산화막(27)을 식각하여 CMP된 TiN막(26)을 노출시키면서 캐패시터 형성 영역을 한정하는 트렌치(28)를 형성한 후, 상기 트렌치 표면 및 캡 산화막(27) 상에 하부전극용 금속막(29)을 증착한다.
도 2d를 참조하면, 캡 산화막(27)이 노출되도록 하부전극용 금속막에 대한 CMP를 수행하고, 이를 통해, 트렌치 표면에 MIM 캐패시터의 하부전극(29a)을 형성한다. 그런다음, 상기 하부전극(29a) 및 캡 산화막(27) 상에, 예컨데, TaON의 유전체막(30) 및 금속 재질의 상부전극(31)을 차례로 형성하고, 이 결과로서, 본 발명의 MIM 캐패시터(40)를 완성한다.
이상에서와 같이, 본 발명은 TiN막의 베리어 금속막을 증착함에 있어서 펄스드 ALD 방식과 NH3 후처리를 행하지 않는 CVD 방식 및 NH3 후처리를 행하는 CVD 방식을 이용하여 3단계로 나누어 수행함으로써 상기 TiN막에서의 크랙 발생을 방지할 수 있음은 물론 TiN막 내에 함유된 Cl 성분의 외방 확산에 의한 결함 발생도 방지할 수 있다.
따라서, 베리어 금속막 자체의 신뢰성은 물론 캐패시터의 특성 및 신뢰성을 확보할 수 있으며, 더 나아가, 소자 특성 및 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 비트라인이 형성된 반도체 기판 상에 캐패시터용 폴리 플러그를 형성하는 단계와, 상기 폴리 플러그 표면의 소정 두께를 리세스시키는 단계와, 상기 리세스된 폴리 플러그 상에 TiSi2막을 형성하는 단계와, 상기 TiSi2막 상에 TiN막으로 이루어진 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 금속 재질의 하부전극과 고유전율의 유전체막 및 금속 재질의 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서,
    상기 TiN막의 베리어 금속막을 형성하는 단계는
    펄스드 ALD 방식에 따라 제1TiN막을 증착하는 제1공정과, 상기 제1TiN막 상에 NH3 후처리를 수행함이 없이 TiCl4 가스를 소오스로 이용하는 CVD 방식에 따라 제2TiN막을 증착하는 제2공정과, 상기 제2TiN막 상에 TiCl4 가스를 소오스로 이용하는 CVD 방식에 따라 제3TiN막을 증착하고 NH3 후처리를 수행하는 제3공정 및 상기 비트라인이 노출될 때까지 상기 제3, 제2 및 제1TiN막을 CMP하는 제4공정으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 제1TiN막은 50∼200Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 펄스드 ALD 방식에 따라 제1TiN막을 증착하는 제1공정은 온도를 300∼600℃로 하면서 TiCl4 가스의 유량 및 NH3 가스의 유량을 각각 5∼100sccm으로 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서, 상기 펄스드 ALD 방식에 따라 제1TiN막을 증착하는 제1공정은 TiCl4 가스 및 NH3 가스의 플로우 시간을 각각 0.1∼5초로 하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 제2TiN막은 300∼1300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서, 상기 제3TiN막은 100∼300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서, 상기 TiN막의 베리어 금속막을 형성하기 위한 제1 내지 제3공정은 진공의 해제없이 인-시튜(in-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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