KR20040036799A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계; 상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계; SEG 공정을 실시하여 트랜치 내에 실리콘 박막을 형성하는 단계; 세정 공정을 실시하여 상기 패드 산화막의 일부가 제거되는 단계; 트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 상부 코너와 트랜치 내에 산화막을 형성하는 단계; 전체 구조 상부에 HDP 산화막을 증착하는 단계: CMP 공정을 실시하는 단계; 상기 패드 질화막을 제거하는 단계를 포함하여 이루어 진 반도체 소자의 소자 분리막 형성방법이 개시된다.

Description

반도체 소자의 소자분리막 형성방법{Method of forming an isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 얕은 트랜치 분리(shallow trench isolation:STI)방법에 관한 것이다.
반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 약 3500Å 깊이로 식각하여 트랜치를 형성한 후 갭 충진 물질인 고밀도 플라즈마(HDP)산화막으로 트랜치를 매립고 CMP공정으로 평탄화하여 소자 분리막을 형성한다. 이러한 소자 분리막을 트랜치형 소자 분리막이라 한다.
이러한 트랜치형 소자 분리막에 있어서 필드영역을 식각하여 트랜치를 형성하고 측벽 산화 공정을 통해 식각 공정에 의한 손상을 보상하며, 트랜치 상부 모서리를 라운딩 시키게 된다. 그러므로 이 공정은 적정한 온도와 두께 및 산화 분위기 설정을 통하여 트랜치 라운딩을 이루면서 완전한 식각 손상을 보상하기 위한 필수적인 공정이다. 그러나 현재의 공정 조건으로는 액티브 영역과 필드 영역이 만나는 트랜치 상부 모서리에서의 모트(Moat)발생은 피할 수 없으며 또한 샤프한 트렌치 상부 코너를 갖는 구조에 의해 기생 누설 전류등을 발생시키고 GOI(Gate Oxide Integrity)열화, Inverse Narrow Width Effect, Subthreshold Hump 현상등을 야기하기도 한다. 무트란 STI 구조에서 상부 코너에 발생하는 호를 말하며 통상 무트 깊이는 액티브 영역으로부터 리세스된 필드의 하단부 까지를 말한다.
통상 STI 공정에 있어서, 질화막 제거 공정 이후의 습식식각에서 진행되는 등방성 에치에 의하여 필드 산화막의 리세스 양 만큼 측면의 필드 또한 식각이 이루어 지며, STI 산화 공정에서는 액티브 영역의 실리콘과 산소 가스가 반응하여 산화막을 형성한다. 이때 액티브 영역으로 정의 되어진 부분이 감소하고 상대적으로상부의 패드 질화막의 경계 지점은 액티브 영역의 끝 지점에서 필드 산화막 영역으로 침투하는 결과를 가져와 무트가 발생하게 되는 것이다.
따라서 본 발명은 얕은 접합 트랜치 분리 공정중 라운딩 산화시 액티브영역의 실리콘 소스를 SEG(Self Epitaxial Growth)공정을 통하여 성장시켜 정의 되어진 액티브 영역의 감소를 막아주고 상대적인 패드 질화막의 측면 성장을 방지하여 무트의 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 소자분리막 형성방벙을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 패드 산화막
30: 패드 질화막 40: 포토레지스트 패턴
50: 트랜치 60: HDP 산화막
55:실리콘 박막
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;
SEG 공정을 실시하여 트랜치 내에 실리콘 박막을 형성하는 단계;
세정 공정을 실시하여 상기 패드 산화막의 일부가 제거되는 단계;
트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 상부 코너와 트랜치 내에 산화막을 형성하는 단계;
전체 구조 상부에 HDP 산화막을 증착하는 단계:
CMP 공정을 실시하는 단계;
상기 패드 질화막을 제거하는 단계를 포함하여 이루어 진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10)상부에 패드 산화막(20)및 패드 질화막(30)이 형성된다. 패드 산화막(20)은 50 내지 150Å의 두께로 형성되는 것이 적절하며 반도체 기판(10)과 패드 질화막(30)의 스트레스 완화용 버퍼층으로 작용한다. 패드 질화막(30)은 500 내지 1500 Å의 두께로 형성되는 것이 바람직하며 CMP 공정의 스토핑 층으로 작용한다.
도 1b를 참조하면, 액티브 영역과 필드 영역을 설정하기 위해 패드 질화막(30)상부에 포토레지스트 패턴(40)이 형성된다.
도 1c를 참조하면, 포토레지스트 패턴(40)에 의해 노출된 영역(필드 영역)을 반도체 기판(10)으로부터 대략 3000Å 내지 4500Å의 깊이로 에치하여 그로인하여 트랜치(50)가 형성된다.
도 1d를 참조하면, 포토레지스트 패턴(40)을 제거하고, 자연 산화막을 완전히 제거하기 위해 SEG전 세정 공정을 [HF : H2O = 1 : 99]용액에서 약 30~60초 동안 실시한다.
도 1e를 참조하면, SEG 공정을 실시하여 트랜치(50)의 벽면과 바닥면에 실리콘 박막을 50~500Å의 두께로 성장시킨다. SEG 공정은 700~850℃의 온도 및 5~200Torr의 압력 조건에서 실시된다. SEG 공정시 실리콘 소스는 DCS(SiH2Cl2) 100~300sccm을 사용하고 에찬트는 HCl 30~100sccm을 사용한다.
도 1f를 참조하면, 전 세정 공정을 SC-1(NH4OH : H2O2:H2O = 1 : 5 : 50)용액을 이용하여 약 50 ℃에서 대략 10분 동안 진행하고 [HF : H2O = 1 : 99]용액에서 약 360초 동안 세정한다. 이 세정 공정에 의해 패드 산화막(20)의 일부가 제거되어 홈(25)이 형성된다.
도 1g와 관련하여, 트랜치 라운딩 산화 공정을 실시하여 트랜치 측벽 상부와 내부에 산화막(70)을 형성한다. 트랜치 라운딩 산화 공정은 약 1050 ℃의 고온 건식 산화(dry oxidation)분위기에서 실시하여 100Å의 두께로 상부 라운딩을 실현시킨다.
도 1h는 트랜치가 채워지도록 전체 구조 상부에 HDP 산화막(60)을 약 4000~6000Å의 두께로 증착한 후 1000℃의 온도 및 N2 분위기에 어닐 공정을 30분 동안 실시한 상태의 단면도이다.
도 1i는 CMP 공정을 실시한 상태의 단면도로써, 필드 영역의 두께를 액티브 영역보다 400~600Å 높아 지도록 하는 것이 바람직하다.
도 1j는 패드 질화막(30)을 제거하여 STI 구조가 완성된 상태의 단면도를 나타낸다.
상술한 공정에 있어서, STI 상부 모서리 영역은 SEG공정, 라운딩 산화 전세정 공정 및 라운딩 산화의 열 공정에서 STI 상부 코너의 산화 속도 증가를 이용하여 라운딩된 트렌치 상부 코너 구조를 갖게 할 수 있다. 또한 SEG 공정을 통하여 활성역역의 감소를 완전히 제거할 수 있으며 트랜치 갭 충진 특성을 향상시킬 수 있다. 이는 트랜치 입구 보다는 하부에서 좁은 공간을 형성하기 때문이다.
본 발명은 STI 트랜치 식각 공정 후 STI 트랜치 내부에 SEG 공정을 통하여 얇은 박막을 형성하므로써 이후 라운딩 산화 공정에서의 액티브 영역 감소부분을 보상할 수 있다.
또한, 상대적으로 질화막을 액티브 영역의 중심으로 이동시키고, 샤프한 트랜치 상부 코너를 라운딩 산화 전 세정 공정과 SEG 성장이후 라운딩 산화 공정을 통하여 트랜치 상부 코너 부분을 라운딩시킬 수 있다.
결과적으로 무트 및 GOI 열화, Inverse Narrow Width Effect, Subthreshold Hump 현상등을 감소시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;
    SEG 공정을 실시하여 트랜치 내에 실리콘 박막을 형성하는 단계;
    세정 공정을 실시하여 상기 패드 산화막의 일부가 제거되는 단계;
    트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 상부 코너와 트랜치 내부에 산화막을 형성하는 단계;
    전체 구조 상부에 HDP 산화막을 증착하는 단계:
    CMP 공정을 실시하는 단계;
    상기 패드 질화막을 제거하는 단계를 포함하여 이루어 진 것을 특징으로 하는 소자 분리막 형성방법.
  2. 제 1항에 있어서,
    상기 세정 공정은 SC-1(NH4OH : H2O2:H2O = 1 : 5 : 50)용액을 이용하여 약 50 ℃ 대략 10분 동안 전 세정 공정을 실시한 후 [HF : H2O = 1 : 99]용액에서 약360초 동안 실시하는 것을 특징으로하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1항에 있어서,
    상기 트랜치 라운딩 산화 공정은 약 1050℃의 고온 건식 산화(dry oxidation)분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 박막은 50~500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
  5. 제 1항에 있어서,
    상기 SEG 공정시 실리콘 소스는 DCS(SiH2Cl2) 100~300sccm을 사용하고 에찬트는 HCl 30~100sccm을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1항에 있어서,
    상기 HDP 산화막 증착 후 1000℃의 온도 및 N2분위기에서 30분동안 어닐공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1항에 있어서,
    상기 트랜치 형성 후 [HF : H2O = 1 : 99]용액에서 약 30~60초 동안 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체 소자의 소자 분리막 형성방법.
  8. 제 1항에 있어서,
    상기 트랜치는 상기 반도체 기판 표면 기준으로 3000~4500Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 패드 산화막은 50~150Å, 패드 질화막은 500 내지 1500 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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