KR20040031013A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

에칭에 의해, 다공질 실리콘 산화막으로 이루어지는 제 2 절연층(13) 및 제 3 절연층(14)을 관통하여, 접속 구멍(21)의 일부로 되는 구멍을 형성한다. 또한, 제 2 스토퍼막(20)을 이용하여, 제 3 절연층(14)에, 제 2 홈(23)을 에칭에 의해 형성한다. 또한, 접속 구멍(21) 및 제 2 홈(23)의 측벽에, RLSA형의 플라즈마 처리장치를 이용한 실리콘 산화막의 직접 질화를 실시하여, SiN막으로 이루어지는 배리어층(25)을 형성한다. 여기서, 제 2 스토퍼막(20)도 배리어층(25)과 동일한 직접 질화에 의해 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREFOR}
대규모 집적 회로(LSI)의 고성능화를 위해, 신호 처리의 고속화가 한층더 필요해지고 있다. 신호 처리의 고속화는 회로의 미세화 및 배선의 신호 지연의 저감에 의해 도모할 수 있다. 최근, 미세화가 진행되어, LSI의 설계 룰(design rule)은 0.13 미크론 정도에 이르며, 이러한 LSI에서는 배선 지연의 저감이 특히 중요하다.
상기 배선 지연의 저감에는, 배선 저항의 저감이 유효한 수단이다. 배선 저항(15)을 저감시키기 위해서, 종래부터 일반적으로 이용되고 있는 알루미늄을 대신하여, 일렉트로미그레이션(electromigration) 내성이 우수하고, 저저항의 구리가 이용되도록 되어 있다. 구리 배선을 사용하는 경우, 종래의 에칭 프로세스에 의한 가공이 어렵기 때문에, 구리를 에칭하지 않고 다층 배선을 실현하는 방법으로서,이른바 이중 상감(dual damascene) 기술이 사용되고 있다.
이하, 도 7a 내지 도 7d를 참조하여, 다층 배선층을 구비하는 반도체 장치(201)를, 이중 상감법을 이용하여 제조하는 공정에 대하여 설명한다. 우선, 배선층(202)이 매립된 산화 실리콘 등으로 이루어지는 제 1 절연층(203)상에, 질화 실리콘 등으로 이루어지는 캡층(204)을 형성한다. 배선층(202)은 구리로 이루어지는 도체층(205)과, 도체층(205)을 포위하며 질화 탄탈 등으로 이루어지는 배리어층(206)으로 구성되어 있다. 이어서, 캡층(204)상에 산화실리콘 등으로 이루어지는 제 2 절연층(207)을 형성한다. 또한, 제 2 절연층(207)상에 질화 실리콘 등으로 이루어지는 스토퍼막(208)을 형성하고, 그 위에 산화 실리콘 등으로 이루어지는 제 3 절연층(209)을 적층한다. 이에 의해, 도 7a에 도시하는 바와 같은 결과물을 얻을 수 있다.
계속해서, 도 7b에 도시하는 바와 같이 제 3 절연층(209)상에 레지스트 패턴(210)을 형성하고, 에칭에 의해 도체층(205)을 베이스로 하는 구멍(211)을 형성한다. 이 때, 에칭은 제 2 및 제 3 절연막(207, 209)과, 스토퍼막(208)과, 캡층(204)이 모두 에칭되는 조건으로 실행된다. 에칭 후, 레지스트 패턴(210)을 에싱 등에 의해 제거한다.
계속해서, 도 7c에 도시하는 바와 같이 제 3 절연막(209)상에 레지스트 패턴(212)을 형성하고, 구멍(211)과 중첩되며, 또한 스토퍼막(208)을 바닥으로 하는 배선 홈(213)을 제 3 절연막(209)에 에칭에 의해 형성한다. 이에 의해, 배선 홈(213)과, 배선 홈(213)과 배선층(202)을 접속하는 접속 구멍(214)이 형성된다.여기서, 에칭은, 제 3 절연막(209)은 에칭되지만 스토퍼막(208)은 에칭되지 않는 조건으로 실행된다. 이 때문에, 에칭은 스토퍼막(208)의 부분에서 정지된다. 에칭 후, 레지스트 패턴(212)을 에싱 등에 의해 제거한다.
계속해서, 배선 홈(213) 및 접속 구멍(214)의 내벽에 질화 탄탈 등으로 이루어지는 배리어층(215)을 CVD 등에 의해 형성한다. 또한, 도금법에 의해, 배선 홈(213) 및 접속 구멍(214)의 내부를 매립한 후, CMP에 의해 필요없는 구리를 제거한다. 이상의 공정에 의해, 도 7d에 도시하는 바와 같은, 플러그층(216)과, 플러그층(216)에 의해 도체층(205)에 접속된 도체층(217)이 형성된다.
상기 이중 상감법에 의해 형성된 반도체 장치(201)에 있어서, 배리어층(215)은 배선 재료인 구리의 확산을 막기 위해서 설치되어 있다. 구리는 확산성이 높고, 반도체의 특성을 열화시키기 용이하기 때문에, 배리어층(215)은 구리로 이루어지는 배선층의 형성에 불가결한 것이다. 특히, 최근 유전률이 낮아서 적합하게 사용되는 다공질막은 내부에 다수의 구멍을 갖기 때문에 구리 원자가 침입하기 쉽다.
배리어층(215)은, 일반적으로, 질화 티탄, 질화 탄탈 등의 금속 재료로부터 단독으로 또는 적층되어 구성되고, CVD 등에 의해 형성된다. 그러나, 미세화의 진행에 따라, 도 7c에 도시하는 바와 같은 접속 구멍(214)이 더 미세화하면, 접속 구멍(214)의 내벽 전체에 신뢰성이 높은 배리어층(215)을 형성하기 어려워진다.
즉, 예를 들면, 접속 구멍(214)이 매우 미세하면, 배리어층(215)의 전구체 분자(유기 금속 등)에 의한 접속 구멍(214)의 하방으로의 침입이 물리적으로 저해되고, 접속 구멍(214)의 하방에서는 성막 속도가 상방보다도 지연된다. 이에 의해, 접속 구멍(214)의 하방에는, 충분한 두께의 배리어층(215)이 형성되지 않고, 배리어성이 저하한다. 또한, 배리어층(215)의 두께가 불균일해지면, 이후의 구리의 매립 공정에 있어서, 보이드가 발생하기 용이해진다.
이 때, 층간 절연막(207, 209)에 다공질 절연막을 이용하고 있는 경우에는, 배리어층(215)을 CVD에 의해 형성할 때에, 전구체 분자가 절연막내의 빈 구멍에 침입하게 된다. 이것들은, 에칭시에 에칭 가스와 반응하는 것 등으로 인해, 절연막의 열화의 원인이 된다.
또한, 미세화에 따라 배리어층(215) 자체의 두께도 얇아져, 배선 홈(213) 및 접속 구멍(214)의 표면에 대한 밀착성은 저하한다. 이에 의해, 배리어층(215)의 박리 등이 일어나기 용이해지고, 배리어층(215) 나아가서는 반도체 장치(201)의 신뢰성이 저하한다. 이와 같이, 고도로 미세화된(애스펙트비가 높음) 홈 또는 구멍의 내벽에, 신뢰성이 높은 배리어층을 형성하기 어려워지고 있다.
한편, 상술한 바와 같이, 이중 상감법에서는, 에칭의 스토퍼막(208)을 이용한다. 도 7d에 도시하는 바와 같이 스토퍼막(208)은 배선 홈(213)의 바닥부를 형성한다. 미세화의 진행에 수반하여, 스토퍼막(208)에도 박막화가 요구되고 있다. 따라서, 상기 배리어층(215)과 같이, CVD 등에 의해 형성한 박막의 스토퍼막(208)을 이용한 경우에는, 제 2 절연막(207)과의 밀착성이 저하하여, 박리 등이 일어나게 된다. 스토퍼막(208)이 박리 등이 된 경우에는, 그 위에 적층되는 배리어층(215)은 불균일하고, 신뢰성이 낮게 된다.
이와 같이, 종래의 PVD나 CVD에 의해 형성된 배리어층 및 스토퍼막은 미세한배선 홈 및 접속 구멍의 내벽에 신뢰성 높게 형성하기 어렵고, 배선 재료의 확산 등에 의해 반도체 장치의 신뢰성이 저하할 우려가 있었다.
발명의 요약
상기 사정을 감안하여, 본 발명은 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 신뢰성이 높은 배리어층을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 신뢰성이 높은 스토퍼막을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제 1 실시 형태에 따른 반도체 장치의 제조 방법은,
일면측에 홈을 구비하는 동시에, 상기 홈의 바닥으로부터 타단측으로 관통하는 구멍을 구비하고, 실리콘을 주성분으로 구성되는 절연층을 형성하는 공정과,
질소를 포함하는 가스의 플라즈마에 상기 홈 및 상기 구멍의 내벽의 표면을 노출시키고, 상기 홈 및 상기 구멍의 내벽의 표면 영역에 실리콘 질화막으로 구성되는 배리어층을 형성하는 배리어층 형성 공정과,
상기 배리어층을 거친 상기 홈 및 상기 구멍의 내측에 도체 재료로 이루어지는 배선층을 매립하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 있어서는, 배선 재료(특히, 구리)가 매립되는 배선 홈 및 접속 구멍의 내벽에 실리콘 질화막으로 이루어지는 배리어층이 형성된다. 배리어층을구성하는 실리콘 질화막은 실리콘계 막으로 이루어지는 절연층의 표면 영역을 질소 가스의 플라즈마에 의해 개질함으로써 형성된다. 이와 같이, 절연층의 표면을 직접 개질함으로써, 미세하고 애스펙트비가 높은 홈 및 구멍의 내벽에 얇은 배리어층을 신뢰성 높게 형성할 수 있다. 이에 의해, 배선 재료의 확산 등이 저감된, 신뢰성이 높은 반도체 장치의 제공이 가능해진다.
상기 구성에 있어서, 상기 배리어층 형성 공정은 질소를 포함하는 가스의 플라즈마에 상기 홈 및 상기 구멍의 내벽의 표면을 노출시킴으로써, 상기 홈 및 상기 구멍의 표면 영역을 질화하는 공정을 구비하는 것이 바람직하다. 이와 같이, 배리어층을 절연층의 직접 질화에 의해 형성함으로써, 박리 등이 적고 얇은 배리어층을 형성할 수 있다.
상기 구성에 있어서, 상기 질소를 포함하는 가스의 플라즈마는 질소를 포함하는 가스에 복수의 슬릿을 구비하는 평면 안테나로부터 마이크로파를 조사하여 생성하는 것이 바람직하다. 이에 의해, 얇은 배리어층을 다른 막 표면에 부여하는 손상을 저감하면서 형성할 수 있다.
상기 구성에 있어서, 상기 절연층은 다공질의 유전체막으로 구성될 수도 있다. 배리어층의 형성에는 유기 금속 등의 금속 전구체를 이용하고 있지 않고, 절연층에 다공질막을 이용한 경우에도, 절연층 중의 빈 구멍에 금속 전구체 등이 침입하는 일이 없다. 이 때문에, 빈 구멍 중의 금속 전구체와 에칭 가스의 반응 등에 기인하는 절연층의 열화는 방지되어, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 2 실시 형태에 따른 반도체 장치의 제조 방법은,
실리콘을 주성분으로 구성되는 제 1 절연층을 형성하는 공정과,
질소를 포함하는 가스의 플라즈마에 상기 제 1 절연층의 표면을 노출시키고, 상기 제 1 절연층의 표면 영역에 실리콘 질화막으로 구성되는 스토퍼막을 형성하는 공정과,
상기 스토퍼막상에 제 2 절연층을 형성하는 공정과,
상기 제 1 절연층 및 상기 제 2 절연층을 관통하는 관통 구멍을 형성하는 공정과,
상기 스토퍼막을 에칭의 스토퍼로 하여, 상기 제 2 절연층에 상기 관통 구멍과 중첩되는 구멍 또는 홈을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성에 의하면, 실리콘 질화막으로 이루어지는 스토퍼막을 플라즈마에 의해 표면 개질에 의해 형성하고 있다. 형성된 스토퍼막은 표면 손상이 적고 품질이 높은 막이다. 이에 의해, 배선 홈의 바닥부를 구성하는 스토퍼막을 신뢰성 높게 형성할 수 있다.
상기 구성에 있어서, 상기 스토퍼막 형성 공정은 질소를 포함하는 가스 플라즈마에 상기 제 1 절연층의 표면을 노출시킴으로써, 상기 제 1 절연층의 표면 영역을 질화하는 공정을 구비하는 것이 바람직하다. 이와 같이, 스토퍼막을 절연막의 직접 질화에 의해 형성함으로써, 박리 등이 적고 얇은 스토퍼막을 표면 손상을 억제하면서 형성할 수 있다.
상기 구성에 있어서, 상기 제 1 및 제 2 절연층은 다공질의 유전체막으로 구성될 수도 있다.
상기 구성에 있어서, 상기 도체 재료로서 구리를 주성분으로 하여 재료를 이용할 수도 있다. 즉 실리콘 질화막은 구리에 대한 배리어성을 갖고, 배리어층으로서 효과적으로 기능한다.
상기 구성에 있어서, 상기 가스로서 또한 수소를 포함하는 가스를 이용할 수도 있다. 이에 의해, 실리콘 질화막의 형성과 동시에, 절연층의 표면 영역에 존재하는 실리콘의 원자 결합으로 수소를 결합시켜 막을 안정화시킬 수 있다.
상기 구성에 있어서, 상기 배리어층의 형성을 실온 내지 600℃의 온도로 실행하는 것이 바람직하다. 이와 같이, 비교적 저온으로 처리를 실행함으로써, 불순물의 확산 등이 방지되어 장치 특성의 열화를 방지할 수 있다.
상기 구성에 있어서, 상기 배리어층을 1㎚ 내지 20㎚의 두께로 형성할 수도 있다. 또한, 상기 스토퍼막을 1㎚ 내지 20㎚의 두께로 형성할 수도 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 3 실시 형태에 따른 반도체 장치는,
일면측에 홈을 구비하는 동시에, 상기 홈의 바닥부로부터 타면측으로 관통하는 구멍을 구비하고, 실리콘을 주성분으로 구성되는 절연층과,
상기 홈 및 상기 구멍에 매립된, 도체 재료로 이루어지는 배선층과,
상기 절연층과 상기 배선층의 계면에 설치되어, 상기 도체 재료의 상기 절연층으로의 확산을 방지하는, 실리콘 질화막으로 구성되는 배리어층을 포함하는 것을특징으로 한다.
상기 구성에 의하면, 배리어층으로서 실리콘 질화막을 이용함으로써, 금속계의 배리어막을 형성한 경우와 같이, 배리어막 형성시에 금속 전구체가 절연막 내부의 구멍에 침입하는 것 등은 실질적으로 없다. 따라서, 에칭 등의 이후의 공정에서의 절연층 파괴 및 열화를 피할 수 있어, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 4 실시 형태에 따른 반도체 장치는,
일면측에 홈을 구비하는 동시에, 상기 홈의 바닥부로부터 타면측으로 관통하는 구멍을 구비하고, 실리콘을 주성분으로 구성되는 절연층과,
상기 홈 및 상기 구멍에 매립된, 도체 재료로 이루어지는 배선층과,
상기 절연층과 상기 배선층의 계면에 설치되어, 상기 도체 재료의 상기 절연층으로의 확산을 방지하는 배리어층을 포함하며,
상기 배리어층은 질소를 포함하는 가스에 복수의 슬릿을 구비하는 평면 안테나로부터 마이크로파를 조사하여 생성한 플라즈마에 상기 절연층의 표면을 노출시키고, 상기 절연막의 표면 영역에 실리콘 질화막을 형성함으로써 형성되는 것을 특징으로 한다.
상기 구성에 있어서는, 배선 재료(특히, 구리)가 매립되는 배선 홈 및 접속 구멍의 내벽에 실리콘 질화막으로 이루어지는 배리어층이 형성된다. 배리어층을 구성하는 실리콘 질화막은 실리콘계막으로 이루어지는 절연층의 표면 영역에, 래디얼 라인 슬롯 안테나(Radial Line Slot Antenna : RLSA)를 이용한 마이크로파 플라즈마에 의해 형성된다. 이와 같이, RLSA 플라즈마를 이용함으로써, 미세하고 애스펙트비가 높은 홈 및 구멍의 내벽에 얇은 배리어층을 신뢰성 높게 형성할 수 있다. 이에 의해, 배선 재료의 확산 등이 저감된, 신뢰성이 높은 반도체 장치의 제공이 가능해진다.
상기 목적을 달성하기 위해서, 본 발명의 제 5 실시 형태에 따른 반도체 장치는, 관통 구멍을 구비하고, 실리콘을 주성분으로 구성되는 제 1 절연층과,
상기 제 1 절연층상에 설치되어, 상기 관통 구멍과 중첩되는 개구를 구비하는 스토퍼막과,
상기 스토퍼막상에 설치되어, 상기 개구와 중첩되는 동시에 상기 개구보다도 큰 직경의 구멍 또는 홈을 구비하는 제 2 절연층을 포함하며,
상기 스토퍼막은, 질소를 포함하는 가스에 복수의 슬릿을 구비하는 평면 안테나로부터 마이크로파를 조사하여 생성한 플라즈마에 상기 제 1 절연층의 일면을 노출시키고, 상기 제 1 절연층의 표면 영역에 실리콘 질화막을 형성함으로써 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 실리콘 질화막으로 이루어지는 스토퍼막을 RLSA 플라즈마에 의해 형성하고 있다. RLSA 플라즈마에 의해 형성된 스토퍼막은 표면 손상이 적고, 품질이 높은 막이다. 이에 따라, 배선 홈의 바닥부를 구성하는 스토퍼막을 신뢰성 높게 형성할 수 있다.
본 발명은 신뢰성이 높은 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 구성을 도시하는 도면,
도 2는 본 발명의 실시 형태에 따른 플라즈마 처리 장치의 구성을 도시하는 도면,
도 3은 본 발명의 실시 형태에 따른 RLSA의 구성을 도시하는 도면,
도 4a 내지 도 4d는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 도면,
도 5e 내지 도 5g는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 도면,
도 6h는 본 발명의 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 도면,
도 7은 이중 상감법의 공정을 도시하는 도면.
이하, 본 실시 형태에 따른 반도체 장치에 대하여, 도면을 참조하여 설명한다.
본 실시 형태의 반도체 장치는, 반도체 기판에 설치된 트랜지스터, 메모리 등의 소자와, 이것에 접속된 다층 배선층을 구비하는 반도체 장치이다.
도 1은 본 실시 형태의 반도체 장치(11)의 최상층의 다층 배선을 나타내는 부분 단면도이다. 도 1에 도시하는 바와 같이 반도체 장치(11)는 제 1 절연층(12)과, 제 2 절연층(13)과, 제 3 절연층(14)과, 패시베이션막(15)을 구비한다.
제 1 절연층(12)은 소정의 다공도를 갖고 형성된 저유전률 산화 실리콘(SiO2)막으로 구성된다. 제 1 절연층(12)은 제 1 홈(16)을 구비하고, 제 1 홈(16)에는 구리로 이루어지는 제 1 배선층(17)이 매립되어 있다. 또한, 제 1 절연층(12)의 표면에는 질화 실리콘(SiN)으로 이루어지는 막(18)이 설치되어 있다.
제 2 절연층(13)은 제 1 절연층(12)상에 배치되어 있다. 제 2 절연층(13)은 다공질화된 저유전률 산화 실리콘으로 구성된다. 제 2 절연층(13)은 제 1 절연층(12)과의 접촉면 및 그 반대측의 표면에 SiN으로 이루어지는 제 1 및 제 2 스토퍼막(19, 20)을 구비한다. 제 1 및 제 2 스토퍼막(19, 20)은, 예를 들면 10㎚ 내지 30㎚의 두께로 설치되어 있다.
제 1 홈(16)의 상방의 제 2 절연층(13)에는 접속 구멍(21)이 제 2 절연층(13)을 관통하여 설치된다. 접속 구멍(21)에는 구리로 이루어지는 플러그층(22)이 매립되어 있다.
제 3 절연층(14)은 제 2 절연층(13)상에 설치되어 있다. 제 3 절연층(14)은 다공질화된 저유전률 산화 실리콘으로 구성된다. 접속 구멍(21)상의 제 3 절연층(14)에는 제 2 홈(23)이 제 3 절연층(14)을 관통하여 설치된다. 제 2 홈(23)에는 구리로 이루어지는 제 2 배선층(24)이 매립되어 있다.
이와 같이, 제 1 배선층(17)과 플러그층(22)과 제 2 배선층(24)에 의해 다층 배선층이 형성되어 있다. 또한, 제 1 홈(16), 접속 구멍(21) 및 제 2 홈(23)의 내벽에는 배리어층(25)이 형성되어 있다. 배리어층(25)은 SiN으로 구성되고, 예를 들면 5㎚ 내지 10㎚ 의 두께로 형성되어 있다. 배리어층(25)은 배선 재료인 구리의 확산을 방지하지 위해서 설치되어 있다.
여기서, SiN으로 이루어지는 제 1 및 제 2 스토퍼막(19, 20)과 배리어막(25)은, 후술하는 RLSA형 플라즈마 처리 장치를 이용한 실리콘 산화막의 직접 질화에 의해 형성되어 있다.
제 3 절연층(14)의 표면에는 SiN막(26)이 설치된다. 또한, 제 3 절연층(14)상에는 SiN막(27)을 거쳐 패시베이션막(15)이 적층되어 있다. 패시베이션막(15)은 산화 실리콘, 불소화 실리케이트 유리(Fuluorinated Silicate Glass : FSG) 등으로 구성되어, 반도체 장치(11)의 보호막으로서 기능한다. 또한, 패시베이션막(15)과 제 3 절연층(14) 사이를 막는 SiN층(27)은 배선 재료인 구리의 확산을 방지한다.
이하, 상기 반도체 장치(11)의 배리어층(25)의 형성에 이용하는 플라즈마 처리 장치에 대하여 도면을 참조하여 설명한다. 배리어층(25)의 형성에 이용하는 플라즈마 처리 장치는, 래디얼 라인 슬롯 안테나(Radial Line Slot Antenna : RLSA)형의 플라즈마 처리 장치이다. 플라즈마 처리 장치는 마이크로파 에너지를 이용하여 처리 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해 피처리체(실리콘계 재료)의 표면을 개질한다.
도 2에 플라즈마 처리 장치(100)의 단면 구성을 나타낸다. 도 2에 도시하는 바와 같이 플라즈마 처리 장치(100)는 대략 원통형의 챔버(101)를 구비한다. 챔버(101)는 알루미늄 등으로 구성되어 있다.
챔버(101) 내부의 중앙에는 피처리체인 반도체 웨이퍼[(이하, 웨이퍼(25W)]의 탑재대(102)가 배치되어 있다. 탑재대(102)에는 도시하지 않은 온도 조절부가 내장되고 있고, 온도 조절부에 의해 웨이퍼(W)는 소정 온도, 예를 들면 실온 내지 600℃로 가열된다.
챔버(101)의 바닥부에는 배기관(103)의 일단이 접속되어 있고, 타단은 진공 펌프 등의 배기 장치(104)에 접속되어 있다. 배기 장치(104) 등에 의해, 챔버(101)내는 소정의 압력, 예를 들면 4.0㎩ 내지 0.13㎪(30mTorr 내지 1Torr)으로 설정된다.
챔버(101)의 측부 상방에는 가스 공급관(105)이 설치되어 있다. 가스 공급관(105)은 질소(N2) 가스원(106), 수소(H2) 가스원(107) 및 아르곤(Ar) 가스원(108)에 접속되어 있다. 가스 공급관(105)은 챔버(101)의 측벽의 원주 방향을 따라, 예를 들면 16개소에 균등하게 배치되어 있다. 이와 같이 배치됨으로써, 가스 공급관(105)으로부터 공급되는 가스는 탑재대(102)상의 웨이퍼(W)의 상방에 균등하게 공급된다.
챔버(101)의 상부에는 개구(109)가 설치되어 있다. 개구(109)의 내측에는 윈도우(110)가 설치된다. 윈도우(110)는 투과성 재료, 예를 들면 석영, SiO2계의 유리, Si3N4, NaCl, KCl, LiF, CaF2, BaF2, Al2O3, AlN, MgO 등의 무기물, 또한 폴리에틸렌, 폴리에스테르, 폴리카보네이트, 셀룰로스아세테이트, 폴리프로필렌, 폴리염화비닐, 폴리염화비닐리덴, 폴리스틸렌, 폴리아미드, 폴리이미드 등의 유기물의필름, 시트로 구성되어 있다.
윈도우(110)상에는, 예를 들면 래디얼 라인 슬롯 안테나(이하, RLSA : Radial Line Slot Antenna)(111)가 설치되어 있다. RLSA(111)상에는 고주파 전원부(112)에 접속된 도파로(113)가 설치되어 있다. 도파로(113)는 RLSA(111)에 하단이 접속된 편평한 원형 도파관(114)과, 원형 도파관(114)의 상면에 일단이 접속된 원통형 도파관(115)과, 원통형 도파관(115)의 상면에 접속된 동축 도파 변환기(116)와, 동축 도파 변환기(116)의 측면에 직각으로 일단이 접속되고, 타단이 고주파 전원부(112)에 접속된 직사각형 도파관(117)으로 구성되어 있다. RLSA(111) 및 도파로(113)는 구리판으로 구성되어 있다.
원통형 도파관(114)의 내부에는 동축 도파관(118)이 배치되어 있다. 동축 도파관(118)은 도전성 재료로 이루어지는 축부재로 구성되고, 그 일단이 RLSA(111)의 상면의 거의 중앙에 접속되며, 타단이 원형 도파관(114)의 상면에 동축 형상으로 접속되어 있다.
도 3에 RLSA(111)의 평면도를 나타낸다. 도 3에 도시하는 바와 같이 RLSA(111)는 동심원상으로 설치된 복수의 슬롯(111a, 111a, …)을 표면에 구비한다. 각 슬롯(111a)은 대략 사각형의 관통된 홈이고, 인접하는 슬롯(111a)끼리는 서로 직교하여 대략 T자를 형성하도록 배치되어 있다. 슬롯(111a)의 길이나 배열 간격은 고주파 전원부(112)로부터 발생된 고주파의 파장에 따라 결정되어 있다.
고주파 전원부(112)는, 예를 들면 500W 내지 5㎾의 전력으로, 예를 들면 2.45㎓의 마이크로파를 발생시킨다. 고주파 전원부(112)로부터 발생된 마이크로파는 직사각형 도파관(117)내에서 직사각형 모드로 전송된다. 또한, 마이크로파는, 동축 도파 변환기(116)로 직사각형 모드로부터 원형 모드로 변환되고, 원형 모드로 원통형 도파관(115)에 전송된다. 또한, 마이크로파는 원형 도파관(114)으로 확장된 상태에서 전송되고, RLSA(111)의 슬롯(111a)으로부터 방사된다. 방사된 마이크로파는 윈도우(110)를 투과하여 챔버(101)에 도입된다.
챔버(101) 내부는 소정의 진공 압력으로 되어 있고, 가스 공급관(105)으로부터 Ar, N2및 H2의 혼합 가스가, 예를 들면 Ar/N2/H2=10 : 1 : 1로 챔버(101)내에 공급된다. 윈도우(110)를 투과한 마이크로파에 의해, 챔버(101)내의 혼합 가스에 고주파 에너지가 전달되어, 고주파 플라즈마가 발생한다. 이 때, 마이크로파를 RLSA(111)의 다수의 슬롯(111a)으로부터 방사하고 있기 때문에, 고밀도의 플라즈마가 생성된다.
생성된 고밀도 플라즈마에 의해, 웨이퍼(W) 표면의 직접 질화가 실행된다. 즉, 생성된 플라즈마중의 질소(N) 래디컬이 웨이퍼(W)상에 형성된 실리콘 산화막(SiO2막)의 표면에 작용하여, Si와 O의 결합을 분리하고, O로 치환된다. 이렇게 하여, 실리콘 산화막의 표면은 수㎚ 정도가 개질되어 SiN으로 된다. 이 때, 웨이퍼(W)의 온도는 실온 내지 600℃로 되고, 챔버(101)내의 압력은 4.0㎩ 내지 0.13㎪로 되어 있다.
이 때, 혼합 가스중의 Ar은 희석 가스로서 작용하여, 반응의 제어성을 양호하게 한다. 또한, H2로부터 발생하는 H 래디컬은 Si의 원자 결합과 결합하고, 개질에 의해 형성되는 SiN막을 안정화시켜, 막질을 향상시킨다.
이하, 상술한 반도체 장치(11)의 제조 방법에 대하여, 도면을 참조하여 설명한다. 본 실시 형태에서는 배리어층(25)을 구비한 반도체 장치(11)를 이중 상감법을 이용하여 제조한다. 도 4a 내지 도 4d, 도 5e 내지 도 5g 및 도 6h에 반도체 장치(11)의 배선층의 형성 공정을 나타낸다.
우선, 제 1 홈(16)을 구비하고, 이 제 1 홈(16)에 구리로 이루어지는 제 1 배선층(17)이 매립된 제 1 절연층(12)을 준비한다. 제 1 절연층(12)은 산화 실리콘으로 이루어져, 반도체 기판상에 설치되어 있다. 또한, 제 1 홈(16)의 주위에는, SiN으로 이루어지는 배리어층(25a)이 설치되고, 또한 제 1 절연층(12)의 표면에는, SiN으로 이루어지는 절연막이 형성되어 있다. 이러한 제 1 홈(16), 배리어층(25a) 등은 후술하는 이중 상감법에 의해 형성된 것이다.
이어서, 도 4a에 도시하는 바와 같이 제 1 절연층(12)상에 CVD법 등에 의해, SiN으로 이루어지는 제 1 스토퍼막(19)을 성막한다. 또한, 제 1 스토퍼막(19)상에 CVD법 등에 의해 산화 실리콘으로 이루어지는 제 2 절연층(13)을 형성한다. 여기서, 제 2 절연층(13)의 두께는 접속 구멍(21)의 높이와 동일하게 설정되어 있다.
계속해서, 도 4b에 도시하는 바와 같이 RLSA형 플라즈마 처리 장치(100)를 이용하여 질화를 실행하고, 제 2 절연층(13)의 표면에 SiN으로 이루어지는 제 2 스토퍼막(20)을 형성한다. 또한, 도 4c에 도시하는 바와 같이 제 2 스토퍼막(20)상에 산화 실리콘으로 이루어지는 제 3 절연층(14)을 형성한다. 여기서, 제 3 절연층(14)의 두께는 제 2 홈(23)의 높이와 동일하도록 설정되어 있다.
계속해서, 도 4d에 도시하는 바와 같이 제 3 절연층(14)상에 레지스트 패턴(30)을 형성하고, 제 1 및 제 2 스토퍼막(19, 20)과, 제 3 절연층(14)이 거의 동일한 속도로 에칭되는 조건으로 이방성 에칭한다. 상기 에칭은, 예를 들면 CF4와 O2의 혼합 가스를 이용하여 실행할 수 있다. 레지스트 패턴(30)을 이용한 에칭에 의해, 접속 구멍(21)을 구성하는 구멍(31)이 형성된다.
레지스트 패턴(30)을 에싱 등에 의해 제거한 후, 도 5e에 도시하는 바와 같이 제 3 절연층(14)상에 레지스트 패턴(32)을 형성하고, 제 3 절연층(14)은 에칭되지만, 제 2 스토퍼막(20)은 에칭되지 않는 조건으로 이방성 에칭을 실행한다. 상기 에칭은, 예를 들면 C4F8과 CO의 혼합 가스를 이용함으로써 실행할 수 있다. 레지스트 패턴(32)을 이용한 에칭에 의해 제 2 홈(23)이 형성된다.
레지스트 패턴(32)을 에싱 등에 의해 제거한 후, 도 5f에 도시하는 바와 같이 접속 구멍(21) 및 제 2 홈(23)의 측벽을 포함한, 표면 전체의 질화를 실행한다. 질화는 상술한 RLSA형 플라즈마 처리 장치(100)를 이용하여 실행되고, 실리콘 산화막의 표면 전체에 얇게 SiN막(33)이 형성된다. 접속 구멍(21) 및 제 2 홈(23)에 형성된 SiN막(33)은 배선 재료의 배리어층(25b) 및 SiN 층(26)을 구성한다.
계속해서, PVD 등에 의해, 구리로 이루어지는 시드층을 얇게 형성한 후, 구리에 의한 도금 처리를 실행한다. 도금에 의해, 접속 구멍(21) 및 제 2 홈(23)의 내부를 구리에 의해 완전히 매립한 후, CMP(Chemical Mechanical Polishing)에 의해, 상면의 불필요한 금속막을 제거한다. 이에 의해, 도 5g에 도시하는 바와 같이, 제 1 배선층(17) 및 제 2 배선층(24)이 플래그층(22)에 의해 접속된 2층 배선이 형성된다.
상기 일련의 공정을 소정 회수 반복함으로써, 2층 이상의 다층 배선층을 형성할 수 있다.
마지막으로, 반도체 장치(11)의 표면상에 CVD 등에 의해, 구리의 확산을 방지하는 SiN막(27)을 형성한다. 이어서, 도 6h에 도시하는 바와 같이 SiN막상에, SiO2, FSG 등으로 이루어지는 패시베이션막(15)을 CVD 등에 의해 형성한다. 또한, 패시베이션막(15)상에 SiN막 등의 보호막을 형성할 수도 있다. 이와 같이, 다층 배선층상에 보호층을 형성하여, 반도체 장치(11)의 제조 공정은 종료한다.
이상 설명한 바와 같이, 상기 실시 형태의 반도체 장치(11)에 있어서는, 배선 재료의 확산을 억제하는 배리어층(25)을 RLSA형 플라즈마 처리 장치(100)를 이용한 절연층의 직접 질화에 의해 형성하고 있다. 이에 의해, 미세한 배선 홈(16, 23) 및 접속 구멍(21)의 측벽에 얇고 또한 박리가 일어나기 어려운 배리어층(25)이 형성된다. 또한, 배리어층(25)은 절연층의 직접 질화에 의해 형성되기 때문에, 형성된 막에 의한 홈의 폐쇄 등은 없고, 애스펙트비가 높은 홈에도 배리어층(25)을 매립 특성을 열화시키지 않고 형성할 수 있다.
또한, 동일하게 에칭 스토퍼막인 제 1 및 제 2 스토퍼막(19, 20)을 RLSA형 플라즈마 처리 장치(100)를 이용하여 형성하고 있다. 이에 의해, 얇고 또한 박리가 일어나기 어려운 스토퍼막을 층간 절연막 중에 설치할 수 있다.
이와 같이, 배리어층(25)과 제 1 및 제 2 스토퍼막(19, 20)을 RLSA형 플라즈마 처리 장치(100)를 이용한 실리콘계 막의 직접 질화에 의해 형성함으로써, 신뢰성이 높은 반도체 장치(11)를 얻을 수 있다.
또한, RLSA형 플라즈마 처리 장치(100)에서는 실온 내지 600℃의 비교적 낮은 온도로 질화 처리를 실행한다. 따라서, 생성하는 플라즈마 중의 활성종의 전자 온도는 1.5eV 정도로 낮다. 이에 의해, 막의 표면으로의 손상이 억제되는 동시에, 소자 중의 불순물의 차이 확산 등에 의한 소자 특성의 열화를 방지하면서, 배리어층(25) 및 스토퍼막(19, 20)을 형성할 수 있다. 따라서, 소자 특성의 열화가 방지된, 신뢰성이 높은 반도체 장치(11)를 얻을 수 있다.
또한, 배리어층(25)을 질화 탄탈, 질화 티탄 등의 금속 재료가 아니라, SiN으로 구성하고 있다. 이에 의해, 배리어층(25) 형성시의 다공질 실리콘 산화막(13, 14) 중으로의 금속 전구체(유기 금속 등)의 침투는 실질적으로 없고, 금속 전구체와 에칭시에 절연막 내부에 침투하고 있던 에칭 잔류물(불소 등)과의 반응은 피할 수 있다. 이에 의해, 배리어층(25)의 파괴 및 저유전률막의 열화가 방지되어, 반도체 장치(11)의 한층 더 높은 신뢰성이 얻어진다.
본 발명은 상기 실시 형태에 한정되지 않고, 여러 변형 및 응용이 가능하다. 이하, 본 발명에 적용 가능한 상기 실시 형태의 변형 형태에 대하여 설명한다.
상기 실시 형태에서는, RLSA(111) 및 도파로(113)는 구리판으로 구성되는 것으로 했다. 여기서, RLSA(111) 및 도파로(113)를 구성하는 재료는 마이크로파의 전파 손실(loss)을 억제하기 위해서, 도전율이 높은 A1, Cu, Ag/Cu 도금한 스테인리스 강철 등을 적절히 이용할 수 있다.
또한, 본 발명에 이용되는 환상 도파로(113)로의 도입구의 방향은 환상 도파로(113)내의 마이크로파 전파 공간에 효율적으로 마이크로파를 도입할 수 있는 것이면, H면 T분기나 접선 도입과 같이 H면에 평행하게 마이크로파를 도입할 수 있는 방향, 또는 E면 T분기와 같이 H면에 수직으로 도입할 수 있는 방향이어도 무방하다. 또한, 마이크로파의 진행 방향의 슬롯 간격은 관내 파장의 1/2 또는 1/4이 적절하다.
상기 실시 형태에서는, 2.45㎓의 파장의 마이크로파를 이용하여, 고밀도 플라즈마를 발생시키는 것으로 했다. 그러나, 이에 한정하지 않고, 마이크로파 주파수는 0.8㎓ 내지 20㎓의 범위로부터 적절히 선택할 수 있다.
상기 실시 형태에서는, 배선을 구성하는 재료로서 구리를 이용하는 것으로 했다. 그러나, 구리에 한정하지 않고, 알루미늄 등의 금속 또는 그 합금을 이용할 수 있다. 또한, 특히 플러그로서 텅스텐 등의 고융점 금속을 이용할 수도 있다.
상기 실시 형태에서는 제 1, 제 2 및 제 3 절연층(12, 13, 14)은 소정의 다공도를 갖는, 저유전률 실리콘막으로 구성되는 것으로 했다. 그러나, 이에 한정하지 않고, 본 발명은 실리콘을 주성분으로 하는 특히 저유전률을 갖는 막이면, 어떠한 절연막에도 이용할 수 있다. 예를 들면, FSG(Fuluorinated Silicate Glass), SiC계막, SiCN계막, SiOCH계 막 등의, 실리콘계 막에 본 발명을 적용할 수 있다.
상기 실시 형태에 있어서, 실리콘 산화막의 직접 질화는, N2와, H2와, Ar로이루어지는 혼합 가스를 이용하는 것으로 했다. 그러나, 질화에는 다른 가스를 이용할 수도 있다. 예를 들면, N2대신에 NH3, N2O, NO, NO2등의 질소 함유 가스를 이용하고, 또한 Ar 대신에 Ne, Xe, Kr 등의 다른 희가스를 이용할 수도 있다. 그러나, 활성화된 Ar가 갖는 에너지는 막 표면의 손상을 방지하면서, 실리콘(Si)을 활성화 가능한 매우 적절한 에너지로서 바람직하다.
또한, 상기 혼합 가스의 혼합비도, 상기의 것(Ar/N2/H2= 10 : 1 : 1)에 한정하지 않고, 예를 들면 N2, H2의 존재비를 각각 0.05 내지 5의 범위내에서 변화시킬 수도 있다. 또한, 웨이퍼 온도, 반응 압력 등의 반응 조건에 관해서도, 상기 실시 형태에 한정하지 않고, 고품질의 SiN막이 형성 가능하면, 어떠한 것이어도 무방하다.
상기 반도체 장치(11)에 있어서, 제 1 및 제 2 스토퍼막(19, 20)을 RLSA형 플라즈마 처리 장치(100)로 형성하지 않고, CVD, PVD 등에 의해 형성할 수도 있다. 이 경우, 스토퍼막(19, 20)을 SiN 이외의 SiC, SiCN 등으로 형성할 수도 있다. 그러나, 배리어막(25) 및 제 1 및 제 2 스토퍼막(19, 20)을, 동일하게 RLSA형 플라즈마 처리 장치(100)로 형성하는 것이 생산성의 점에서 바람직한 것은 물론이다.
본 발명에 이용한 RLSA형 플라즈마 처리 장치(100)는 CVD 장치, 에칭 장치, 시드층 형성용의 스퍼터 장치 등과 조합한, 이른바 클러스터 장치로서 이용할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면 신뢰성이 높은 반도체 장치 및 그제조 방법이 제공된다.
본 발명은 반도체 장치 등의 전자 장치의 제조에 유용하다.

Claims (21)

  1. 일면측에 홈(23)을 구비하는 동시에, 상기 홈(23)의 바닥으로부터 다른 면측으로 관통하는 구멍(21)을 구비하고, 실리콘을 주성분으로 구성되는 절연층(13, 14)을 형성하는 공정과,
    질소를 포함하는 가스의 플라즈마에 상기 홈(23) 및 상기 구멍(21)의 내벽의 표면을 노출시키고, 상기 홈(23) 및 상기 구멍(21)의 내벽의 표면 영역에 실리콘 질화막으로 구성되는 배리어층(25)을 형성하는 배리어층 형성 공정과,
    상기 배리어층(25)을 거친 상기 홈(23) 및 상기 구멍(21)의 내측에 도체 재료로 이루어지는 배선층(24)을 매립하는 공정을 포함하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 배리어층 형성 공정에서는, 질소를 포함하는 가스의 플라즈마에 상기 홈(23) 및 상기 구멍(21)의 내벽의 표면을 노출시킴으로써, 상기 홈(23) 및 상기 구멍(21)의 표면 영역을 질화하는 공정을 포함하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 질소를 포함하는 가스의 플라즈마는 질소를 포함하는 가스에 복수의 슬릿(111a)을 구비하는 평면 안테나(111)로부터 마이크로파를 조사하여 생성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 절연층(13, 14)은 다공질의 유전체막으로 구성되는 것을 특징으로 하는
    반도체 장치 제조 방법.
  5. 실리콘을 주성분으로 구성되는 제 1 절연층(13)을 형성하는 공정과,
    질소를 포함하는 가스의 플라즈마에 상기 제 1 절연층(13)의 표면을 노출시키고, 상기 제 1 절연층(13)의 표면 영역에 실리콘 질화막으로 구성되는 스토퍼막(20)을 형성하는 공정과,
    상기 스토퍼막(20)상에 제 2 절연층(14)을 형성하는 공정과,
    상기 제 1 절연층(13) 및 상기 제 2 절연층(14)을 관통하는 관통 구멍(31)을 형성하는 공정과,
    상기 스토퍼막(20)을 에칭의 스토퍼로 하여, 상기 제 2 절연층(14)에 상기 관통 구멍(31)과 중첩되는 구멍 또는 홈(23)을 형성하는 공정을 포함하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 스토퍼막(20)을 형성하는 공정에서는, 질소를 포함하는 가스의 플라즈마에 상기 제 1 절연층(13)의 표면을 노출시킴으로써, 상기 제 1 절연층(13)의 표면 영역을 질화하는 공정을 포함하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    상기 질소를 포함하는 가스의 플라즈마는 질소를 포함하는 가스에 복수의 슬릿(111a)을 구비하는 평면 안테나(111)로부터 마이크로파를 조사하여 생성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 1 및 제 2 절연층(13, 14)은 다공질의 유전체막으로 구성되는 것을 특징으로 하는
    반도체 장치의 제조 방법
  9. 제 1 항에 있어서,
    상기 도체 재료로서 구리를 주성분으로 하는 재료를 이용하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  10. 제 5 항에 있어서,
    상기 도체 재료로서 구리를 주성분으로 하는 재료를 이용하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  11. 제 1 항에 있어서,
    상기 가스로서 수소를 더 포함하는 가스를 이용하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  12. 제 5 항에 있어서,
    상기 가스로서 수소를 더 포함하는 가스를 이용하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  13. 제 1 항에 있어서,
    상기 배리어층(25)의 형성을 실온 내지 600℃의 온도로 실행하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  14. 제 5 항에 있어서,
    상기 배리어층(25)의 형성을 실온 내지 600℃의 온도로 실행하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  15. 제 1 항에 있어서,
    상기 배리어층(25)을 1㎚ 내지 20㎚의 두께로 형성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  16. 제 5 항에 있어서,
    상기 배리어층(25)을 1㎚ 내지 20㎚의 두께로 형성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  17. 제 1 항에 있어서,
    상기 스토퍼막(20)을 1㎚ 내지 20㎚의 두께로 형성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  18. 제 5 항에 있어서,
    상기 스토퍼막(20)을 1㎚ 내지 20㎚의 두께로 형성하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  19. 일면측에 홈(23)을 구비하는 동시에, 상기 홈(23)의 바닥부로부터 타면측으로 관통하는 구멍(21)을 구비하고, 실리콘을 주성분으로 구성되는 절연층(13, 14)과,
    상기 홈(23) 및 상기 구멍(21)에 매립된, 도체 재료로 이루어지는 배선층(24)과,
    상기 절연층(13, 14)과 상기 배선층(24)의 계면에 설치되어, 상기 도체 재료의 상기 절연층(13, 14)으로의 확산을 방지하는, 실리콘 질화막으로 구성되는 배리어층(25)을 구비하는 것을 특징으로 하는
    반도체 장치.
  20. 일면측에 홈(23)을 구비하는 동시에, 상기 홈(23)의 바닥부로부터 타면측으로 관통하는 구멍(21)을 구비하고, 실리콘을 주성분으로 구성되는 절연층(13, 14)과,
    상기 홈(23) 및 상기 구멍(21)에 매립된, 도체 재료로 이루어지는 배선층(24)과,
    상기 절연층(13, 14)과 상기 배선층(24)의 계면에 설치되어, 상기 도체 재료의 상기 절연층(13, 14)으로의 확산을 방지하는 배리어층(25)을 포함하며,
    상기 배리어층(25)은 질소를 포함하는 가스에 복수의 슬릿(111a)을 구비하는 평면 안테나(111)로부터 마이크로파를 조사하여 생성한 플라즈마에 상기절연층(13, 14)의 표면을 노출시키고, 상기 절연층(13, 14)의 표면 영역에 실리콘 질화막을 형성함으로써 형성되는 것을 특징으로 하는
    반도체 장치.
  21. 관통 구멍(21)을 구비하고, 실리콘을 주성분으로 구성되는 제 1 절연층(13)과,
    상기 제 1 절연층(13)상에 설치되어, 상기 관통 구멍(21)과 중첩되는 개구를 구비하는 스토퍼막(20)과,
    상기 스토퍼막(20)상에 설치되어, 상기 개구와 중첩되는 동시에 상기 개구보다도 큰 직경의 구멍 또는 홈(23)을 구비하는 제 2 절연층(14)을 포함하며,
    상기 스토퍼막(20)은 질소를 포함하는 가스에 복수의 슬릿(111a)을 구비하는 평면 안테나(111)로부터 마이크로파를 조사하여 생성한 플라즈마에 상기 제 1 절연층(13)의 일면을 노출시키고, 상기 제 1 절연층(13)의 표면 영역에 실리콘 질화막을 형성함으로써 형성되는 것을 특징으로 하는
    반도체 장치.
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