KR100731496B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 배선 형성을 위한 금속층과, 금속층 위에 형성된 접착층과, 접착층 위에 형성된 유전체 배리어층과, 유전체 배리어층 위에 형성된 저유전상수의 유전체층을 포함한다.
또한 본 발명에 의하면, 금속층은 Cu로 형성되고 접착층은 SiN으로 형성되며, SiN의 접착층은 10~300Å의 두께로 형성된다.
또한 본 발명에 의하면, 유전체 배리어층은 SiCN, SiCON을 포함한다.
또한 본 발명에 의하면, 저유전상수의 유전체층은 유전상수(k) 값이 3 보다 작은 물질로 형성되며, 저유전상수의 유전체층은 SiOC:H 를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 배선 형성을 위한 금속층을 증착하는 단계와, 금속층 위에 접착층을 형성하는 단계와, 접착층 위에 유전체 배리어층을 형성하는 단계와, 유전체 배리어층 위에 저유전상수의 유전체층을 형성하는 단계를 포함한다.
이와 같은 본 발명에 의하면, 배선 형성을 위한 금속층과 유전체 배리어(dielectric barrier)층의 접착력을 향상시켜, 소자 특성의 신뢰도를 확보할 수 있는 장점이 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method thereof}
도 1은 종래 반도체 소자에서 발생되는 필링(peeling) 현상을 나타낸 도면.
도 2는 종래 반도체 소자의 적층 구조를 나타낸 도면.
도 3은 본 발명에 따른 반도체 소자의 적층 구조를 나타낸 도면.
도 4는 본 발명에 따른 반도체 소자 제조방법을 나타낸 순서도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100... 금속층
20, 200... 유전체 배리어층
30, 300... 유전체층
400... 접착층
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 130nm 로직 소자에서는 Cu/FSG 스킴(scheme)을 사용하고 있다. 여기서 Cu의 확산을 방지하기 위해 SiN을 유전체 배리어(dielectric barrier)로 사 용하고 있다. 그런데, 90nm 이하에서는 소자의 성능을 향상시키기 위해서(RC 감소) Cu/low-k 스킴(scheme)를 사용하고 있다.
여기에 사용하는 유전체 배리어(dielectric barrier)로는 유전상수가 SiN (k=7.0) 보다 작은 k=5.0의 SiCN, SiCON 등의 물질을 사용하고 있다. 이럴 경우 Cu와 SiCN, SiCON의 접착(adhesion)이 Cu와 SiN의 접착력에 비하여 1/2로 줄어들어 신뢰성에 문제가 발생되고 있다. 또한 패드 본딩(pad bonding) 시에 Cu층과 유전체 배리어(dielectric barrier)층이 떨어지는 심각한 문제도 발생되고 있다.
도 1은 종래 반도체 소자에서 발생되는 필링(peeling) 현상을 나타낸 도면이고, 도 2는 종래 반도체 소자의 적층 구조를 나타낸 도면이다.
종래 반도체 소자에 적용되는 ILD(Inter Layer Dielectric)층은 도 2에 나타낸 바와 같이 Cu로 형성된 금속층(10) 위에 저유전상수의 유전체 배리어층(20)이 형성되어 있고, 상기 유전체 배리어층(20) 위에 저유전상수의 유전체층(30)이 형성되어 있다. 이와 같은 구조를 갖는 반도체 소자는 도 1에 나타낸 바와 같은 필링(peeling) 현상이 발생될 수 있으며, 소자 특성의 신뢰도를 확보할 수 없게되는 문제점이 있다.
본 발명은 배선 형성을 위한 금속층과 유전체 배리어(dielectric barrier)층의 접착력을 향상시켜, 소자 특성의 신뢰도를 확보할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 배선 형성을 위한 금속층; 상기 금속층 위에 형성된 접착층; 상기 접착층 위에 형성된 유전체 배리어층; 상기 유전체 배리어층 위에 형성된 저유전상수의 유전체층; 을 포함한다.
또한 본 발명에 의하면, 상기 금속층은 Cu로 형성되고 상기 접착층은 SiN으로 형성되며, 상기 SiN의 접착층은 10~300Å의 두께로 형성된다.
또한 본 발명에 의하면, 상기 유전체 배리어층은 SiCN, SiCON을 포함한다.
또한 본 발명에 의하면, 상기 저유전상수의 유전체층은 유전상수(k) 값이 3 보다 작은 물질로 형성되며, 상기 저유전상수의 유전체층은 SiOC:H 를 포함한다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 배선 형성을 위한 금속층을 증착하는 단계; 상기 금속층 위에 접착층을 형성하는 단계; 상기 접착층 위에 유전체 배리어층을 형성하는 단계; 상기 유전체 배리어층 위에 저유전상수의 유전체층을 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 금속층은 Cu로 형성되고 상기 접착층은 SiN으로 형성되며, 상기 SiN의 접착층은 10~300Å의 두께로 형성된다.
또한 본 발명에 의하면, 상기 유전체 배리어층은 SiCN, SiCON을 포함한다.
또한 본 발명에 의하면, 상기 저유전상수의 유전체층은 유전상수(k) 값이 3 보다 작은 물질로 형성되며, 상기 저유전상수의 유전체층은 SiOC:H 로 형성된다.
이와 같은 본 발명에 의하면, 배선 형성을 위한 금속층과 유전체 배리어(dielectric barrier)층의 접착력을 향상시켜, 소자 특성의 신뢰도를 확보할 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
도 3은 본 발명에 따른 반도체 소자의 적층 구조를 나타낸 도면이다.
본 발명에 따른 반도체 소자의 ILD(Inter Layer Dielectric)층은, 도 3에 나타낸 바와 같이, 금속층(100), 접착층(400), 유전체 배리어층(200), 유전체층(300)을 포함한다.
상기 금속층(100)은 배선 형성을 위한 것이며, 저저항 배선을 형성하기 위하여 하나의 예로서 Cu 물질로 형성될 수 있다. 상기 접착층(400)은 상기 금속층(100)과 상기 유전체 배리어층(200)의 접착력을 향상시키기 위하여 형성된 버퍼층이다.
상기 유전체 배리어층(200)은 SiCN, SiCON을 포함하여 형성될 수 있다.
상기 유전체 배리어층(200)과 상기 금속층(100)의 접착력을 향상시키기 위한 하나의 방안으로 상기 접착층(400)은 SiN으로 형성될 수 있다. 이때, SiN으로 형성되는 상기 접착층(400)은 10~300Å의 두께로 형성될 수 있다.
상기 유전체 배리어층(200) 위에는 저유전상수의 유전체층(300)이 형성되어 있다.
상기 저유전상수의 유전체층(300)은 유전상수(k) 값이 3 보다 작은 물질로 형성될 수 있다. 상기 저유전상수의 유전체층(300)은 SiOC:H 로 형성될 수 있다.
이와 같은 적층 구조를 갖는 본 발명에 따른 반도체 소자에 의하면, 상기 접착층(200)에 의하여 상기 금속층(100)과 상기 유전체 배리어층(200)의 접착력이 향상될 수 있게 된다. 이에 따라 본 발명에 따른 반도체 소자에 의하면 상기 유전체 배리어층(200)과 상기 금속층(100) 간에 필링(peeling) 현상 등이 발생되는 것을 방지할 수 있게 된다.
그러면 도 3 및 도 4를 참조하여 본 발명에 따른 반도체 소자 제조방법을 설명해 보기로 한다. 도 4는 본 발명에 따른 반도체 소자 제조방법을 나타낸 순서도이다.
본 발명에 따른 반도체 소자 제조방법은, 도 4에 나타낸 바와 같이, 먼저 배선 형성을 위한 금속층(100)을 증착한다(단계 401).
상기 금속층(100)은 배선 형성을 위한 것이며, 저저항 배선을 형성하기 위하여 하나의 예로서 Cu 물질로 형성될 수 있다.
그리고, 상기 금속층(100) 위에 접착층(400)을 형성한다(단계 403)
상기 접착층(400)은 상기 금속층(100)과 이후에 형성될 유전체 배리어 층(200)의 접착력을 향상시키기 위하여 형성되는 버퍼층이다.
상기 접착층(400) 위에 유전체 배리어층(200)을 형성한다(단계 405)
상기 유전체 배리어층(200)은 SiCN, SiCON을 포함하여 형성될 수 있다. 상기 유전체 배리어층(200)과 상기 금속층(100)의 접착력을 향상시키기 위한 하나의 방안으로 상기 접착층(400)은 SiN으로 형성될 수 있다. 이때, SiN으로 형성되는 상기 접착층(400)은 10~300Å의 두께로 형성될 수 있다. 상기 SiN은 Cu와의 접착력이 좋기 때문에 추후 패드 본딩 시에 필링(peeling)이 발생되는 것을 방지할 수 있게 된다. 상기 SiN의 유전상수(k)는 6 보다 크고 8 보다 작은 값을 갖도록 형성될 수 있다.
상기 유전체 배리어층(200) 위에 저유전상수의 유전체층(300)을 형성한다(단계 407).
상기 저유전상수의 유전체층(300)은 유전상수(k) 값이 3 보다 작은 물질로 형성될 수 있다. 상기 저유전상수의 유전체층(300)은 SiOC:H 로 형성될 수 있다.
이와 같은 적층 구조를 갖는 본 발명에 따른 반도체 소자에 의하면, 상기 접착층(200)에 의하여 상기 금속층(100)과 상기 유전체 배리어층(200)의 접착력이 향상될 수 있게 된다. 이에 따라 본 발명에 따른 반도체 소자에 의하면 상기 유전체 배리어층(200)과 상기 금속층(100) 간에 필링(peeling) 현상 등이 발생되는 것을 방지할 수 있게 된다.
이와 같은 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 저유전상수의 유전체층에 사용하고 있는 SiCN, SiCON 등의 유전체 배리어가 Cu와 접착력이 나쁘기 때문에 FSG에서 사용하는 유전체 배리어를 버퍼층으로 하여 접착력을 향상시킬 수 있는 방안을 제시하는 것이다. 이에 따라 본 발명에 의하면 소자의 신뢰성을 향상시킬 수 있으며, 패드 공정 시에 발생될 수 있는 필링(peeling)을 방지할 수 있게 된다.
한편, 본 발명에 의하면 필링(peeling)이 발생되는 것을 효과적으로 방지할 수 있게 되므로, 패드 공정시에 예컨대 Al 패드를 Cu와 직접 연결하지 않고 한 쪽으로 빼는 방식 등의 방법을 취하지 않아도 된다. 이에 따라, 본 발명에 의하면 웨이퍼 내의 유효 다이(net die) 수를 증가시킬 수 있게 되므로, 웨이퍼를 보다 효율적으로 이용할 수 있게 된다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 배선 형성을 위한 금속층과 유전체 배리어(dielectric barrier)층의 접착력을 향상시켜, 소자 특성의 신뢰도를 확보할 수 있는 장점이 있다.

Claims (12)

  1. 배선 형성을 위한 금속층;
    상기 금속층 위에 형성된 접착층;
    상기 접착층 위에 형성된 유전체 배리어층;
    상기 유전체 배리어층 위에 형성된 저유전상수의 유전체층;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 금속층은 Cu로 형성되고, 상기 접착층은 SiN으로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 SiN의 접착층은 10~300Å의 두께로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 유전체 배리어층은 SiCN, SiCON을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 저유전상수의 유전체층은 유전상수(k) 값이 3 보다 작은 물질로 형성된 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 저유전상수의 유전체층은 SiOC:H 를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 배선 형성을 위한 금속층을 증착하는 단계;
    상기 금속층 위에 접착층을 형성하는 단계;
    상기 접착층 위에 유전체 배리어층을 형성하는 단계;
    상기 유전체 배리어층 위에 저유전상수의 유전체층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 7항에 있어서,
    상기 금속층은 Cu로 형성되고, 상기 접착층은 SiN으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 8항에 있어서,
    상기 SiN의 접착층은 10~300Å의 두께로 형성되는 것을 특징으로 하는 반도 체 소자 제조방법.
  10. 제 7항에 있어서,
    상기 유전체 배리어층은 SiCN, SiCON을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 7항에 있어서,
    상기 저유전상수의 유전체층은 유전상수(k) 값이 3 보다 작은 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 7항에 있어서,
    상기 저유전상수의 유전체층은 SiOC:H 로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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