KR20050066362A - 반도체 소자의 장벽 금속층 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 장벽 금속층 형성방법에 관한 것으로, 층간 절연막에 듀얼 다마신 패턴을 형성한 후, 층간 절연막의 상하부 물질 차이 또는 절연막과 식각 정지막간의 물질차이에 의해 확산 장벽층이 불균일하게 형성되는 것을 방지하기 위하여, 물질 차이에 상관없이 듀얼 다마신 패턴 내벽의 표면특성이 균일해지도록 플라즈마 표면 처리(Plasma surface modification)를 실시한 후 단원자 증착법으로 확산 방지막을 형성함으로써, 균일한 표면 특성에 의해 확산 방지막을 균일하게 형성하면서 막질을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 장벽 금속층 형성방법{Method of forming a barrier metal layer in a semiconductor device}
본 발명은 반도체 소자의 장벽 금속층 형성방법에 관한 것으로, 특히 단원자 증착법을 적용한 반도체 소자의 장벽 금속층 형성방법에 관한 것이다.
반도체 소자가 경박 단소화됨에 따라 반도체 소자를 구현하기 위한 프로세스 테크놀로지는 점차 미세화되어 90nm 이하급의 프로세스 테크놀로지가 요구되고 있다. 이를 위하여, 기존의 스퍼터링 방법을 기초로 한 확산 방지막 형성 기술이 점차 스텝 커버리지 특성이 우수하고 극미세박막을 형성할 수 있는 단원자 증착(Atomic Layer Deposition; ALD) 방법으로 전환되고 있는 실정이다.
그러나, 단원자 증착법은 박막형성 초기에 표면의 화학흡착(Chemisorptions) 특성에 의존하며, 그에 따라 박막의 막질이 좌우되는 특성을 가지고 있다. 이 때문에, 듀얼 다마신 패턴이 형성된 절연막 상에 확산 방지막을 단원자 증착법으로 형성할 경우, 절연막의 표면 특성(Surface property)에 따라 확산 방지막의 막질이 크게 좌우 된다.
이러한 이유로, 저유전 상수값을 갖는 절연막을 이용한 소자에 있어서, 듀얼 다마신 패턴이 형성되는 절연막은 서로 다른 절연물질들로 이루어져 있다. 예를 들면, 절연막과 식각 방지막간의 물질 차이나, 트렌치가 형성되는 절연막과 비아홀이 형성되는 절연막간의 물질차이가 발생될 수 있다.
이 때문에, 듀얼 다마신 패턴 내부에서 각기 다른 이종의 표면특성에 기인된 확산 방지막의 불연속성(Discontinuity) 막 성장을 유발할 수 있는 문제를 내포하고 있어 소자의 신뢰성이 저하되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 장벽 금속층 형성방법은 층간 절연막에 듀얼 다마신 패턴을 형성한 후, 층간 절연막의 상하부 물질 차이 또는 절연막과 식각 정지막간의 물질차이에 의해 확산 장벽층이 불균일하게 형성되는 것을 방지하기 위하여, 물질 차이에 상관없이 듀얼 다마신 패턴 내벽의 표면특성이 균일해지도록 플라즈마 표면 처리(Plasma surface modification)를 실시한 후 단원자 증착법으로 확산 방지막을 형성함으로써, 균일한 표면 특성에 의해 확산 방지막을 균일하게 형성하면서 막질을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 장벽 금속층 형성방법은 하부 금속 배선이 형성된 반도체 기판 상에 제1 절연막, 식각 정지막 및 제2 절연막을 순차적으로 형성하는 단계와, 제2 절연막에는 트렌치를 형성하고, 제1 절연막에는 비아홀을 형성하여 듀얼 다마신 패턴을 형성하는 단계와, 듀얼 다마신 패턴의 내벽 및 저면이 균일한 표면 특성을 갖도록 표면 플라즈마 처리를 실시하여 듀얼 다마신 패턴의 내벽 및 저면의 전체 표면에 플라즈마 처리막을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 전체 구조 상에 확산 방지막을 형성하는 단계와, 듀얼 다마신 패턴의 측벽 및 저면에 금속 시드층을 형성하는 단계, 및 트렌치를 금속물질로 매립하여 금속 배선을 형성하는 단계를 포함한다.
상기에서, 식각 정지막은 SiN 또는 SiC로 형성될 수 있다.
표면 플라즈마 처리는 NH3 가스 또는 CH4 가스를 사용하여 실시할 수 있으며, 식각 정지막이 SiN 계열의 물질로 이루어진 경우에는 NH3 가스를 반응 가스로 사용하고, SiC 계열의 물질로 이루어진 경우에는 CH4 가스를 반응 가스로 사용하는 것이 바람직하다.
한편, 표면 플라즈마 처리는 Ar 가스와, 반응 가스로 NH3 가스 또는 CH4 가스를 혼합한 혼합 가스를 사용하여 실시할 수 있으며, Ar 가스 대 반응가스의 비율을 0.25 내지 2로 조절하는 것이 바람직하다.
하부 금속 배선 상에 형성된 금속 산화물이 표면 플라즈마 처리에 의해 환원되어 금속으로 변하면서 제거된다. 따라서, 세정 공정을 생략할 수 있다.
표면 플라즈마 처리 시 반도체 기판의 온도를 25℃ 내지 350℃로 유지하고, 400W 내지 800W의 저주파 파워와 0W 내지 100W의 고주파 파워를 인가하는 것이 바람직하다.
확산 방지막은 단원자 증착법으로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 장벽 금속층 형성방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 하부 금속 배선을 포함한 전체 구조 상에 절연 장벽층(Dielectric barrier layer; 104), 제1 절연막(105), 식각 정지층(106), 제2 절연막(107) 및 하드 마스크(108)를 순차적으로 형성한다. 이후, 듀얼 다마신 공정으로 제2 절연막(107)에는 트렌치(109a)를 형성하고, 제1 절연막(105)에는 비아홀(109b)을 형성한다. 이때, 제2 절연막(107)에 트렌치(109a)를 형성하는 과정에서 식각 정지층(106)에 의해 제2 절연막(107)은 식각되지 않는다. 듀얼 다마신 패턴(109)이 형성되면서 하부 금속 배선(103)의 표면이 노출되는데, 이때, 하부 금속 배선(103)의 표면에 금속 산화물(103a)이 형성될 수 있다.
한편, 상기의 방법에 따라 듀얼 다마신 패턴(109)이 형성된 경우, 듀얼 다마신 패턴(109)의 내벽은 물질 종류에 따라 표면 특성이 달라진다. 즉, 듀얼 다마신 패턴(109)이 형성되면서 노출되는 절연막(105 및 107), 식각 정지막(106) 및 절연 장벽층(104)의 물질 종류가 다르기 때문에 표면 특성도 다르다.
도 1b를 참조하면, 서로 다른 물질에 의해 부분별로 상이한 듀얼 다마신 패턴(109) 내벽의 표면 특성을 균일하게 하기 위하여 표면 플라즈마 처리를 실시한다. 표면 플라즈마 처리에 의해 듀얼 다마신 패턴(109) 내벽 및 저면에는 플라즈마 처리막(110)이 형성되면서 듀얼 다마신 패턴(109) 내벽의 표면 특성을 균일해진다.
이러한 표면 플라즈마 처리는 NH3 또는 CH4 가스를 사용하여 실시할 수 있으며, 균일한 표면 특성을 얻기 위하여 식각 정지막(106)의 물질에 따라 반응 가스(Reactive gas)를 선정하는 것이 바람직하다. 예를 들어, 식각 정지막(106)이 SiN 계열의 물질로 이루어진 경우에는 NH3 가스를 반응 가스로 사용하고, SiC 계열의 물질로 이루어진 경우에는 CH4 가스를 반응 가스로 사용하여, 제1 및 제2 절연막(105 및 107)의 노출된 표면에 SiN 결합(Bond)이나 SiC 결합을 형성시켜 표면 특성을 균일하게 할 수 있다. 추가로, NH3+Ar 가스 또는 CH4+Ar 가스를 반응 가스로 사용할 수 있으며, Ar 대 반응가스의 비율을 0.25 내지 2의 범위로 설정하는 것이 바람직하다.
그리고, 표면 플라즈마 처리 시 반도체 기판(101)의 온도를 25℃ 내지 350℃로 유지하고, 400W 내지 800W의 저주파 파워와 0W 내지 100W의 고주파 파워를 인가하는 것이 바람직하다.
한편, 표면 플라즈마 처리를 실시하면, 플라즈마 처리 시 발생되는 수소기(H radical)에 의해 금속 산화물(예를 들면, CuO)의 산소 성분이 제거되면서 금속 산화물이 금속(예를 들면, Cu)으로 환원되어, 하부 금속 배선(103)의 표면에 형성되어 있던 금속 산화물(도 1a의 103a)이 제거된다. 따라서, 이를 제거하기 위한 세정 공정을 생략할 수 있어 공정 단계를 감소시킬 수 있다.
도 1c를 참조하면, 플라즈마 처리막(110)을 포함한 전체 구조 상에 확산 방지막(111)을 형성한다. 확산 방지막(111)은 단원자 증착법으로 형성하는 것이 바람직하다.
단원자 증착법은 박막형성 초기에 막이 증착되는 하부 구조 표면의 화학흡착 특성에 따라 박막의 막질이 좌우되는 특성을 가지고 있다.
도 1c에서는, 듀얼 다마신 패턴(109)의 내벽이 표면 플라즈마 처리되어, 듀얼 다마신 패턴(109) 내벽 전체에 균일하게 플라즈마 처리막(110)이 형성된 상태에서 확산 방지막(111)이 형성된다. 따라서, 듀얼 다마신 패턴(109) 내에서는 확산 빙지막(111)이 균일하게 형성된다.
도 1d를 참조하면, 듀얼 다마신 패턴(109)을 포함한 전체 구조 상에 금속 시드층(112)을 형성한다. 이때, 금속 시드층(112)은 구리로 형성하는 것이 바람직하다.
이후, 도면에서는 도시되어 있지 않지만, 상부 금속배선을 형성하는 방법으로는 구리 시드층을 이용하여 전기도금하는 방법을 사용할수도 있으며 또한 화학적 기계적 연마 공정을 먼저 실시하여 하드 마스크(108) 상부의 금속 시드층을 제거하면서 듀얼 다마신 패턴(109)의 측벽 및 저면에만 금속 시드층(112)을 잔류시킬 수도 있다.
도 1e를 참조하면, 듀얼 다마신 패턴(109)을 금속물질로 매립하여 상부 금속 배선(113)을 형성하게 되는데 이때 듀얼 다마신 패턴(109)을 금속물질로 매립하는 공정은 전기 도금법으로 진행될 수 있으며 구조에 따라 선택적 구리도금을 이용하여서도 금속배선을 형성 할 수 있다.
이후, 하드 마스크(108)의 상부에 형성되거나 하드 마스크(108)의 표면보다 높게 돌출된 금속물질(도시되지 않음)과 함께 장벽 금속층을 화학적 기계적 연마 공정으로 제거한다.
상술한 바와 같이, 본 발명은 층간 절연막에 듀얼 다마신 패턴을 형성한 후, 층간 절연막의 상하부 물질 차이 또는 절연막과 식각 정지막간의 물질차이에 의해 확산 장벽층이 불균일하게 형성되는 것을 방지하기 위하여, 물질 차이에 상관없이 듀얼 다마신 패턴 내벽의 표면특성이 균일해지도록 플라즈마 표면 처리(Plasma surface modification)를 실시한 후 단원자 증착법으로 확산 방지막을 형성함으로써, 균일한 표면 특성에 의해 확산 방지막을 균일하게 형성하면서 막질을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
또한, 플라즈마 표면 처리를 실시하는 과정에서 하부 금속 배선의 표면에 형성된 금속 산화물이 제거되므로, 이를 제거하기 위한 세정 공정을 생략할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 장벽 금속층 형성방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
102a : 트렌치 103 : 하부 금속배선
104 : 절연 장벽층 105 : 제1 절연막
106 : 식각 정지층 107 : 제2 절연막
108 : 하드 마스크 109a : 트렌치
109b : 비아홀 109 : 듀얼 다마신 패턴
110 : 플라즈마 처리막 111 : 장벽 금속층
112 : 금속 시드층 113 : 상부 금속 배선

Claims (8)

  1. 하부 금속 배선이 형성된 반도체 기판 상에 제1 절연막, 식각 정지막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 제2 절연막에는 트렌치를 형성하고, 상기 제1 절연막에는 비아홀을 형성하여 듀얼 다마신 패턴을 형성하는 단계;
    상기 듀얼 다마신 패턴의 내벽 및 저면이 균일한 표면 특성을 갖도록 표면 플라즈마 처리를 실시하여 상기 듀얼 다마신 패턴의 내벽 및 저면의 전체 표면에 플라즈마 처리막을 형성하는 단계;
    상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 확산 방지막을 형성하는 단계;
    상기 듀얼 다마신 패턴의 측벽 및 저면에 금속 시드층을 형성하는 단계; 및
    상기 트렌치를 금속물질로 매립하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 장벽 금속층 형성방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막은 SiN 또는 SiC로 형성되는 반도체 소자의 장벽 금속층 형성방법.
  3. 제 1 항에 있어서,
    상기 표면 플라즈마 처리는 NH3 가스 또는 CH4 가스를 사용하여 실시하는 반도체 소자의 장벽 금속층 형성방법.
  4. 제 1 항에 있어서,
    상기 표면 플라즈마 처리는 상기 식각 정지막이 SiN 계열의 물질로 이루어진 경우에는 NH3 가스가 반응 가스로 사용되고, SiC 계열의 물질로 이루어진 경우에는 CH4 가스가 반응 가스로 사용되는 반도체 소자의 장벽 금속층 형성방법.
  5. 제 1 항에 있어서,
    상기 표면 플라즈마 처리는 Ar 가스와, 반응 가스로 NH3 가스 또는 CH4 가스를 혼합한 혼합 가스를 사용하여 실시할 수 있으며, 상기 Ar 가스 대 상기 반응가스의 비율이 0.25 내지 2인 반도체 소자의 장벽 금속층 형성방법.
  6. 제 1 항, 제 3 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 하부 금속 배선 상에 형성된 금속 산화물이 상기 표면 플라즈마 처리에 의해 환원되어 금속으로 변하면서 제거되는 반도체 소자의 장벽 금속층 형성방법.
  7. 제 1 항, 제 3 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 표면 플라즈마 처리 시 상기 반도체 기판의 온도를 25℃ 내지 350℃로 유지하고, 400W 내지 800W의 저주파 파워와 0W 내지 100W의 고주파 파워를 인가하는 반도체 소자의 장벽 금속층 형성방법.
  8. 제 1 항에 있어서,
    상기 확산 방지막은 단원자 증착법으로 형성되는 반도체 소자의 장벽 금속층 형성방법.
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KR100853098B1 (ko) * 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794311B2 (en) * 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
KR100399909B1 (ko) * 2000-12-29 2003-09-29 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
US6686662B2 (en) * 2002-05-21 2004-02-03 Agere Systems Inc. Semiconductor device barrier layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853098B1 (ko) * 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
US9337125B2 (en) 2012-09-12 2016-05-10 Samsung Electronics Co., Ltd. Integrated circuit devices including a via structure and methods of fabricating integrated circuit devices including a via structure

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