KR20040023609A - 반도체 메모리 셀 - Google Patents

반도체 메모리 셀 Download PDF

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Abstract

본 발명은 선택 트랜지스터(12) 및 저장 커패시터(14)를 가진, 특히 DRAM 메모리 셀 어레이 내의 반도체 메모리 셀에 관한 것이다. 본 발명에 따라 저장 커패시터(14)는 제 1 커패시터 전극(16) 및 제 2 커패시터 전극(18)을 가지며, 상기 제 1 커패시터 전극(16)은 선택 트랜지스터(12)를 통해 판독 라인(22)에 접속된다. 또한, 상기 선택 트랜지스터(12)의 제어 단자(32)는 제어 라인(24)에 접속된다. 본 발명은 초이온 전도체(20)의 층이 저장 커패시터(14)의 제 1 및 제 2 커패시터 전극(16, 18) 사이에 배치되는 것을 특징으로 한다. 초이온 전도체(20)의 높은 이온 전도도와 미미한 전자 전도도는 작은 공간에서 극도로 큰 용량의 형성을 가능하게 한다.

Description

반도체 메모리 셀 {SEMICONDUCTOR STORAGE LOCATION}
이러한 종류의 메모리 셀은 예컨대 다이내믹 랜덤 액세스 메모리(DRAM)에 사용된다. DRAM 칩은 행렬로 배치되며 제어 라인으로서 워드 라인에 의해 그리고 판독 라인으로서 비트 라인에 의해 제어되는 메모리 셀의 매트릭스를 포함한다. 상기 메모리 셀로부터 데이터의 판독, 또는 메모리 셀 내로 데이터의 기록은 적합한 워드 라인 및 비트 라인의 활성화에 의해 이루어진다.
각각의 메모리 셀은 전하의 저장을 위해 커패시터를 포함하며, 커패시터 내의 전하 상태는 데이터 비트를 나타낸다. 통상적으로, 메모리 셀은 커패시터와 접속된 트랜지스터를 더 포함한다. 상기 트랜지스터는 2개의 확산 영역을 가지며, 상기 확산 영역은 제어 단자로서 게이트에 의해 제어되는 채널에 의해 서로 분리된다. 전류 흐름의 방향에 따라 하나의 확산 영역은 드레인이라 하고 다른 확산 영역은 소오스라 한다. 상기 드레인 영역은 비트 라인과, 소오스 영역은 커패시터와 그리고 게이트는 워드 라인과 접속된다. 게이트에 적합한 전압을 인가함으로써, 상기 트랜지스터는 채널을 통한 드레인 영역과 소오스 영역 사이의 전류 흐름이 접속되거나 차단되도록 제어된다.
커패시터에 저장된 전하는 누설 전류로 인해 시간이 흐름에 따라 감소된다. 상기 전하가 임계값 미만의 미결정된 레벨로 감소되기 전에, 상기 저장 커패시터는 리프레시(refresh)되어야 한다. 이러한 이유 때문에, 상기 메모리 셀은 다이내믹 RAM(DRAM)이라 한다. 청구항 제 1항의 전제부에 따른 이러한 메모리 셀은 예컨대 미국 특허 5 867 420호에 공지되어 있다.
공지된 DRAM 변형예에서의 중심 과제는 커패시터의 충분히 큰 용량을 형성하는 것이다. 이러한 과제는 앞으로 반도체 소자의 소형화 진전에 따라 더욱 부각된다. 집적도의 연속하는 증가는 메모리 셀 마다 이용될 수 있는 면적 및 그에 따라 커패시터의 용량이 점점 더 감소된다는 것을 의미한다. 커패시터의 너무 작은 용량은 메모리 디바이스의 기능성 및 사용성에 불리한 영향을 주는데, 그 이유는 그것에 너무 작은 전하량이 저장되기 때문이다.
예컨대, 비트 라인에 접속된 센스 증폭기는 메모리 셀에 있는 정보의 확실한 판독을 위한 충분히 높은 신호 레벨을 필요로 한다. 저장 용량 대 비트 라인 용량의 비율은 신호 레벨의 결정에 있어 결정적이다. 저장 용량이 너무 작으면, 상기 비율은 적절한 신호를 형성하기에 너무 작을 수 있다.
마찬가지로 보다 적은 저장 용량은 보다 높은 리프레시 빈도를 요구하는데,그 이유는 커패시터에 저장된 전하량이 그 용량에 의해 제한되고, 부가로 누설 전류에 의해 감소되기 때문이다. 저장 커패시터 내의 전하량이 최소 전하량 아래로 떨어지면, 그것에 저장된 정보가 접속된 센스 증폭기에 의해 더 이상 판독될 수 없고, 정보가 사라져서 판독 에러가 발생한다.
섬(thumb) 법칙에 따르면, 충분히 큰 판독 신호를 얻기 위해 그리고 알파 방사선에 대해 충분히 민감하지 않도록 하기 위해서는 저장 용량이 적어도 35 ff 정도이어야 한다. 유전 상수(DC) εr= 4를 가진 SiO2로 이루어진 10 nm 두께의 유전체를 사용하면, 이것은 약 10 ㎛2의 커패시터 면적을 필요로 한다. 그러나, 4M DRAM에서도 이미 전체 메모리 셀에 대해 상기 면적 보다 작은 면적이 이용될 수 있으므로, 커패시터의 순수한 평면 배치는 배제된다.
따라서, 커패시터 레이아웃에 대한 충분한 저장 용량을 얻기 위해, 예컨대 커패시터를 트렌치 커패시터 또는 스택 커패시터로서 구성함으로써 3차원을 이용해야 했다. 추가 소형화에 따라, 이용될 수 있는 보다 작은 면적은 보다 깊은 트렌치 또는 보다 높은 스택을 이용한 용량의 증가를 통해 보상될 수 있다.
다른 대책은 큰 유전 상수를 가진 재료의 사용에 있다. 예컨대, DC가 7인 Si3N4가 특히 ONO(oxide-nitride-oxide) 및 NO(nitride-oxide) 샌드위치의 형태로 사용된다. 이 경우, 낮은 경계면 상태 밀도를 보장하기 위해, 예컨대 실리콘 상에 2-3 nm 두께의 열 산화물이 성장된다. 그 다음에, 7-8 nm 두께의 실리콘 질화물 층이 적층된 다음 산화됨으로써, 2-3 nm 두께의 제 2 산화물 층이 얻어진다. 상기제 2 산화물 층은 높은 에너지 배리어에 의해 전하 캐리어의 터널링을 방지하는 역할을 한다.
프로세스 엔지니어링 측면에서 문제가 있음에도 불구하고, 예컨대 탄탈 산화물(Ta2O5) 또는 바륨스트론튬티타네이트(BST)와 같은 DC가 훨씬 큰 재료의 사용도 가능하다. 이러한 가능성에 의해, 얻을 수 있는 저장 용량은 유전 상수 및 절연 작용을 하는 유전체의 두께에 의해 위쪽으로 제한된다.
본 발명은 선택 트랜지스터 및 저장 커패시터를 포함하며, 상기 저장 커패시터는 제 1 및 제 2 커패시터 전극을 가지고, 상기 제 1 커패시터 전극은 선택 트랜지스터를 통해 판독 라인에 접속되며, 상기 선택 트랜지스터의 제어 단자는 제어 라인에 접속되는, 특히 DRAM 메모리 셀 어레이 내의 반도체 메모리 셀에 관한 것이다.
도 1은 본 발명의 실시예에 따른 메모리 셀 어레이의 메모리 셀의 개략도.
도 2는 도 1의 저장 커패시터에 상응하는 회로도.
도 3은 본 발명의 실시예에 따른 DRAM 메모리 셀의 단면도.
본 발명의 목적은 면적 당 큰 저장 용량을 가짐으로써, 작은 구성을 가능하게 하는 저장 커패시터를 가진 메모리 셀을 제공하는 것이다.
상기 목적은 청구항 제 1항의 특징을 가진 메모리 셀에 의해 달성된다. 바람직한 실시예는 종속 청구항에 제시된다.
본 발명에 따라 전술한 방식의 반도체 메모리 셀에 있어서, 저장 커패시터의 제 1 및 제 2 커패시터 전극 사이에 초이온 전도체(superionic conductor)의 층이 배치된다.
본 발명은 유전체 대신에 초이온 전도체 층이 2개의 커패시터 전극 사이에 제공된다는 기술적 사상을 기초로 한다. 상기 초이온 전도체는 높은 이온 전도도를 갖는 한편, 실제로 전자 DC 전류를 차단할 정도의 낮은 전자 전도도를 갖는다. 한편, 커패시터의 전체 용량은 높은 이온 전도도로 인해 이온 전도체의 체적(bulk) 용량에 의해 결정되지 않고, 이온 전도체와 커패시터 전극 사이의 경계면 용량에의해서만 결정된다. 따라서, 작은 공간에서 극도로 높은 용량이 형성될 수 있다.
상술된 바에 따라, 초이온 전도체 층의 전자 전도도는 무시될 수 있을 정도록 작은 것이 바람직하다. 본 경우, 이것은 반도체 메모리 셀의 통상 동작 조건하에서 전자 DC 전류와 관련해서 이온 전도체 층이 절연체로서 작용할 정도로, 전자 전도도가 작은 것을 의미한다.
바람직한 실시예에서, 초이온 전도체 층은 타이소나이트, 특히 (Ca,La,RE)F3로 이루어진다. 여기서, RE는 희토류 금속, 즉 Sc, Y, La, Ce, Fr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 한 원소이다. 상기 류의 이온 전도체에서는 플루오르 이온들이 전하 이송을 책임진다.
이 경우, 초이온 전도체 층은 도핑된 LaF3로 형성되는 것이 바람직하다. 특히, SrF2로 이종원자가성(heterovalent) 도핑이 이루어지면 바람직한 결과가 얻어진다. SrF2의 양은 편의상 0.1 내지 10 중량%이다. 바람직하게는 1 내지 5 중량%, 더욱 바람직하게는 2 중량% 정도이다. 상기 도핑에 의해 LaF3의 이온 전도도가 복수의 크기(magnitude) 차수 만큼 다시 증가될 수 있다.
본 발명의 실시예에서, 메모리 셀의 저장 커패시터는 트렌치 커패시터로서 형성된다.
본 발명의 다른 바람직한 실시예에서는 메모리 셀의 저장 커패시터가 스택 커패시터로서 형성된다.
본 발명의 또 다른 바람직한 실시예, 특징 및 세부 사항은 종속 청구항, 실시예 설명 및 도면에 제시된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다. 특히, 본 발명의 이해를 위해 중요한 소자를 설명한다.
도 1은 큰 메모리 셀 어레이의 메모리 셀(10)를 도시한다. 상기 메모리 셀(10)은 선택 트랜지스터(12) 및 저장 커패시터(14)를 포함한다. 상기 저장 커패시터(14)의 제 1 커패시터 전극(16)은 선택 트랜지스터(12)를 통해 비트 라인(22)에 접속되고, 선택 트랜지스터(12)의 게이트(32)는 워드 라인(24)에 접속된다.
상기 게이트(32)에 상응하는 전압의 인가에 의해, 트랜지스터(12)가 도통되고, 커패시터(14)에 저장된 전하가 비트 라인(22)상으로 흐르며, 여기서 상기 전하는 전압 레벨 변동을 야기하고, 상기 전압 레벨 변동은 비트 라인(22)에 할당된 센스 증폭기(도시안됨)에 의해 증폭됨으로써, 판독에 이용가능하게 된다. 상기 판독 과정 후에 정보는 다시 커패시터(14)에 재기록된다.
커패시터 전극 또는 커패시터 콘택(16, 18) 사이에는 초이온 전도체의 얇은층, 실시예에서는 2 중량% SrF2로 도핑된 LaF3로 이루어진 얇은 층(20)이 배치된다. 상기 층(20)은 높은 이온 전도도를 미미한 전자 전도도와 결합시킨다.
상기 실시예에서 얇은 층은 5 x 10-6mbar 미만의 압력 및 500 ℃ 정도의 기판 온도로 진공에서 LaF3및 SrF2의 동시 증착(coevaporation)에 의해 제조된다.
이온 전도체의 상기 조성에 의해, 240 nm의 층 두께에서도 이미 4 nF/㎟의 용량이 얻어지며, 이것은 100 정도의 유전 상수에 상응한다.
이하, 초이온 전도체 층(20)으로 커패시터(14)의 높은 용량을 실현하는 것을 도 2의 회로도를 참고로 설명한다.
여기서, 고려될 값은 이온 전도체 층(20)의 체적 용량(52)과, 금속 또는 반도체 커패시터 플레이트(16, 18)에 대한 이온 전도체의 경계면 용량(50, 56)이다. 높은 이온 전도도로 인해, 상기 용량(52)은 작은 저항(54)을 통해 실제적으로 연결(bridge)되므로, 전체 용량은 본질적으로 경계면 용량(50, 56)에 의해서만 결정된다.
트렌치 커패시터 내에 초이온 전도체층을 가진 메모리 셀의 구체적인 실시예가 도 3에 횡단면도로 도시된다. 이 경우, 선택 트랜지스터(12)의 드레인 및 소오스를 형성하는 도핑 영역(30, 34)이 실리콘 기판(40)내에 형성된다. 상기 트랜지스터의 게이트(32)는 도 3에서 투시면에 대해 수직으로 연장된 워드 라인(24)에 접속된다.
비트 라인(22)은 콘택(26)을 통해 트랜지스터의 드레인 도핑 영역(30)에 접속된다. 소오스 도핑 영역(34)은 트렌치 커패시터(14)에 대한 접속을 형성한다.
2개의 커패시터 전극 중 하나는 예컨대 도핑된 폴리실리콘으로 이루어진 도전성 트렌치 충전물(16)로 형성된다. 반대 전극은 매립된 도핑 영역(18)으로 형성되므로, 매립된 웰(도시안됨)을 통해 인접한 메모리 셀 및 전압원에 전기적으로 접속된다.
도핑 영역(23, 18)의 절연을 위해, 상기 트렌치의 상부에 절연 칼라(insulation collar; 36)가 배치된다.
통상적으로 제공되는 유전체 대신에, 본 실시예에서는 2개의 커패시터 전극(16, 18) 사이에 초이온 전도체 층(20)이 배치되며, 상기 층의 조성은 상술한 바에 상응할 수 있다.
재료의 높은 유전 상수로 인해 작은 층 두께가 얻어지고, 커패시터를 트렌치 커패시터로 구성함으로써 매우 작은 공간에서 극도로 큰 용량 및 그에 따라 넓은 범위로 소형화 가능한 메모리 셀이 형성될 수 있다.

Claims (7)

  1. 특히, DRAM 메모리 셀 어레이 내의 반도체 메모리 셀에 있어서,
    - 선택 트랜지스터(12) 및 저장 커패시터(14)를 포함하며,
    - 상기 저장 커패시터(14)는 제 1 및 제 2 커패시터 전극(16, 18)을 포함하고,
    - 상기 제 1 커패시터 전극(16)은 상기 선택 트랜지스터(12)를 통해 판독 라인(22)에 접속되며,
    - 상기 선택 트랜지스터(12)의 제어 단자(32)는 제어 라인(24)에 접속되어,
    상기 저장 커패시터(14)의 제 1 및 제 2 커패시터 전극(16, 18) 사이에 초이온 전도체(superionic conductor)의 층(20)이 배치되는 것을 특징으로 하는 반도체 메모리 셀.
  2. 제 1항에 있어서,
    상기 초이온 전도체 층(20)이 무시될 수 있을 정도의 전자 전도도를 갖는 것을 특징으로 하는 반도체 메모리 셀.
  3. 제 1항 또는 제 2항에 있어서,
    상기 초이온 전도체 층(20)은 본질적으로 타이소나이트, 특히 (Ca,La,RE)F3로 이루어지며, 상기 RE는 희토류인 것을 특징으로 하는 반도체 메모리 셀.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 초이온 전도체 층(20)이 도핑된 LaF3로 형성되는 것을 특징으로 하는 반도체 메모리 셀.
  5. 제 4항에 있어서,
    상기 초이온 전도체 층(20)은, 0.1 내지 10 중량%, 바람직하게는 1 내지 5 중량%, 더욱 바람직하게는 2 중량% 정도의 SrF2로 도핑되는 것을 특징으로 하는 반도체 메모리 셀.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 저장 커패시터(14)가 트렌치 커패시터로서 형성되는 것을 특징으로 하는 반도체 메모리 셀.
  7. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 저장 커패시터(14)가 스택 커패시터로서 형성되는 것을 특징으로 하는 반도체 메모리 셀.
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