TW544918B - Semiconductor memory cell - Google Patents

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544918 A7 B7 五、發明説明（1 ) 發明背景 本發明係關於一種半導體記憶體單元，尤其是在一 DRAM記憶體單元陣列中，具有一選擇電晶體以及一儲存 電容，其中儲存電容具有一第一和一第二電容電極，第一 電容電極係經由選擇電晶體連接至一讀取線，且其中選擇 電晶體之控制端係連接至一控制線。 此種類型之記憶體單元係用於例如動態隨機存取記憶體 (DRAM)中。一 DRAM晶片包含一記憶體單元矩陣，該等記 憶體單元係配置成列與行的形式並以字元線作為控制線及 位元線作為讀取線予以定址。自記憶體單元讀取資料或將 資料寫入記憶體單元係藉由操控（activation)合適之字元線和 位元線予以實現。 每一個記憶體單元皆包含一用於電荷儲存之電容，電容 内之電荷狀態代表一個資料位元。記憶體單元通常進一步 包含一連接至一電容之電晶體。電晶體具有兩個以一通道 予以彼此分開的擴散區，該通道係由一作為控制端之閘極 予以控制。取決於電流流動的方向，其中一擴散區係指定 為汲極而另一擴散區則指定為源極。汲極區係連接至位元 線，源極區係連接至電容而閘極則連接至字元線。藉由將 適當的電壓施加至閘極，得以控制電晶體而使得汲極區與 源極區之間流經通道之電流流動切換為導通及關閉。

儲存於電容内之電荷因漏電流而隨著時間減少。在電荷 已減少至低於一門檻值之不確定位準之前，儲存電容必須 予以充電（refresh)。為此，這些記憶體單元係視為動態RAM 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544918 A7 B7 五、發明説明（2 (:RAM)。此種具有申請專利範圍第丄項前言特徵之記憶體 單兀係例如揭露於美國專利案說明書第5 867 42〇號中。 已知DRAM逢形之實例中的核心問題在於產生電容值足夠 大的電容。此問題領域將在未來因半導體元件之先進微型 化而更嚴ί。I合密纟之持續上升意指每個記憶體單元之 可用面積及從而電容之電容值總是進一步減小。電容之電 容值太小會負面影響記憶體裝置之功能及可用性，因為記 憶體裝置上儲存的電荷量太少。 經由實施例，連接至位元線之感測放大器需要夠高的信 2位準用於確實讀取記憶體單元中所持有的資訊。儲存電 令值對位元線電容值之比率在決定信號位準時具有重要 性。若儲存電容值太低，則此比率對於產生合適信號會太 〇 由於儲存於電容中的電荷量受限於其電容值且因出現漏 電而額外減少，故較小之儲存電容值同樣需要較高的充電 頻率。若儲存電容内之電荷量下降到低於最小電荷量，則 再也無法藉由所連接之感測放大器讀取儲存在儲存電容内 的資訊’資訊因而遺失並發生讀取錯誤。 依照經驗法則，儲存電容值應該至少約為％與⑺七法拉） 用以付到夠大的讀取#號及對於阿法（alpha)輻射之充足不敏 感性。使用介電常數（DC) 之SK)2(二氧化旬所製厚度為

Wnm(奈米）之電介質，需要約10//1112(微米平方）之電容面 積。然而，即使是一個4M之DRAM，面積仍究已比整個記 憶體單元之可用面積還小，因而排除純平面配置之電容。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544918 A7 B7 五、發明説明

為了於電容佈局得到充足的儲存電容值，因而已變得需 要藉由例如將電容架構成溝渠電容或堆疊式電容以便利用 三維空間。隨著進一步微型化，可得之更小面積可接著藉 由經較深溝渠或較高堆疊之使用對電容值之提升而予以補 償。 另一種方法在於使用介電常數較大之材料。經由實施 例’ DC值為7之Si#4係特別用在ΟΝΟ(氧化物一氮化物_ 氧化物）及Ν 〇 (氮化物一氧化物）交失（sandwich)之形式中。 在此實例中，一厚度為2_3 nm(奈米）之熱氧化物係生長在矽 上’例如以便確保低面際狀態（interfacial state)密度。接著 沉積厚度7-8 nm之矽氮化層並隨後予以氧化以得到一厚度為 nm之第二氧化層。此第二氧化層之功用在於藉由高能障 防止電荷载子之穿隧。 縱使就處理工程而言並非沒有問題，使用例如氧化鈕 (TkO5)或鋇鏍鈦酸鹽（BST)等具有甚至更高dc之材料仍是 可行的。有了此可能性，可達到之儲存電容值係向上受限 於介電常數及電介質之厚度，其中電介質之厚度仍影響絕 緣性。 發明概述 這形成了對本發明之啟發，如申請專利範圍中所作之特 徵描述，本發明係基於詳述概略統稱之記憶體單元之目 的，其儲存電容具有高單位面積儲存電容值並因而致使小 架構形式。 本目的係藉由具申請專利範圍第1項之特徵之記憶體單 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱)

裝 訂 544918 A7 --— B7 五、發明説) ' " ~ - 兀予以達成。較佳之細文係陳述於附屬申請專利範圍中。 根據本發明，在引文所述類型之半導體記憶體單元實例 中，一超離子導體層係配置於儲存電容之第一與第二電容 電極之間。 本發明因而係基於在兩電容電極之間提供一超離子導體 層之概念，取代一電介質。儘管超離子導體一方面對於離 子具有高導電率，但其電子導電率係低到實際上阻礙了電 : 包极另一方面，由於咼離子導電率，電容之總電容 量並非由離子性導體之主體電容值所決定，而是僅藉由離 子性導體與電容電極之間的介面電容值予以決定。依此方 式’有可此在小空間内產生極高之電容值。 根據上述說明，超離子導體層之電子導電率最好小到可 、心略在本上下文中，此意指離子性導體層在一般半導 體記憶體單元運作條件下就電子D C電流方面係作為絕緣 體。 在一較細文中，超離子導體層實質上包含一提索尼特 (ty‘te)，尤其是（Ca，u，汉呢。在此實例中，re代表一 種稀土金屬，亦即sc、Y、La、Ce、Fr、Nd、pm、sm、

Eu、Gd、Tb、Dy、Ho、Er、Tm、YbALu所組成之群組 中的一種元素。在離子性導體之種類中，氣離子係用於反 應激烈之傳輸。 /在此實例中，超離子導體層最好係由受摻雜之Lab予以 形成。在具有SrF2之異價摻雜實例中結果特別好，SrF^之 重量比例係權宜地為(M至1〇%。重量比例最好為U5%， 本紙張尺度適用中國國家標準(CNS) A4規格(21〇7^7^ 五、發明説明（5 ，LaF3之離 容係作成溝 2量比例尤其最好為大约2%。摻雜的結果J ¥電率可以數個強度等級再次提升。 本發明之細文中’記憶體單元之儲存電 木電容0 成堆疊式電容 其它本發明具有優點之細 ^ 之申社^ 又、特徵及細即係顯露於相關 申明專利㈣、實例性具體實施例之說明和圖式中。 1示簡诚 只例性具體實施例於底下予以 声、例中，僅描述對理解本發明具 本發明將配合圖式使用 更為洋細地解釋。在每一 必要性的元件。在圖示中， 圖1表示-根據本發明實例性具體實施例之記憶體單元陣 列中記憶體單元之概略描繪； 圖2表示一對於圖1中儲存電容之等效電路圖； 圖3表不一根據本發明具體實施例之DRAM記憶體單元。 詳細發明說明 圖1表不一較大記憶體單元陣列之記憶體單元1〇。記憶體 單兀10包含一選擇電晶體12和一儲存電容14。儲存電容14 之第一電容電極16係經由選擇電晶體12連接至位元線22， 且選擇電晶體12之閘極32係連接至字元線24。 藉由將對應之電壓施加至閘極32，電晶體12導通，且儲 存在電容14内的電荷流至位元線22，這使得由感測放大器 (未示）所放大之電壓位準變化指定至位元線22，以致可予以 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱) 544918 A7 B7 五、發明説明（6 讀取。在讀取運作之後，資訊位元係再次寫回至電容14。 一超離子導體薄層，在實例性具體實施例中為一由摻有 2 %重量之Srh之LaF3所構成之薄層20，係配置於電容電 極或電容接點16、18之間。層20結合了高離子導電率與可 忽略之電子導電率。 在實例性具體實施例中’薄層係在真空中於壓力低於 5*l(T6mbai:(毫巴）及基底溫度約500。(：的條件下藉由共蒸鍍 LaF3與SrF2予以製造。 有了此離子性導體之組合，即使層厚度為24〇 nm，仍可 達成4 nF/mm2之電容值，此電容值對應於值約1〇〇的顯著介 電常數。 現在將配合圖2之等效電路圖解釋具超離子導體層2〇之 電容14對高電容值之呈現。 在此實例中，離子性導體層20之主體電容值52及離子性 導體關於金屬性或半導電性電容極板16、18方面之介面電 容值50與56在考慮到量時具有影響性。由於高離子導電 性，電容值5 2實際上係經由小電阻5 4予以橋接，以致總電 容值實質上係僅由介面電容值50與56予以決定。 在溝渠電容中具有超離子導體層之記憶體單元之具體之 實例性具體實施例係表示於圖3之剖面圖。在此實例中， 摻雜區30、34係形成於石夕基底4〇中，該等摻雜區形成選擇 電晶體12之汲極和源極。選擇電晶體之閘極32係連接至字 兀線24，該字元線24係垂直延伸至圖3中圖式之平面。 位元線2 2係經由一接點2 6連接至電晶體之汲極摻雜區

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30。源極掺雜區34產生了對溝渠電容14之連接。 兩電容電極中之一個係藉由一例如由受摻雜之多晶石夕所 構成之導電性溝渠填充物1 6予以形成。另一個電極則由埋 置之摻雜區18予以形成，其中該埋置之摻雜區18係經由一 埋置之電井（未示）予以電氣連接至相鄰之記憶體單元及電壓 源。 為了使掺雜區2 3及1 8絕緣，一絕緣軸環3 6係置於溝渠之 上部。 取代一般常用的電介質，在本實例性具體實施例中，一 超離子導體層20係配置於兩電容電極16、18之間，該超離 子導體層20之組成可對應於上述所言。 材料之高顯著介電常數加上層厚度小且電容架構為溝渠 電容使得極高電容值能在一非常小之空間内予以製造並可 在廣泛領域内之微型化中製造一記憶體單元。 -10 -

Claims (1)

1. 種半V體圯憶體單兀，尤其是位於— 憶體單 元陣列中，其具有 -一選擇電晶體（12)和一儲存電容（丨4)， •其中諸存電容（14)具有一第—（16)和-第二（18)電容 電極， 第電谷電極（1 6)係經由選擇電晶體（1 2)連接至一讀 取線（22)，以及 、 -其中選擇電晶體（12)之一控制端（32)係連接至一控制 線（24)，其特徵在於 一超離子導體層（20)係配置在儲存電容（14)之第一與 第二電容電極（16、18)之間。 2·如申請專利範圍第丨項之半導體記憶體單元，其中該超離 子導體層（20)具有一可忽略之電子導電率。 3·如申請專利範圍第2項之半導體記憶體單元，其中該超離 子導體層（2 0)實質包含一提索尼特，尤其是（Ca、La、 RE)F3，其中RE代表一種稀土。 4. 如申睛專利範圍第1至3項中任一項之半導體記憶體單 元’其中該超離子導體層（2〇)係由摻雜之laf3予以形 成。 5. 如申請專利範圍第4項之半導體記憶體單元，其中該超離 子導體層（20)係摻有SrF2，一 SrF2之重量比例最好為〇.1 至1 0 % ’重量比例尤其最好為1至5 %，約2。/。之重量比例 特別好。 6. 如申請專利範圍第1至3項中任一項之半導體記憶體單 ^ 11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 8 8 8 8 A B c D 544918 六、申請專利範圍 元，其中該儲存電容（14)係作成一溝渠電容。 7·如申請專利範圍第1至3項中任一項之半導體記憶體單 元，其中該儲存電容（14)係作成一堆疊式電容。 -12 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)