KR20040015379A - 강유전체 막의 형성 방법, 강유전체 메모리, 강유전체메모리의 제조 방법, 반도체 장치, 및 반도체 장치의 제조방법 - Google Patents

강유전체 막의 형성 방법, 강유전체 메모리, 강유전체메모리의 제조 방법, 반도체 장치, 및 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명에 관한 강유전체 막의 형성 방법에서는, 기판(10) 상에 형성된 비정질의 산화물 막(30)에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물의 미결정핵(40)을 형성한다. 그리고, 미결정핵(40)을 갖는 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물을 결정화시켜서 강유전체(50)를 형성할 수 있다.

Description

강유전체 막의 형성 방법, 강유전체 메모리, 강유전체 메모리의 제조 방법, 반도체 장치, 및 반도체 장치의 제조 방법{METHOD OF FORMING FERROELECTRIC FILM, FERROELECTRIC MEMORY, PROCESS FOR PRODUCING FERROELECTRIC MEMORY, SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE}
강유전체 메모리(FeRAM)는, 캐패시터 부분에 강유전체 막을 사용하여 그 자발 분극에 의해 데이터를 유지하는 것이다. 또 최근, 이러한 강유전체 메모리를 이용한 반도체 장치가 주목되고 있다.
종래, 양호한 특성을 나타내는 강유전체 막을 형성하는 경우, 고온으로 열 처리를 실시하여 강유전체 재료를 결정화시킨다. 예를 들면, Pb(Zr, Ti)O3(PZT)에서는 600∼700℃, SrBi2Ta2O9(SBT)에서는 700∼800℃라는 고온에서의 열 처리가 결정화에 필요하다. 그리고, 강유전체 재료의 결정화는, 예를 들면, 열 처리 노(爐)를 이용하여 행해진다.
그러나, 고온의 열 처리는 소자에 부여되는 데미지가 크고, 예를 들면, 원자확산에 의해 전극 등의 주변 부재의 특성 열화를 초래한다. 또, 강유전체 메모리에 트랜지스터 등의 반도체 디바이스를 집적화시키는 경우, 고온의 열 처리에 의한 열 부하에 의해서 트랜지스터 등의 특성이 열화하는 경우도 있다.
본 발명은, 강유전체 막의 형성 방법, 강유전체 메모리, 강유전체 메모리의 제조 방법, 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
도 1a∼도 1d는 본 발명의 제1 실시 형태에 관한 강유전체 메모리의 제조 공정을 모식적으로 도시하는 도면,
도 2a는 본 발명의 제1 실시 형태에서 사용하는 레이저 광 조사 장치를 모식적으로 도시하는 도면,
도 2b는 본 발명의 제1 실시 형태에서 사용하는 램프 광 조사 장치를 모식적으로 도시하는 도면,
도 3a∼도 3c는 본 발명의 제1 실시 형태의 실시예 1∼4에 관한 강유전체 막의 형성 공정을 모식적으로 도시하는 도면,
도 4a∼도 4c는 본 발명의 제1 실시 형태의 실시예 5에 관한 강유전체 막의 형성 공정을 모식적으로 도시하는 도면,
도 5a∼도 5c는 본 발명의 제1 실시 형태의 실시예 6에 관한 강유전체 막의 형성 공정을 모식적으로 도시하는 도면,
도 6a∼도 6c는 본 발명의 제1 실시 형태의 실시예 7, 8에 관한 강유전체 막의 형성 공정을 모식적으로 도시하는 도면,
도 7a∼도 7d는 본 발명의 제2 실시 형태에 관한 강유전체 메모리의 제조 공정을 모식적으로 도시하는 도면,
도 8a는 본 발명의 제3 실시 형태에 관한 강유전체 메모리 셀의 일 제조 공정을 모식적으로 도시하는 도면,
도 8b는 도 8a의 a-a' 단면도,
도 9a는 본 발명의 제3 실시 형태에 관한 강유전체 메모리 셀의 일 제조 공정을 모식적으로 도시하는 도면,
도 9b는 도 9a의 b-b' 단면도,
도 10a는 본 발명의 제4 실시 형태에 관한 반도체 장치를 모식적으로 도시하는 도면,
도 10b는 본 발명의 제4 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 모식적으로 도시하는 도면이다.
본 발명의 목적은, 강유전체의 결정화에서의 열 부하를 저감할 수 있는 강유전체 막의 형성 방법을 제공하는 데에 있다. 또, 본 발명의 다른 목적은, 본 발명의 강유전체 막의 형성 방법을 이용한 강유전체 메모리의 제조 방법 및 이것을 이용하여 형성되는 강유전체 메모리를 제공하는 데에 있다. 또, 본 발명의 다른 목적은, 본 발명의 강유전체 메모리의 제조 방법을 이용한 반도체 장치의 제조 방법 및 이것을 이용하여 형성되는 반도체 장치를 제공하는 데에 있다.
본 발명에 관한 강유전체 막의 형성 방법은, 기판 상에 형성된 비정질의 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물의 미결정핵(microcrystal nuclei)을 형성하는 것, 미결정핵을 갖는 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함한다.
(1) 본 발명의 실시 형태에 관한 강유전체 막의 형성 방법은, 기판 상에 형성된 비정질의 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물의 미결정핵을 형성하는 것, 미결정핵을 갖는 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함한다.
이 강유전체 막의 형성 방법에서는, 기판 상에 형성된 비정질의 산화물 막의 결정화가 다수의 단계로 나누어 행해진다. 먼저, 산화물 막에 펄스 형상의 레이저 광 또는 램프 광이 조사됨으로써, 레이저 광 또는 램프 광의 열 에너지를 이용하여 불순물 등이 제거되는 동시에, 산화물의 미결정핵이 형성된다. 다음에, 이 미결정핵을 갖는 막에 또한 펄스 형상의 레이저 광 또는 램프 광이 조사됨으로써, 레이저 광 또는 램프 광의 열 에너지를 이용하여 산화물이 결정화되어 강유전체가 형성된다.
이와 같이, 본 실시 형태에 관한 강유전체 막의 형성 방법에서는, 순간적으로 높은 에너지를 부여할 수 있는 레이저 광 또는 램프 광을 펄스 형상으로 조사함으로써 단시간에 가열을 행할 수 있다. 이 때문에, 본 발명의 강유전체 막의 형성 방법에서는, 결정화하는 부분 이외의 열 부하를 저감할 수 있다. 또, 본 발명의 강유전체 막의 형성 방법에서는, 산화물의 결정화 전에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 불순물을 제거하기 때문에, 고품질의 강유전체를 형성할 수있다.
여기에서, 본 명세서 중의 「∼상에 형성」이란, 직접 그 위에 형성되는 경우로 한정되지 않고, 소정의 층을 통해서 형성되는 경우를 포함한다. 또, 본 명세서 중의「펄스 형상」이란, 레이저 광 또는 램프 광을 소정의 간격으로 다수회 조사한 상태를 말하고, 간격은 일정해도 되고 일정하지 않아도 된다.
(2) 또, 본 발명의 실시 형태에 관한 강유전체 막의 형성 방법은, 기판 상에 형성된 비정질의 산화물 막의 소정 부분에만 펄스 형상의 레이저 광을 조사하여 산화물의 미결정핵을 형성하는 것, 미결정핵을 갖는 막에 펄스 형상의 램프 광을 조사하여 소정 부분의 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함한다.
본 실시 형태에 관한 강유전체 막의 형성 방법에서, 기판 상에 형성된 비정질의 산화물 막의 결정화를 다수의 단계로 나누어 행하는 점은 (1)의 경우와 동일하다. 그러나, 본 실시 형태에 관한 강유전체 막의 형성 방법에서는, 산화물의 미결정핵을 형성할 때에, 막의 소정 부분에만 펄스 형상의 레이저 광을 조사하여 불순물 등을 제거하는 동시에 미결정핵을 형성하는 점에서 (1)의 경우와 다르다. 이렇게 하면, 강유전체를 형성할 때에, 막에 펄스 형상의 램프 광을 조사함으로써, 레이저 광과 램프 광의 양쪽이 조사된 소정 부분에서만 결정화가 행해진다.
따라서, 본 실시 형태에 관한 강유전체 막의 형성 방법에 의해서도, (1)의 경우와 동일한 효과를 발휘할 수 있다. 또, 본 실시 형태에 관한 강유전체 막의 형성 방법에 의하면, 소정 부분에만 레이저 광을 조사함으로써 열 부하를 보다 저감할 수 있다. 또한, 본 실시 형태에 관한 강유전체 막의 형성 방법에 의하면, 소정 부분에만 레이저 광을 조사함으로써, 소망의 부분만을 효율적으로 결정화할 수 있다.
(3) 또, 본 발명의 실시 형태에 관한 강유전체 막의 형성 방법은, 기판 상에 형성된 비정질의 산화물 강막(强膜)에 펄스 형상의 램프 광을 조사하여 산화물의 미결정핵을 형성하는 것, 미결정핵을 갖는 막의 소정 부분에만 펄스 형상의 레이저 광을 조사하여 소정 부분의 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함한다.
이 강유전체 막의 형성 방법에서도, (1)의 경우와 동일한 작용 효과를 발휘할 수 있다. 또, 본 실시 형태의 강유전체 막의 형성 방법에서는, 소정 부분에만 펄스 형상의 레이저 광을 조사하여 램프 광과 레이저 광의 양쪽이 조사된 부분만을 결정화하기 때문에, 열 부하를 보다 저감할 수 있다. 또한, 본 실시 형태의 강유전체 막의 형성 방법에서도, 소망의 부분만을 효율적으로 결정화할 수 있다.
(4) 또, 본 발명의 실시 형태에 관한 강유전체 막의 형성 방법은, 기판 상에 형성된 비정질의 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하는 것, 그 후에 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함한다.
이 강유전체 막의 형성 방법에서도, 결정화하는 부분 이외로의 열 부하를 저감할 수 있다. 또, 이 강유전체 막의 형성 방법에서도, 고품질의 강유전체를 형성할 수 있다.
또, 상기한 강유전체 막의 형성 방법은, 이하의 양태를 취할 수 있다.
(A) 산화물 막의 소정 부분과 다른 부분 상에 광 차단막을 형성하는 것을 포함할 수 있다.
이 양태에 의하면, 소정 부분 이외의 다른 부분을 광 차단막으로 덮음으로써, 강유전체를 결정화시키는 부분 이외에는 광이 조사되지 않는다. 이 때문에, 다른 부분으로의 열 부하를 대폭으로 저감할 수 있다.
(B) 비정질의 산화물 막을, 기판에 대해서 적어도 광 반사막을 통해서 형성할 수 있다.
이 양태에 의하면, 광을 조사하였을 때에 산화물 막을 통과한 광을 광 반사막으로 반사하여 열 처리에 이용할 수 있다. 이 때문에, 보다 단시간에 효율적으로 강유전체의 결정화를 행할 수 있다.
(5) 본 발명의 실시 형태에 관한 강유전체 메모리의 제조 방법은, 상기 어느 하나의 강유전체 막의 형성 방법을 이용하여 강유전체 층을 형성하는 공정을 포함한다.
이 강유전체 메모리의 제조 방법에 의하면, 강유전체 층을 형성하는 공정에서의 열 부하를 저감시킴으로써, 디바이스의 특성 및 디바이스의 수율을 향상시킬 수 있어, 생산성을 높일 수 있다.
(6) 본 발명의 실시 형태에 관한 강유전체 메모리는, 상기 강유전체 메모리의 제조 방법에 의해서 형성된다.
(7) 본 발명의 실시 형태에 관한 강유전체 메모리의 제조 방법은, 강유전체 층을 갖는 메모리 셀 영역과 그 밖의 회로 영역을 포함하는 반도체 장치의 제조 방법에 적용할 수 있다. 이 반도체 장치의 제조 방법은, 기판 상의 소정의 영역에 메모리 셀 영역을 형성하는 것, 기판 상의 상기 메모리 셀 영역과 다른 부분에 회로 영역을 형성하는 것을 포함하고, 회로 영역을 형성할 때에는, 회로 영역 상에 광 차단막을 형성하는 것을 포함하며, 메모리 셀 영역을 형성할 때에는, 적어도 광 차단막을 형성한 후에 상기 강유전체 메모리의 제조 방법에 의해서 강유전체 층을 형성한다.
이 반도체 장치의 제조 방법에 의하면, 강유전체 층을 포함하는 메모리 셀 영역 이외의 다른 회로 영역으로의 열 부하를 광 차단막에 의해서 저감할 수 있기 때문에, 제조 프로세스의 자유도가 높다. 또, 이 반도체 장치의 제조 방법에 의하면, 다른 회로 영역의 열 부하가 적다. 이 때문에, 본 실시 형태의 반도체 장치의 제조 방법에서는, 예를 들면, 금속 배선 등이 결정화를 위한 열에 의해 열화되지 않아, 제작된 디바이스의 특성 및 수율을 양호하게 유지할 수 있다.
(8) 본 발명의 실시 형태에 관한 반도체 장치는, 강유전체 층을 갖는 메모리 셀 영역과, 메모리 셀 영역과 기판 상의 다른 영역에 배치되는 그 밖의 회로 영역을 포함하고, 상기 반도체 장치의 제조 방법을 이용하여 형성할 수 있다.
이하에, 본 발명에 적합한 실시 형태에 대해서 도면을 참조하면서 상세히 설명한다.
1. 제1 실시 형태
도 1a∼도 1d는 본 발명의 제1 실시 형태에 관한 강유전체 메모리(1000)의 제조 공정의 일례를 모식적으로 도시하는 도면이다.
먼저, 도 1a에 도시하는 바와 같이, 기판(11) 상에 트랜지스터(16)가 형성된 기체(基體)(10) 상에 하부 전극(20)을 형성한다. 트랜지스터(16)는 소스 및 드레인(12, 15), 게이트 절연막(13), 게이트(14)를 포함하여 구성되는 MOS 트랜지스터이다. 또한, 트랜지스터(16)는, 공지의 수법으로 형성할 수 있다.
다음에, 도 1a에 도시하는 바와 같이, 강유전체 재료인 산화물 막(30)을 하부 전극(20) 상에 형성한다. 그리고, 도 1b에 도시하는 바와 같이, 산화물 막(30)에 펄스 형상의 레이저 광 또는 램프 광을 다수의 단계로 나누어 조사하여 결정화시킴으로써 강유전체 막(50)을 형성한다. 그 후, 도 1c에 도시하는 바와 같이, 이 강유전체 막(50) 상에 상부 전극(22)을 형성한다.
또한, 도 1a∼도 1c에 도시하는 공정을 이하, 막 형성 공정이라고 부른다. 또한, 막 형성 공정에서, 산화물 막(30)을 결정화하여 강유전체 막(50)으로 하는 부분은, 막 전체여도 되고, 후술하는 에칭 공정과의 관계에서 소망의 부분만이어도 된다.
다음에, 하부 전극(20), 강유전체 막(50) 및 상부 전극(22)을 에칭하여 강유전체 캐패시터(100)를 형성한다. 이 에칭 공정에서는, 공지의 에칭 수법을 이용할 수 있다.
그리고, 이 강유전체 캐패시터(100) 상에 절연막(23)을 형성한 후, 배선층(24)에 의해 트랜지스터(16)와 강유전체 캐패시터(100)를 접속함으로써 강유전체 메모리(1000)가 형성된다.
또한, 다수의 강유전체 메모리(1000)를 기판(11) 상에 형성하는 경우, 다수의 강유전체 메모리(1000)는, 소자 분리 영역(17)을 형성함으로써 다른 강유전체 메모리(1000)와 소자 분리할 수 있다. 또, 강유전체 캐패시터(100)와 트랜지스터(16)는, 기체(10)에 형성된 예를 들면, 산화실리콘 등을 재료로 하는 층간 절연막(18)에 의해서 배선층(24) 이외에서는 전기적으로 절연된다.
이하에, 본 실시 형태에 관한 강유전체 메모리(1000)의 제조 방법에서의 막 형성 공정의 구체적인 실시예에 대해서 설명한다.
실시예에서는, 도 2a 및 도 2b에 예시하는 광 조사 장치를 사용하여 산화물의 결정화를 행하고 있다.
도 2a는 레이저 광 조사 장치의 일례를 모식적으로 도시하는 도면이다. 이 레이저 광 조사 장치에서는, 스테이지(2) 상에 탑재된 타겟(1)에, 소정의 파장을 출력하는 레이저(4)로부터의 레이저 광을 미러(5), 렌즈(6)를 통해서 조사할 수 있다. 스테이지(2) 및 레이저(4)는, 제어 장치(3)에서 제어되고, 소정 간격으로 레이저 광의 출력 및 비출력을 반복하여 타겟(1)의 소망의 부분에 대해서 펄스 형상의 광을 조사할 수 있도록 형성되어 있다.
도 2b는 램프 광 조사 장치의 일례를 모식적으로 도시하는 도면이다. 이 램프 광 조사 장치에서는, 스테이지(2) 상에 탑재된 타겟(1)에, 램프(7)로부터 출력되는 램프 광을 조사할 수 있다. 램프(4)는 제어 장치(3)에서 제어되고, 소정 간격으로 램프 광의 출력 및 비출력을 반복하여 타겟(1)에 펄스 형상의 광을 조사할 수 있도록 형성되어 있다.
1-1. 실시예 1
실시예 1에서는, 도 3a∼도 3c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 2-에틸헥산산 스트론튬, 2-에틸헥산산 비스무스, 2-에틸헥산산 탄탈을, 용매인 n-옥탄과 아세트산 N부틸에 녹인 용액을 사용하였다. 이것을 도 3a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 260℃에서 4분간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그 후 도 3b에 도시하는 바와 같이, 이 산화물 막(30)에, 1msec의 펄스 폭으로 크세논 램프를 10μJ/㎠의 강도로 10회 발광시켜서 램프 광을 조사하여 산화물의 미결정핵(40)을 형성하였다. 그 후 또한 도 3c에 도시하는 바와 같이, 크세논 램프를 20μJ/㎠의 강도로 10회 발광시켜서 램프 광을 조사하여 산화물을 결정화시켜서, 층상 페로브스카이트형의 결정 구조를 갖는 SBT 강유전체 막(50)을 형성할 수 있었다.
1-2. 실시예 2
실시예 2에서는, 도 3a∼도 3c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 2-에틸헥산산 스트론튬, 2-에틸헥산산 비스무스, 2-에틸헥산산 탄탈을, 용매인 n-옥탄과 아세트산 N부틸에 녹인 용액을 사용하였다. 이것을 도 3a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 260℃에서 4분간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그 후 도 3b에 도시하는 바와 같이, 이 산화물 막(30)에, 파장 248㎚의 엑시머 레이저를 50mJ/㎠의 강도로 100회 스캔 조사하여 산화물의 미결정핵(40)을 형성하였다. 그 후 또한 도 3c에 도시하는 바와 같이, 248㎚의 엑시머 레이저를 20mJ/㎠의 강도로 200회 스캔 조사하여 산화물을 결정화시켜서, 층상 페로브스카이트형의 결정 구조를 갖는 SBT 강유전체 막(50)을 형성할 수 있었다.
1-3. 실시예 3
실시예 3에서는, 도 3a∼도 3c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 2-에틸헥산산 스트론튬, 2-에틸헥산산 비스무스, 2-에틸헥산산 탄탈을, 용매인 n-옥탄과 아세트산 N부틸에 녹인 용액을 사용하였다. 이것을 도 3a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 260℃에서 4분간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그 후 도 3b에 도시하는 바와 같이, 이 산화물 막(30)에, 파장 248㎚의 엑시머 레이저를 50mJ/㎠의 강도로 100회 스캔 조사하여 산화물의 미결정핵(40)을 형성하였다. 그 후 또한 도 3c에 도시하는 바와 같이, 1msec의 펄스 폭으로 크세논 램프를 20μJ/㎠의 강도로 10회 발광시켜서 램프 광을 조사하여 산화물을 결정화시켜서, 층상 페로브스카이트형의 결정 구조를 갖는 SBT 강유전체 막(50)을 형성할 수 있었다.
1-4. 실시예 4
실시예 4에서는, 도 3a∼도 3c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 2-에틸헥산산 스트론튬, 2-에틸헥산산 비스무스, 2-에틸헥산산 탄탈을, 용매인 n-옥탄과 아세트산 N부틸에 녹인 용액을 사용하였다. 이것을 도 3a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 260℃에서 4분간 건조하여 비정질의 산화물막(30)을 형성하였다. 그 후 도 3b에 도시하는 바와 같이, 이 산화물 막(30)에, 파장 248㎚의 엑시머 레이저를 50mJ/㎠의 강도로 100회 스캔 조사하여 산화물의 미결정핵(40)을 형성하였다. 그 후 또한 도 3c에 도시하는 바와 같이, 1msec의 펄스 폭으로 크세논 램프를 20μJ/㎠의 강도로 10회 발광시켜서 램프 광을 조사하여 산화물을 결정화시켜서, 층상 페로브스카이트형의 결정 구조를 갖는 SBT 강유전체 막(50)을 형성할 수 있었다.
1-5. 실시예 1∼4에서의 효과
실시예 1∼4에 관한 막 형성 공정에 의하면, 순간적으로 고 에너지를 부여할 수 있는 레이저 광 또는 램프 광을 펄스 형상으로 조사함으로써 단시간에 가열을 행할 수 있기 때문에, 결정화를 요하는 부분 이외의 예를 들면, 하부 전극(20) 등으로의 열 부하를 저감할 수 있다. 또, 산화물의 결정화 전에 펄스 형상의 레이저 광 또는 램프 광을 조사함으로써 불순물이 제거되기 때문에, 고품질의 강유전체 막을 형성할 수 있다.
1-6. 실시예 5
실시예 5에서는, 도 4a∼도 4c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 Pb(CH3COO)2·3H2O, Zr(n-OC4H9), Ti(i-OC3H7)4의 2-메톡시 에탄올을 용매로 한 용액을 사용하였다. 이것을 도 4a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 400℃에서 60초간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그 후 도4b에 도시하는 바와 같이, 이 산화물 막(30)에, 파장 248㎚의 엑시머 레이저를 50mJ/㎠의 강도로, 강유전체 캐패시터(100)가 되는 부분에만 50회 스캔 조사하여 산화물의 미결정핵(40)을 형성하였다. 그 후 또한 도 4c에 도시하는 바와 같이, 1msec의 펄스 폭으로 크세논 램프를 15μJ/㎠의 강도로 10회 발광시켜서 램프 광을 막 전체면에 조사하였다. 그 결과, 레이저 광과 램프 광이 함께 조사된 부분만이 결정화하여, 페로브스카이트형의 결정 구조를 갖는 PZT 강유전체 막(50)을 형성할 수 있었다.
1-7. 실시예 6
실시예 6에서는, 도 5a∼도 5c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 Pb(CH3COO)2·3H2O, Zr(n-OC4H9), Ti(i-OC3H7)4의 2-메톡시 에탄올을 용매로 한 용액을 사용하였다. 이것을 도 5a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 400℃에서 60초간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그 후 도 5b에 도시하는 바와 같이, 이 산화물 막(30)에, 1msec의 펄스 폭으로 크세논 램프를 10μJ/㎠의 강도로 10회 발광시켜서 램프 광을 전체면에 조사하여 산화물의 미결정핵(40)을 형성하였다. 그 후 또한 도 5c에 도시하는 바와 같이, 파장 248㎚의 엑시머 레이저를 150mJ/㎠의 강도로, 강유전체 캐패시터(100)가 되는 부분에만 200회 스캔 조사하였다. 그 결과, 레이저 광과 램프 광이 함께 조사된 부분만이 결정화하여, 페로브스카이트형의 결정 구조를 갖는 PZT 강유전체 막(50)을 형성할 수있었다.
1-8. 실시예 5, 6에서의 효과
실시예 5, 6에 관한 막 형성 공정에 의하면, 소정 부분에만 펄스 형상의 레이저 광을 조사하여 램프 광과 레이저 광의 양쪽이 조사된 부분만을 결정화하기 때문에, 실시예 1∼4의 경우와 동일한 효과를 발휘할 수 있다. 또한, 이 막 형성 공정에 의하면, 예를 들면, 하부 전극(20) 등의 다른 부분으로의 열 부하를 보다 저감할 수 있는 동시에, 소망의 부분만을 효율적으로 결정화할 수 있다.
또, 실시예 5, 6에서는, 결정화된 소정 부분 이외의 산화물 막(40)을 강유전체 메모리(1000)의 절연층(23)의 일부로서 사용할 수도 있다. 이 양태에 의하면, 강유전체 캐패시터(100)의 형성을 위한 에칭 공정에서의 강유전체 막(50)에의 데미지를 저감할 수 있는 동시에, 절연층(23)의 형성 공정을 간편화할 수 있다.
1-9. 실시예 7
실시예 7에서는, 도 6a∼도 6c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 Pb(CH3COO)2·3H2O, Zr(n-OC4H9), Ti(i-OC3H7)4의 2-메톡시 에탄올을 용매로 한 용액을 사용하였다. 이것을 도 6a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 400℃에서 60초간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그리고, 이 산화물 막(30) 상에, 예를 들면, Al, Au, Ag, Cu, Pt, Ir 등의 금속으로 이루어지는 광 차단막(60)을 형성하였다. 그 후 도 6b에 도시하는 바와 같이, 1msec의펄스 폭으로 크세논 램프를 10μJ/㎠의 강도로 10회 발광시켜서 램프 광을 산화물 막(30)에 대해서 전체면에 조사하여 산화물의 미결정핵(40)을 형성하였다. 여기에서, 광 차단막(60) 아래의 산화물 막(30)은 광이 조사되지 않기 때문에 비정질인 채로 그대로이다. 그 후 또한 도 6c에 도시하는 바와 같이, 파장 248㎚의 엑시머 레이저를 150mJ/㎠의 강도로, 강유전체 캐패시터(100)가 되는 부분에만 200회 스캔 조사하였다. 그 결과, 레이저 광과 램프 광이 함께 조사된 부분만이 결정화하여, 페로브스카이트형의 결정 구조를 갖는 PZT 강유전체 막(50)을 형성할 수 있었다. 또한, 본 실시예에서, 광 차단막(60)은 도 6c에 도시하는 레이저 광을 조사하는 공정 전에, 예를 들면 에칭 등에 의해서 제거해도 된다.
1-10. 실시예 8
실시예 8에서는, 도 6a∼도 6c를 참조하면서 막 형성 공정을 설명한다.
먼저, 강유전체가 되는 산화물 막(30)의 원료로서 Pb(CH3COO)2·3H2O, Zr(n-OC4H9), Ti(i-OC3H7)4의 2-메톡시 에탄올을 용매로 한 용액을 사용하였다. 이것을 도 6a에 도시하는 바와 같이, 예를 들면, 스핀 코트법으로 도포하고, 160℃에서 90초, 400℃에서 60초간 건조하여 비정질의 산화물 막(30)을 형성하였다. 그리고, 이 산화물 막(30) 상에 예를 들면, Al, Au, Ag, Cu, Pt, Ir 등의 금속으로 이루어지는 광 차단막(60)을 형성하였다. 또한, 광 차단막(60)은, 후술하는 도 6c에 도시하는 램프 광을 조사하는 공정 전에 형성하면 된다. 그 후 도 6b에 도시하는 바와 같이, 이 산화물막(30)에, 파장 248㎚의 엑시머 레이저를 50mJ/㎠의 강도로, 강유전체 캐패시터(100)가 되는 부분에만 50회 스캔 조사하여 산화물의 미결정핵(40)을 형성하였다. 여기에서, 광 차단막(60) 아래의 산화물 막(30)은, 광이 조사되지 않기 때문에 비정질인 채로 그대로이다. 그 후 또한 도 6c에 도시하는 바와 같이, 1msec의 펄스 폭으로 크세논 램프를 15μJ/㎠의 강도로 10회 발광시켜서 램프 광을 막에 대해서 전체면에 조사하였다. 그 결과, 레이저 광과 램프 광이 함께 조사된 부분만이 결정화하여, 페로브스카이트형의 결정 구조를 갖는 PZT 강유전체 막(50)을 형성할 수 있었다.
1-11. 실시예 7, 8에서의 효과
실시예 7, 8에 관한 막 형성 공정에 의하면, 소정 부분 이외의 부분을 광 차단막(60)으로 덮음으로써, 강유전체를 결정화시키는 부분 이외에는 광이 조사되지 않기 때문에, 예를 들면, 하부 전극(20) 등의 다른 부분으로의 열 부하를 대폭으로 저감할 수 있다.
또, 이러한 실시예 7, 8에서도, 실시예 5, 6의 경우와 동일하게, 결정화된 소정 부분 이외의 산화물 막(30)을 강유전체 메모리(1000)의 절연층(23)의 일부로서 사용할 수 있다. 이 양태에 의하면, 강유전체 캐패시터(100)의 형성을 위한 에칭 공정에서의 강유전체 막(50)에의 데미지를 저감할 수 있는 동시에, 절연층(23)의 형성 공정을 간편화할 수 있다.
1-12. 그 밖의 실시예
본 실시 형태의 막 형성 공정은, 실시예 1∼8에 도시한 것 이외의 양태에 의해서도 실시할 수 있다.
예를 들면, 실시예 1∼8에서, 기체(10) 상에 형성되는 하부 전극(20)을 레이저 광 또는 램프 광을 반사하는 재료(예를 들면, Ir, Pt 등의 금속)로 형성함으로써, 광을 조사하였을 때에 산화물 막(30)(또는 40)을 통과한 광을 광 반사막으로 반사하여 열 처리에 이용할 수 있다. 이 양태에 의하면, 보다 단시간에 효율적으로 강유전체의 결정화를 행할 수 있다. 또한, 하부 전극(20)을 광 반사막으로서 사용하지 않은 경우에는, 별도로, 광 반사막을 산화물 막(30) 아래에 형성해도 된다.
또, 예를 들면, 비정질의 산화물 막(30)에 광을 조사할 때의 광의 강도와, 그 후 산화물을 결정화하기 위해서 광을 조사할 때의 광의 강도는, 동일하게 또는 결정화를 위한 조사광의 강도 쪽이 커지도록 설정할 수 있다. 따라서, 다수의 단계로 조사되는 광의 강도는, 실시예 1∼8에 나타낸 경우로 한정되지 않고, 강유전체 재료의 결정화 온도에 따라서 적합한 강도로 설정할 수 있다.
또, 예를 들면, 비정질의 산화물 막(30)에 광을 조사할 때의 광의 펄스 수(조사 횟수)와, 그 후 산화물을 결정화하기 위해서 광을 조사할 때의 광의 펄스 수(조사 횟수)는, 동일하게 또는 결정화를 위한 광의 펄스 수 쪽이 커지도록 설정할 수 있다. 따라서, 다수의 단계로 조사되는 광의 펄스 수는, 실시예 1∼8에 나타낸 경우로 한정되지 않고, 강유전체 재료의 결정화 상태에 따라서 적합한 펄스 수로 설정할 수 있다.
또, 실시예 1∼4에서는, SBT 강유전체 막, 실시예 5∼8에서는 PZT 강유전체 막을 형성하는 경우에 대해서 설명하였지만, 막 형성 공정에서는, 각 실시예에 나타내는 수법을 이용하여, 공지의 강유전체 재료로부터 임의의 강유전체 막을 형성할 수 있다. 상기에 나타낸 것 이외의 강유전체 재료로서는, 예를 들면, PZT, SBT에 니오브나 니켈, 마그네슘 등의 금속을 첨가한 것을 들 수 있다. 또, 그 밖의 강유전체 재료의 구체적인 예로서는, 티탄산납(PbTiO3), 지르콘산(PbZrO3), 티탄산납 란탄((Pb, La)TiO3), 지르콘산 티탄산납 란탄((Pb, La)(Zr, Ti)O3), 또는 마그네슘 니오브산 지르코늄 티탄산납(Pb(Zr, Ti)(Mg, Nb)O3) 등을 사용할 수 있다.
또, 상기한 실시예에서의 산화물 막(30)의 형성 방법으로서는, 예를 들면, 졸겔 원료나 MOD 재료를 이용한 스핀 코트법이나 디핑법인, 스퍼터링법, MOCVD법, 레이저 어블레이션법 등 공지의 막형성 방법을 이용할 수 있다.
또, 상기한 실시예에서, 하부 전극(20)의 재료 및 막형성 방법은, 특별히 한정되지 않고, 공지의 재료 및 막형성 방법을 이용할 수 있다. 전극 재료로서는, 예를 들면, Ir, IrOx, Pt, Ru, RuOx, SrRuOx, LaSrCoOx 등을 예시할 수 있다. 또, 전극막의 막형성 방법으로서는, 예를 들면, 기상법, 액상법 등을 예시할 수 있다. 상부 전극(22)에 대해서도 동일하다.
이상에 기술한 바와 같이, 본 실시 형태의 강유전체 메모리(1000)의 제조 방법에 의하면, 강유전체 막(50)을 형성하는 공정에서의 트랜지스터(16) 등의 열 부하를 저감시킴으로써, 강유전체 메모리(1000)의 특성 향상 및 수율 향상을 도모할 수 있어, 생산성을 높일 수 있다.
2. 제2 실시 형태
도 7a∼도 7d는 본 발명의 제2 실시 형태에 관한 강유전체 메모리(1100)의 제조 공정의 일례를 모식적으로 도시하는 도면이다. 도 1a∼도 1d에 도시한 부재와 실질적으로 동일 기능을 갖는 부재에 대해서는, 동일 부호를 붙이고 상세한 설명을 생략한다.
먼저, 도 7a에 도시하는 바와 같이, 기판(11) 상에 트랜지스터(16) 및 플러그 전극(26)이 형성된 기체(10) 상에 하부 전극(20)을 형성한다. 계속해서, 도 7b에 도시하는 바와 같이, 강유전체 재료인 산화물 막(30)을 하부 전극(20) 상에 형성한다. 그리고, 도 7c에 도시하는 바와 같이, 이 산화물 막(30)에 펄스 형상의 레이저 광 또는 램프 광을 다수의 단계로 나누어 조사하여 결정화시킴으로써 강유전체 막(50)을 형성하고, 그 후 강유전체 막(50) 상에 상부 전극(22)을 형성한다. 또한, 도 7a∼도 7c에 도시하는 막 형성 공정에서, 산화물 막(30)을 결정화하여 강유전체 막(50)으로 하는 부분은, 막 전체여도 되고, 후술하는 에칭 공정과의 관계에서 소망의 부분만이어도 된다. 또, 막 형성 공정에서는, 제1 실시 형태에서 설명한 실시예를 적용하여 강유전체 막(50)을 형성할 수 있다.
다음에, 도 7d에 도시하는 바와 같이, 하부 전극(20), 강유전체 막(50) 및 상부 전극(22)을 에칭하여 강유전체 캐패시터(100)를 형성한다. 여기에서, 강유전체 캐패시터(100)와 트랜지스터(16)는, 플러그 전극(26)에 의해서 접속되어 있다. 마지막으로, 이 강유전체 캐패시터(100) 상에 절연막(23)을 형성한 후, 외부와의 접촉을 취하기 위한 배선층(24)을 형성하여 강유전체 메모리(1100)를 형성할 수 있다.
따라서, 본 실시 형태의 강유전체 메모리(1100)의 제조 방법에서도, 강유전체 막(50)을 형성하는 공정에서의 트랜지스터(16) 등의 열 부하를 저감시킴으로써, 강유전체 메모리(1100)의 특성 향상 및 수율 향상을 도모할 수 있어, 생산성을 높일 수 있다.
3. 제3 실시 형태
도 8a, 도 8b, 도 9a, 및 도 9b는, 본 발명의 제3 실시 형태에 관한 강유전체 메모리 셀(1200)의 제조 공정의 일례를 모식적으로 도시하는 도면이다. 도 1a∼도 1d에 도시한 부재와 실질적으로 동일 기능을 갖는 부재에 대해서는, 동일 부호를 붙이고 상세한 설명을 생략한다. 또, 도 8a 및 도 9a에서는, 설명의 편의 상, 결정화되지 않은 산화물 막(30)(또는 40)의 도시를 생략한다.
본 실시 형태에 관한 강유전체 메모리 셀(1200)의 제조 방법에서는, 도 8a 및 도 8b에 도시하는 바와 같이, 기체(10) 상에 스트라이프 형상의 다수의 하부 전극(20)을 형성한다. 계속해서, 도 8a 및 도 8b에 도시하는 바와 같이, 그 위에 제1 실시 형태에서 설명한 실시예에 관한 막 형성 공정을 이용하여 하부 전극(20) 상에 산화물 막(30)을 형성한 후, 소정의 부분만을 결정화시킨 강유전체 막(50)을 형성한다. 이 막 형성 공정에서 결정화되지 않은 비정질의 산화물 막(30)(또는 미결정핵을 포함하는 산화물 막(40))은, 각 전극 사이를 절연하기 위한 절연막으로 할 수 있다. 이와 같은 구성으로 함으로써, 강유전체 막(50)의 에칭 공정이나 절연막의 형성 공정을 생략할 수 있어서 제조 프로세스를 간편화할 수 있다. 또한, 절연막은 별도로 설치해도 된다.
다음에, 도 9a 및 도 9b에 도시하는 바와 같이, 강유전체 막(50)이 형성된 부분에서 하부 전극(20)과 직교하도록 스트라이프 형상의 다수의 상부 전극(22)을 형성한다. 이상의 공정에 의해, 하부 전극(20)과 상부 전극(22) 사이에 강유전체 막(50)이 개재된 강유전체 메모리 셀(1200)을 형성할 수 있다.
따라서, 본 실시 형태의 강유전체 메모리 셀(1200)의 제조 방법에서도, 강유전체 막(50)을 형성하는 공정에서의 하부 전극(20) 등의 열 부하를 저감시킴으로써, 강유전체 메모리 셀(1200)의 특성 향상 및 수율 향상을 도모할 수 있어, 생산성을 높일 수 있다.
4. 제4 실시 형태
도 10a는 본 발명의 제4 실시 형태에 관한 반도체 장치(2000)를 모식적으로 도시하는 도면이다. 이 반도체 장치는, 강유전체 캐패시터를 포함하는 메모리 셀 영역(1500), 반도체 회로(200, 300, 400)로 이루어지는 그 밖의 회로 영역(500)이 동일 기판 상에 형성되어 구성된다. 메모리 셀 영역(1500)에는, 예를 들면, 제1 및 제2 실시 형태에서 설명한 강유전체 메모리(1000, 1100)가 다수 배치된 것이나 제3 실시 형태에서 설명한 강유전체 메모리 셀(1200) 등으로 구성된다. 반도체 회로(200, 300, 400)로서는, 예를 들면, 메모리 셀 영역(1500)용의 구동 회로나 연산 처리 회로, 그 밖의 메모리 장치 등을 들 수 있다.
이러한 구조를 갖는 반도체 장치(2000)에서는, 강유전체 캐패시터의 형성에 있어서 고온의 열 처리를 행하기 위해서, 기판 상에 회로 영역(500)을 메모리 셀(100)에 앞서서 형성하면, 회로 영역(500)에 포함되는 각 반도체 회로(200, 300,400)의 특성 열화가 문제가 된다.
그래서, 본 실시 형태에 관한 반도체 장치(2000)에서는, 도 10b에 도시하는 바와 같이, 기판 상에 회로 영역(500)을 형성한 후에 해당 회로 영역(500) 상에 예를 들면, 금속으로 이루어지는 광 차단막(60)을 형성한 후, 기판 상에 메모리 셀(100)을 형성한다. 여기에서 메모리 셀 영역(1500)에 포함되는 강유전체 캐패시터는, 제1 실시 형태에 관한 실시예에서 설명한 강유전체 막의 형성 방법을 이용하여 형성할 수 있다.
즉, 산화물의 결정화를 위해서 조사되는 레이저 광 또는 램프 광은, 광 차단막(60)에 의해서 해당 막 아래에 있는 회로 영역(500)에 영향을 주는 경우가 없다. 따라서, 본 실시 형태에 관한 반도체 장치(2000)의 제조 방법에 의하면, 강유전체 층을 포함하는 메모리 셀 영역(1500) 이외의 다른 회로 영역(500)으로의 열 부하를 광 차단막(60)에 의해서 저감할 수 있기 때문에, 제조 프로세스의 자유도가 높다. 또, 이러한 제조 방법에 의하면, 다른 회로 영역(500)으로의 열 부하가 적기 때문에, 예를 들면, 회로 중의 금속 배선 등이 열에 의해 열화하지 않아, 반도체 회로(200, 300, 400)의 특성을 담보할 수 있는 동시에, 반도체 장치(2000)의 수율을 향상시킬 수 있다.
이상, 본 발명의 적합한 실시 형태에 대해서 기술하였지만, 본 발명은 이것들로 한정되는 것이 아니라, 본 발명의 요지 범위 내에서 각종 양태를 취할 수 있다.

Claims (16)

  1. 기판 상에 형성된 비정질의 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물의 미결정핵(microcrystal nuclei)을 형성하는 것,
    미결정핵을 갖는 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함하는, 강유전체 막의 형성 방법.
  2. 기판 상에 형성된 비정질의 산화물 막의 소정 부분에만 펄스 형상의 레이저 광을 조사하여 산화물의 미결정핵을 형성하는 것,
    미결정핵을 갖는 막에 펄스 형상의 램프 광을 조사하여 소정 부분의 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함하는, 강유전체 막의 형성 방법.
  3. 기판 상에 형성된 비정질의 산화물 강막에 펄스 형상의 램프 광을 조사하여 산화물의 미결정핵을 형성하는 것,
    미결정핵을 갖는 막의 소정 부분에만 펄스 형상의 레이저 광을 조사하여 소정 부분의 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함하는, 강유전체 막의 형성 방법.
  4. 기판 상에 형성된 비정질의 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하는 것,
    그 후, 산화물 막에 펄스 형상의 레이저 광 또는 램프 광을 조사하여 산화물을 결정화시켜서 강유전체를 형성하는 것을 포함하는, 강유전체 막의 형성 방법.
  5. 제2항 또는 제3항에 있어서,
    산화물 막의 소정 부분과 다른 부분 상에 광 차단막을 형성하는 것을 포함하는, 강유전체 막의 형성 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    비정질의 산화물 막은, 기판에 대해서 적어도 광 반사막을 통해서 형성되는, 강유전체 막의 형성 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    비정질의 산화물 막에 조사되는 광의 강도와, 산화물을 결정화하기 위해서 조사되는 광의 강도가 다른, 강유전체 막의 형성 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    비정질의 산화물 막에 조사되는 광의 펄스 수와, 산화물을 결정화하기 위해서 조사되는 광의 펄스 수가 다른, 강유전체 막의 형성 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    강유전체는, 페로브스카이트형 결정 구조를 갖는 강유전체 막의 형성 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    강유전체는, 층상 페로브스카이트형 결정 구조를 갖는, 강유전체 막의 형성 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 강유전체 막의 형성 방법을 이용하여 강유전체 층을 형성하는 것을 포함하는, 강유전체 메모리의 제조 방법.
  12. 제11항에 기재된 강유전체 메모리의 제조 방법에 의해서 형성되는, 강유전체 메모리.
  13. 제12항에 있어서,
    강유전체 층의 주변에 배치되는 절연층이 산화물의 미결정핵을 갖는, 강유전체 메모리.
  14. 제12항에 있어서,
    강유전체 층 아래에 배치되는 전극층이 광을 반사하는 기능을 갖는, 강유전체 메모리.
  15. 강유전체 층을 갖는 메모리 셀 영역과 그 밖의 회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
    기판 상의 소정의 영역에 메모리 셀 영역을 형성하는 것,
    기판 상의 메모리 셀 영역과 다른 부분에 회로 영역을 형성하는 것을 포함하고,
    회로 영역을 형성할 때에는, 회로 영역 상에 광 차단막을 형성하는 것을 포함하며,
    메모리 셀 영역을 형성할 때에는, 적어도 광 차단막을 형성한 후에 제11항에 기재의 강유전체 메모리의 제조 방법에 의해서 강유전체 층을 형성하는, 반도체 장치의 제조 방법.
  16. 강유전체 층을 갖는 메모리 셀 영역과, 메모리 셀 영역과 기판 상의 다른 영역에 배치되는 그 밖의 회로 영역을 포함하고,
    제15항에 기재된 반도체 장치의 제조 방법을 이용하여 형성되는, 반도체 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158487A (ja) 2002-11-01 2004-06-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7247503B2 (en) * 2003-05-07 2007-07-24 Macronix International Co., Ltd. Method of laser annealing to form an epitaxial growth layer
US7026676B2 (en) * 2004-06-29 2006-04-11 Seagate Technology Llc Memory array having a layer with electrical conductivity anisotropy
JP4506975B2 (ja) * 2005-10-05 2010-07-21 セイコーエプソン株式会社 キャパシタおよびその製造方法、強誘電体メモリ装置、アクチュエータ、並びに、液体噴射ヘッド
JP4998675B2 (ja) * 2006-03-27 2012-08-15 セイコーエプソン株式会社 圧電素子の製造方法及び液体噴射ヘッド
US7782741B2 (en) 2007-01-18 2010-08-24 Seagate Technology Llc Probe-scanned ferroelectric media with imprinted regions
JP2011124441A (ja) * 2009-12-11 2011-06-23 Utec:Kk 結晶化膜の製造方法及び結晶化装置
JP5865601B2 (ja) 2011-04-28 2016-02-17 株式会社リコー 強誘電体膜の製造方法及び強誘電体膜の製造装置
JP6390177B2 (ja) * 2014-06-09 2018-09-19 株式会社リコー 電気−機械変換膜の製造方法
CN107251254B (zh) * 2015-02-17 2020-01-21 株式会社理光 晶体图案形成方法、压电膜制造方法、压电元件制造方法及液体排放头制造方法
JP2016191310A (ja) * 2015-03-30 2016-11-10 日本電産株式会社 インペラおよび送風機
CN108682746A (zh) * 2018-04-25 2018-10-19 中国科学院合肥物质科学研究院 一种表面改性有机无机杂化钙钛矿材料及改性方法与应用

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5188902A (en) * 1991-05-30 1993-02-23 Northern Illinois University Production of PT/PZT/PLZI thin films, powders, and laser `direct write` patterns
JP3206105B2 (ja) 1992-06-09 2001-09-04 セイコーエプソン株式会社 誘電体素子の製造方法及び半導体記憶装置
US5375085A (en) * 1992-09-30 1994-12-20 Texas Instruments Incorporated Three-dimensional ferroelectric integrated circuit without insulation layer between memory layers
JP3286002B2 (ja) * 1993-03-25 2002-05-27 オリンパス光学工業株式会社 薄膜形成装置
JPH07320539A (ja) 1994-05-24 1995-12-08 Sumitomo Electric Ind Ltd 誘電体薄膜の製造方法
JP3542014B2 (ja) * 1998-09-21 2004-07-14 セントラル硝子株式会社 単結晶または多結晶含有非晶質材料の作製方法及びその非晶質材料
JP2000144419A (ja) 1998-11-12 2000-05-26 Matsushita Electric Ind Co Ltd 誘電体薄膜の製造方法
JP2001094064A (ja) 1999-09-20 2001-04-06 Toshiba Corp 結晶化方法及び半導体装置の製造方法
US6410368B1 (en) * 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP3664033B2 (ja) * 2000-03-29 2005-06-22 セイコーエプソン株式会社 セラミックスの製造方法およびその製造装置
JP4299959B2 (ja) * 2000-08-14 2009-07-22 株式会社東芝 半導体装置の製造方法

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