JP2009239129A - 強誘電体メモリ素子の製造方法 - Google Patents

Abstract

【課題】強誘電体膜と第２電極との界面接合を良好にする。
【解決手段】本発明の強誘電体メモリ素子の製造方法は、基板の上方に第１電極３１ａを形成する工程と、第１電極３１ａ上に強誘電体膜３２ａを形成する工程と、強誘電体膜３２ａ上に第２電極３３ａを形成する工程と、強誘電体膜３２ａを結晶化させる工程と、第１電極３１ａと強誘電体膜３２ａと第２電極３３ａとをパターニングする工程と、を含む。第２電極３３ａを形成する工程は、強誘電体膜３２ａに当接させて、第２電極３３ａの少なくとも一部を構成する電極膜３３１ａを形成する処理を含む。電極膜３３１ａを形成する処理及び強誘電体膜３２ａを結晶化させる工程よりも後に、電極膜３３１ａにおける強誘電体膜３２ａと反対側から光を照射するとともに、この光を電極膜３３１ａに選択的に吸収させて電極膜３３１ａを加熱する熱処理を含む。
【選択図】図３

Description

本発明は、強誘電体メモリ素子の製造方法に関する。

強誘電体材料の自発分極を利用した強誘電体メモリ装置は、低電圧動作及び高速動作が可能な不揮発メモリ装置として期待されている。強誘電体メモリ装置は、多数のメモリセルを備えており、一つのメモリセルを１つのスイッチング素子及び１つの強誘電体キャパシタで構成することができる。そのため、ＤＲＡＭ並の高集積化が可能であり、大容量のメモリ装置としても期待されている。

強誘電体キャパシタは、下層側から下部電極、強誘電体膜、上部電極が順に積層された構造となっている。強誘電体キャパシタの形成方法としては、基板の上方に下部電極、強誘電体膜、上部電極を積層した後、この積層膜をパターニングする方法が挙げられる。また、強誘電体膜と上部電極との界面接合を良好にするために、積層膜の形成後、あるいはパターニング後に熱処理が行われている。

この熱処理は、強誘電体膜の結晶化温度よりも高温にて行う必要があり、トランジスタや強誘電体膜、上部電極等への熱負荷を小さくすることが重要である。過剰な熱負荷により、上部電極と強誘電体膜との相互拡散や、トランジスタ等の損傷等を生じてしまい、強誘電体メモリ装置の特性低下や歩留り低下の原因となってしまうからである。

熱負荷を小さくするためには、短時間で加熱することが有効であり、その実現にはレーザー光照射による加熱が適していると考えられる。レーザー光照射により熱処理を行う手法としては、特許文献１に開示されているものがある。特許文献１では、強誘電体キャパシタの特性を回復させるために、レーザー光照射により熱処理を行っている。詳しくは、強誘電体膜は金属酸化物からなっており、還元雰囲気に曝されると酸素欠損を生じることがある。強誘電体膜を覆う層間絶縁膜は還元雰囲気で形成されるため、その形成後にレーザー光照射により強誘電体膜を加熱して、強誘電体膜の酸素欠損を回復している。
特開２００４−７９７１１号公報

特許文献１のようにレーザー光照射によれば、高密度のエネルギー付与が可能であるため、効率的に加熱することができると考えられる。しかしながら、強誘電体膜と上部電極との界面接合を良好にするために、特許文献１の手法を直接適用することは、以下の理由により困難である。

界面接合のための熱処理は、強誘電体膜の結晶化温度よりも高温にて行う。このような温度に加熱する強度でレーザー光を強誘電体膜に直接照射すると、レーザー光の吸収により強誘電体膜が溶融温度まで加熱されてしまうおそれがある。強誘電体膜が溶融すると、組成ずれや結晶欠陥等の大規模な結晶性の乱れを生じてしまうため、強誘電体膜の特性が著しく低下してしまう。そこで、レーザー光の強度を弱くして強誘電体膜の昇温を緩やかにすることが考えられる。しかしながら、強誘電体膜の加熱時間が長くなることにより、トランジスタ等への熱負荷を低減することができなくなり、レーザー光を用いる意義がなくなってしまう。

本発明は、前記事情に鑑み成されたものであって、強誘電体膜と上部電極との界面接合を良好にする熱処理を、その熱負荷を低減して行うことにより、良好な強誘電体メモリ素子を瀬得られる製造方法を提供することを目的の一つとする。

本発明の強誘電体メモリ素子の製造方法は、基板の上方に第１電極を形成する工程と、前記第１電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に第２電極を形成する工程と、前記強誘電体膜を結晶化させる工程と、前記第１電極と前記強誘電体膜と前記第２電極とをパターニングする工程と、を含み、前記第２電極を形成する工程は、前記強誘電体膜に当接させて、前記第２電極の少なくとも一部を構成する電極膜を形成する処理を含み、該電極膜を形成する処理及び前記強誘電体膜を結晶化させる工程よりも後に、前記電極膜における前記強誘電体膜と反対側から光を照射するとともに、該光を前記電極膜に選択的に吸収させて該電極膜を加熱する熱処理を含むことを特徴とする。

前記熱処理では、照射した光を電極膜に選択的に吸収させて該電極膜を加熱するので、この光により強誘電体膜側が直接加熱されることが抑制される。したがって、熱処理による強誘電体膜側の熱負荷を低減することができ、過剰な熱負荷による強誘電体膜側の損傷を防止することができる。よって、熱処理により電極膜と強誘電体膜との界面接合を良好にすることができるとともに、熱処理による強誘電体メモリ素子の歩留り低下を防止することができる。このように、本発明によれば、良好な強誘電体メモリ素子を良好な歩留りで製造することが可能になる。

また、前記熱処理では、照射する光の波長における該光の前記電極膜への吸収係数α（ｎｍ^−１）として、前記電極膜の厚さｔ（ｎｍ）よりも侵入深さ１／α（ｎｍ）を小さくすることが好ましい。
このようにすれば、熱処理で照射した光のほとんどが電極膜に吸収されるので、強誘電体膜は、主に電極膜からの熱伝播により加熱されるようになる。すると、絶縁性の強誘電体膜は導電性の電極膜よりも熱伝導率が格段に小さいので、強誘電体膜において電極膜に当接する部分が熱伝播により選択的に加熱されるようになる。したがって、強誘電体膜と電極膜との当接部分を選択的に加熱することができ、電極膜と強誘電体膜との界面接合を良好にすることができるとともに、強誘電体膜の第１電極側の熱負荷を低減することができる。

また、前記熱処理では、レーザー光を照射して前記電極膜を加熱することが好ましい。
このようにすれば、電極膜を急峻に昇温させることができるので、電極膜の加熱時間を短縮することができる。したがって、電極膜の加熱時間に強誘電体膜側に伝わる熱量を小さくすることができ、強誘電体膜側の熱負荷を小さくすることができる。また、熱処理の時間を短縮することができ、プロセスの効率化が図られる。

また、前記電極膜を形成する処理では、酸素を含有する導電材料で電極膜を形成することが好ましい。
このようにすれば、熱処理で電極膜を加熱すると、電極膜から酸素が脱離して強誘電体側に供給されるようになる。これにより、強誘電体膜に酸素欠陥を生じていた場合には、これを補修することができ、強誘電体膜を良好な特性にすることができる。また、強誘電体膜において電極膜と当接する部分の酸素欠陥も補修することができるので、界面接合を良好にすることができる。

また、前記熱処理の後に前記第２電極を形成する工程を行い、前記熱処理と前記第２電極を形成する工程との間に、前記熱処理で照射する光を透過するカバー膜を形成する処理を含むことが好ましく、この場合には、酸素バリア性を有するカバー膜を形成することがより好ましい。

カバー膜を形成すれば、熱処理で電極膜に生じる熱応力により電極膜にひずみや破壊を生じることや、電極膜の一部が蒸発して脱離すること等を防止することができる。また、酸素バリア性を有するカバー膜を形成すれば、熱処理において電極膜が熱酸化されることが防止される。したがって、電極膜の熱酸化による体積膨張が防止され、体積膨張により電極膜にひずみや損傷を生じることが防止される。

前記のように熱処理において電極膜を急峻に昇温させることにより熱負荷を低減することができるが、急峻に昇温させると熱応力や熱酸化が顕著となってしまう。そこで、カバー膜を形成すれば、熱応力や熱酸化により電極膜のひずみや破壊を生じることがなくなり、熱負荷を効率的に低減することが可能になる。

以下、本発明の実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。本以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、本図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。強誘電体メモリ素子の製造方法を説明する前に、これにより得られる強誘電体メモリ素子の構成例を説明する。

図１は、本例の強誘電体メモリ素子（強誘電体キャパシタ）を備えた強誘電体メモリ装置の要部を示す側断面構成図である。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、トランジスタ２２を有する基体２と、基体２上に設けられた強誘電体キャパシタ３と、を備えている。

基体２は、例えば単結晶シリコンからなるシリコン基板（基板）２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ_２からなる下地絶縁膜２３と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２４が設けられており、素子分離領域２４の間が１つのメモリセルと対応している。なお、メモリセルは、強誘電体キャパシタ３と、強誘電体キャパシタ３への電気信号をスイッチングするトランジスタ２２を有するものである。また、強誘電体メモリ装置１は、多数のメモリセルを備えているが、図１にはその一つを拡大して示している。

トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本例では、ソース領域２２３上にこれと導通する第１プラグ２５が設けられており、ドレイン領域２２４上にこれと導通する第２プラグ２６が設けられている。

第１プラグ２５及び第２プラグ２６は、例えばＷ（タングステン）やＭｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｎｉ（ニッケル）等の導電材料からなるものである。第１プラグ２５は、本例ではビット線（図示略）と電気的に接続されており、これを介してソース領域２２３とビット線とが導通するようになっている。

第２プラグ２６上及びその周辺の下地絶縁膜２３上に、強誘電体キャパシタ３が形成されている。強誘電体キャパシタ３は、下層から順に、下部電極（第１電極）３１、強誘電体膜３２及び上部電極（第２電極）３３が積層された構成となっている。下部電極３１は、第２プラグ２６を介してドレイン領域２２４と導通するようになっている。

下部電極３１は、単層膜あるいは多層膜からなるものである。下部電極を構成する膜としては、Ｉｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つ、またはこれらの合金、あるいはこれらの酸化物からなる膜等が挙げられる。イリジウムや白金等の貴金属からなる膜を用いれば、熱的・化学的に安定な下部電極とすることができる。本例では、下層側から図示略のイリジウム膜、酸化イリジウム膜、白金膜が積層された多層膜の下部電極３１を採用している。
なお、下部電極と基体との間に、酸素バリア膜等の下地導電膜を含んだ構成としてもよい。この場合には、自己配向性に優れる材料（例えばチタン）からなる下地導電膜とすることにより、良好な結晶配向の強誘電体膜とすることができる。

強誘電体膜３２は、ＡＢＯ_３の一般式で示される強誘電体材料からなっている。Ａサイト金属は、例えばＰｂ（鉛）あるいはＰｂの一部をＬａ（ランタン）あるいはＣａ（カルシウム）、Ｓｒ（ストロンチウム）に置換したものからなる。Ｂサイト金属は、例えばＺｒ（ジルコニウム）又はＴｉからなり、これにＶ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、及びＭｇ（マグネシウム）のうちの１つ以上を添加してもよい。

強誘電体材料の具体例としては、ＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、チタン酸ジルコン酸鉛）や、そのＢサイト金属としてニオブを添加したＰＺＴＮ等が挙げられる。ＰＺＴやＰＺＴＮ等は強誘電体材料として実績があるので、これらを用いれば高信頼性の強誘電体膜にすることができる。ＰＺＴやＰＺＴＮを用いる場合には、自発分極量を大きくする観点から、Ｔｉの含有量をＺｒの含有量よりも多くすることが好ましい。またこの場合には、ヒステリシス特性を良好にする観点から、結晶構造が面心立方晶に属する（１１１）配向であるものが好ましい。本例の強誘電体膜３２は、前記ＰＴＺＮからなり、ペロブスカイト型の結晶構造となっている。

上部電極３３は、本例ではグランド線（図示略）と電気的に接続されており、単層膜あるいは多層膜からなるものである。上部電極を構成する膜としては、先述した下部電極に適用可能な膜の他に、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｎｉ（ニッケル）等からなる膜を用いることもできる。下部電極と同様に、イリジウムや白金等の貴金属からなる膜を用いれば、熱的・化学的に安定な上部電極とすることができる。

また、上部電極３３を構成する層のうち、強誘電体膜３２と当接する部分が電極膜となっている。強誘電体膜は、前記のように金属酸化物からなっており、これに酸素欠損を生じるとその特性が低下してしまう。強誘電体膜の酸素欠損を補償する観点から、電極膜としては、酸素を含有する導電材料からなるものが好ましい。酸素を含有する導電材料としては、イリジウム酸化物（ＩｒＯｘ）や白金酸化物（ＰｔＯｘ）、ルテニウム酸化物（ＲｕＯｘ）等が挙げられる。また、白金等の酸素透過率が高い導電材料からなる層の上に、酸素を含有する導電材料からなる層が積層された構造の電極膜を採用した場合にも、同様の効果が得られる。本例の上部電極３３は、下層側から白金からなる電極膜３３１、酸化イリジウム膜３３２、イリジウム膜３３３が順に積層された多層構造となっている。

カバー膜４は、製造過程における熱処理で照射する光を透過する材料からなるものである。本例では、酸化アルミニウム（ＡｌＯｘ）からなり、酸素バリア性及び水素バリア性を有するカバー膜４を採用している。

以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域２２３と電気的に接続された前記ビット線からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された強誘電体キャパシタ３の下部電極３１に伝達される。そして、強誘電体キャパシタ３の上部電極３３と下部電極３１との間に電圧を印加することができ、強誘電体膜３２に電荷（データ）を蓄積させることができる。このように、強誘電体キャパシタ３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。

次に、本発明に係る強誘電体メモリ素子（強誘電体キャパシタ）の製造方法の実施形態を、前記強誘電体メモリ装置１を製造する方法に基づいて説明する。

［第１実施形態］
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は、第１実施形態の強誘電体キャパシタ３の製造方法を示す断面工程図である。なお、図２（ｂ）以降の図には、トランジスタ２２等の基体２の下層構造を省略して示している。

まず、図２（ａ）に示すように、公知の方法等を用いて基体２を形成する。例えば、シリコン基板２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２４を形成し、素子分離領域２４の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２４とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。そして、サイドウォール２２５の外側におけるドープ領域２２３、２２４に、さらに不純物を注入して高濃度不純物領域とする。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。

そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ_２を成膜して下地絶縁膜２３を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける下地絶縁膜２３をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順に成膜して、密着層（図示略）を形成する。

そして、前記貫通孔内を含む下地絶縁膜２３上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込む。そして、下地絶縁膜２３上をＣＭＰ法等で研磨することにより、下地絶縁膜２３上のタングステンを除去する。このようにして、ソース領域２２３上の貫通孔内に第１プラグ２５を埋設し、ドレイン領域２２４上の貫通孔内に第２プラグ２６を埋設する。以上のようにして基体２が得られる。

次いで、下地絶縁膜２３上に強誘電体キャパシタを形成する。
まず、図２（ｂ）に示すように、下地絶縁膜２３上に下部電極３１ａを形成する。ここでは、スパッタリング法でイリジウム、イリジウム酸化物、白金を順に成膜して、３層からなる多層膜の下部電極３１ａを形成する。

次いで、図２（ｃ）に示すように、下部電極３１ａ上に強誘電体材料を成膜するとともにこの膜を結晶化して強誘電体膜３２ａを形成する。強誘電体膜の形成方法としては、ゾルゲル法（ＣＳＤ法）やＭＯＣＶＤ法、スパッタリング法等を用いることができる。ここでは、強誘電体材料として、ＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、チタン酸ジルコン酸鉛）のＢサイト金属にニオブを添加したＰＺＴＮを用いる。また、ゾルゲル法を用いて、下部電極３１ａ上にＰＺＴＮの原料溶液を塗布、乾燥、脱脂した後、これを結晶化アニールにより結晶化させ強誘電体膜３２ａを形成する。

例えば、原料溶液の塗布には、スピンコート法等を用いることができる。また、原料溶液が塗布された基体２をホットプレート上で加熱することにより、これを乾燥、脱脂することができる。乾燥時の基板温度としては例えば１８０℃程度、脱脂時の基板温度としては例えば４００℃程度とする。また、酸素雰囲気中で、ランプアニール装置等を用いて基板温度７００℃程度に加熱することにより、結晶化アニールを行うことができる。ここでは、厚さが１５０ｎｍ程度の強誘電体膜３２ａを形成する。

次いで、図３（ａ）に示すように、強誘電体膜３２ａ上に例えばスパッタリング法で白金を５０ｎｍ程度の厚さに成膜して、電極膜３３１ａを形成する。
次いで、図３（ｃ）に示すように、電極膜３３１ａと強誘電体膜３２ａとの界面接合を良好にするための熱処理を行う。ここでは、電極膜３３１ａにその上面側からレーザー光を照射し、このレーザー光を電極膜３３１ａに選択的に吸収させて、電極膜３３１ａを加熱する。以下、レーザー光を電極膜に選択的に吸収させる手法を説明する。

電極膜の形成材料及び照射する光の波長が決まっている場合には、電極膜を所定の厚さ以上とすればよい。すなわち、所定の波長光が電極膜に吸収される吸収係数α（ｎｍ^−１）は、電極膜の形成材料により定まるので、事前に調べておくことができる。電極膜表面からの深さｄにおける前記波長光の透過光の強度Ｉは、透過前の強度Ｉ_０、吸収係数αを用いて、式［Ｉ＝Ｉ_０×ｅｘｐ（−αｄ）］で表される。（１/α）は、侵入深さ（ペネトレーション深さ）として知られている。侵入深さよりも電極膜の厚さｔを厚くすれば、電極膜を透過する光の強度が極めて小さくなる。換言すれば、前記波長光のほとんどを電極膜に吸収させることができる。
また、電極膜の形成材料及びその厚さが決まっている場合には、照射する光の波長を選択することにより、侵入深さよりも電極膜の厚さｔを厚くすることができる。

本実施形態では、ＸｅＣｌのエキシマレーザーを光源５０としその光源出力を４０ｍＪにすることにより、波長３０８ｎｍ、パルス幅２８ｎｓｅｃのパルス状のレーザー光を発生させる。ここでは、このレーザー光をプリズムやレンズ等に通すことにより、その幅を広げて帯状とし、帯状のレーザー光を照射する。また、光源５０と電極膜３３１ａとの相対位置を変化させながら照射することにより、電極膜３３１ａ上をライン状に走査させてレーザー光照射を行う。

図６は、レーザー光を照射した際の、電極膜３３１ａから所定の深さｄ（ｎｍ）における温度の時間変化を示すグラフである。図６において第１縦軸（グラフ左端の軸）は温度、第２縦軸（グラフ右端の軸）は光源出力、横軸は時間を示しており、符号Ｐは光源出力の時間変化、符号Ｄ１は電極膜３３１ａ表面（ｄ＝０ｎｍ）における温度の時間変化、符号Ｄ２は強誘電体膜３２ａの下面（ｄ＝２００ｎｍ）における温度の時間変化、をそれぞれ示している。符号Ｐ及び符号Ｄ１に着目すると、レーザー光の照射開始から短時間で、電極膜３３１ａが８００℃程度まで加熱されることが分かる。また、符号Ｄ２に着目すると、強誘電体膜３２ａの下面付近は、電極膜３３１ａからの熱伝播により加熱されるものの、その温度が３００℃を超えることはない。したがって、強誘電体膜３２ａよりも下層側に配置された下部電極３１ａやトランジスタ２２等に、レーザー光照射による熱影響はほとんどないと言える。
以上のようにして、電極膜３３１ａと強誘電体膜３２ａとの界面接合を良好にする。

次いで、図３（ｃ）に示すように、電極膜３３１ａ上に例えばスパッタリング法でイリジウム酸化物、イリジウムを順に成膜して、電極膜３３１ａと酸化イリジウム膜３３２ａとイリジウム膜３３３ａとからなる上部電極３３ａを形成する。
以上のようにして、下部電極３１ａと強誘電体膜３２ａと上部電極３３ａとからなる積層膜３ａが得られる。また、公知のフォトリソグラフィ法及びエッチング技術等を用いて積層膜３ａをパターニングすること等により強誘電体キャパシタ３（図１参照）が得られる。

［実験例］
次に、本発明により得られる強誘電体キャパシタのヒステリシス特性を説明する。
図７（ａ）は、前記第１実施形態の製造方法で得られた強誘電体キャパシタのヒステリシス特性を示すグラフであり、図７（ｂ）は、電気炉等のファーネスで熱処理を行う従来の製造方法で得られた強誘電体キャパシタのヒステリシス特性を示すグラフである。なお、図７（ａ）、（ｂ）において、縦軸は電荷密度、横軸は印加電圧を示している。

図７（ａ）、（ｂ）を比較すると、図７（ａ）に示したもの（本発明）の方が、飽和特性及び角型性に優れていることが分かる。これは、上部電極の電極膜に選択的に光を吸収させて熱処理を行ったためと考えられる。つまり、強誘電体膜と上部電極との相互拡散が抑制されこれらの界面が急峻になったこと、強誘電体膜及びその下層側の熱負荷が低減されここに損傷を生じることが防止されたこと等が、特性の向上に寄与したと考えられる。

本実施形態の強誘電体メモリ素子の製造方法にあっては、電極膜３３１ａに選択的に光を吸収させて熱処理を行っているので、熱処理による電極膜３３１ａの下層側への熱負荷を低減することができる。したがって、電極膜３３１ａの下層側に損傷を生じることなく、電極膜３３１ａと強誘電体膜３２ａとの界面接合を良好にすることができる。これにより、良好な特性の強誘電体メモリ素子（強誘電体キャパシタ）３を良好な歩留りで製造することが可能になる。

なお、前記第１実施形態では、白金からなる電極膜３３１ａを形成したが、酸素を含有する導電材料からなる電極膜を形成してもよい。これにより、強誘電体膜に酸素欠陥を生じていた場合に、これを効率的に補修することができる。詳しくは、前記熱処理において電極膜が加熱されると、これに含まれる酸素の一部は電極膜から脱離し、この酸素により酸素欠陥を補修することができる。したがって、酸素欠陥を補修するための処理を省くことができ、プロセスの効率化が図られる。

［第２実施形態］
次に、本発明の強誘電体メモリ素子の製造方法の第２実施形態を説明する。本実施形態が第１実施形態と異なる点は、酸素を含有する導電材料で電極膜を形成する点、及びカバー膜を形成する点である。

図４（ａ）〜（ｃ）、図５（ａ）、（ｂ）は、第２実施形態の強誘電体キャパシタ３の製造方法を示す断面工程図である。なお、トランジスタ２２等の基体２の下層構造を省略して図示している。まず、図４（ａ）に示すように、基体２上に下部電極３１ａ、強誘電体膜３２ａを順に形成する。これらは前記第１実施形態と同様にして形成することができる（図２（ａ）、（ｂ）参照）。

次いで、図４（ｂ）に示すように、強誘電体膜３２ａ上に例えばイリジウム酸化物を成膜して、電極膜を形成する。ここでは、この電極膜のみで上部電極３３ａを構成する。以上のようにして、下部電極３１ａと強誘電体膜３２ａと上部電極３３ａとからなる積層膜が得られる。

次いで、図４（ｃ）に示すように、本実施形態では積層膜３ａをパターニングする。例えば、公知のフォトリソグラフィ法及びレジスト技術を用いて、上部電極３３ａ上にレジストパターン（図示略）を形成した後、これをマスクにして前記積層膜をドライエッチングすることにより、これをパターニングする。

次いで、図５（ａ）に示すように、前記積層膜をパターニングしてなる積層体の上面及び側面を覆ってカバー膜４を形成する。カバー膜の形成材料としては、後の熱処理で照射するレーザー光を透過するものを選択する。また、カバー膜が酸素バリア性を発現する形成材料が好ましく、水素バリア性を発現するものがより好ましい。ここでは、前記積層体及びその周辺の下地絶縁膜２３を覆うように、酸化アルミニウム（ＡｌＯｘ）をスパッタリング法で成膜する。これにより、レーザー光を透過し、かつ酸素バリア性と水素バリア性とを兼ね備えたカバー膜４が得られる。

次いで、図５（ｂ）に示すように、カバー膜４を通して上部電極３３にレーザー光を照射して熱処理を行う。ここでは、前記第１実施形態同様の光源５０を用いて、同様の条件で熱処理を行う。これにより、上部電極３３は急速に加熱される（図６参照）。急速な加熱により上部電極３３に熱応力を生じることもあるが、熱応力による上部電極３３の変形をカバー膜４で抑制することができるので、上部電極３３のひずみや破損が防止される。

また、上部電極３３が所定の温度以上に加熱されると、その一部が蒸発しまうおそれもある。上部電極３３の一部が蒸発した場合でも、その気体の飛散（脱離）をカバー膜４により防止することができるので、上部電極３３の膜減りを防止することができる。

また、イリジウム酸化物からなる上部電極３３が熱処理で加熱されると、イリジウム酸化物に含まれる酸素の一部が上部電極３３から放出される。強誘電体膜３２に酸素欠損を生じていた場合には、この酸素により酸素欠損を補修することができ、良好な強誘電体膜３２とすることができる。また、放出された酸素は、カバー膜４により封止され飛散することが防止される。したがって、効率よく酸素欠損を補修することができる。

また、酸素バリア性のカバー膜４としているので、熱処理において上部電極３３が熱酸化されることを防止することができる。したがって、熱酸化による体積膨張が防止され、体積膨張により上部電極３３にひずみや破損を生じることが防止される。以上のようにして、強誘電体キャパシタ３が得られる。

なお、この後に強誘電体キャパシタ３を覆って層間絶縁膜等を形成する場合もある。層間絶縁膜は、例えばＴＥＯＳ（テトラエトキシシラン）を原料ガスとしてＣＶＤ法等で形成され、形成時に水素ガス等の還元ガスが発生することがある。強誘電体膜３２は、金属酸化物からなっており還元ガスにより還元されると、酸素欠損を生じてしまう。
本実施形態のように前記積層体を覆ってカバー膜４を形成すれば、強誘電体膜３２が還元雰囲気に曝されることがなくなるので、酸素欠陥を生じることがなくなる。また、カバー膜４とは別に、強誘電体キャパシタ３を覆って水素バリア膜を形成する必要がないので、プロセスの効率化が図られる。

本実施形態の強誘電体メモリ素子の製造方法にあっては、カバー膜４を形成しているので、熱処理に起因して上部電極３３にひずみや破損を生じることが防止される。これにより、高信頼性の強誘電体メモリ素子を製造することが可能になる。
レーザー光照射により熱処理を行えば急速に上部電極３３を加熱することができるが、一方で熱応力によるひずみ等を生じるおそれもある。また、一般にレーザー光照射は照射する部分の面積が小さいため、面内に温度分布を生じてひずみ等を生じるおそれもある。カバー膜４を形成すれば、良好に熱処理を行うことができ、かつひずみ等の不都合を回避することもできるのである。

なお、前記第２実施形態では、積層膜３ａをパターニングした後にカバー膜４を形成したが、パターニング前に形成することもできる。上部電極３３の形成後、熱処理を行うまでの間にカバー膜を形成すれば、熱処理によるひずみや破損を防止する効果が得られる。

本発明の方法による強誘電体メモリ素子の例を示す側断面構成図である。 （ａ）〜（ｃ）は、第１実施形態の製造方法を示す断面工程図である。 （ａ）〜（ｃ）は、図２（ｃ）から続く断面工程図である。 （ａ）〜（ｃ）は、第２実施形態の製造方法を示す断面工程図である。 （ａ）、（ｂ）は、図４（ｃ）から続く断面工程図である。 熱処理における厚さ方向の温度の時間変化を示すグラフである。 （ａ）、（ｂ）強誘電体キャパシタのヒステリシス特性を示すグラフである。

符号の説明

１・・・強誘電体メモリ装置、２・・・基体、３・・・強誘電体キャパシタ（強誘電体メモリ素子）、４・・・カバー膜、２１・・・シリコン基板（基板）、２２・・・トランジスタ、３１、３１ａ・・・下部電極、３２、３２ａ・・・強誘電体膜、３３、３３ａ・・・上部電極、３３１、３３１ａ・・・電極膜

Claims (6)

1. 基板の上方に第１電極を形成する工程と、
   前記第１電極上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に第２電極を形成する工程と、
   前記強誘電体膜を結晶化させる工程と、
   前記第１電極と前記強誘電体膜と前記第２電極とをパターニングする工程と、を含み、前記第２電極を形成する工程は、前記強誘電体膜に当接させて、前記第２電極の少なくとも一部を構成する電極膜を形成する処理を含み、該電極膜を形成する処理及び前記強誘電体膜を結晶化させる工程よりも後に、前記電極膜における前記強誘電体膜と反対側から光を照射するとともに、該光を前記電極膜に選択的に吸収させて該電極膜を加熱する熱処理を含むことを特徴とする強誘電体メモリ素子の製造方法。
2. 前記熱処理では、照射する光の波長における該光の前記電極膜への吸収係数α（ｎｍ^−１）として、前記電極膜の厚さｔ（ｎｍ）よりも侵入深さ１／α（ｎｍ）を小さくすることを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
3. 前記熱処理では、レーザー光を照射して前記電極膜を加熱することを特徴とする請求項１又は２に記載の強誘電体メモリ素子の製造方法。
4. 前記電極膜を形成する処理では、酸素を含有する導電材料で電極膜を形成することを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリ素子の製造方法。
5. 前記熱処理の後に前記第２電極を形成する工程を行い、前記熱処理と前記第２電極を形成する工程との間に、前記熱処理で照射する光を透過するカバー膜を形成する処理を含むことを特徴とする請求項１〜４のいずれか一項に記載の強誘電体メモリ素子の製造方法。
6. 前記カバー膜を形成する処理では、酸素バリア性を有するカバー膜を形成することを特徴とする請求項１〜５のいずれか一項に記載の強誘電体メモリ素子の製造方法。

Images