JP2006093713A - 強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法 - Google Patents

強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法 Download PDF

Info

Publication number
JP2006093713A
JP2006093713A JP2005277073A JP2005277073A JP2006093713A JP 2006093713 A JP2006093713 A JP 2006093713A JP 2005277073 A JP2005277073 A JP 2005277073A JP 2005277073 A JP2005277073 A JP 2005277073A JP 2006093713 A JP2006093713 A JP 2006093713A
Authority
JP
Japan
Prior art keywords
ferroelectric film
forming
manufacturing
film
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005277073A
Other languages
English (en)
Inventor
Wenxu Xianyu
于 文 旭 鮮
Takashi Noguchi
野口　隆
Se-Young Cho
世 泳 趙
Jang-Yeon Kwon
章 淵 權
Huaxiang Yin
華 湘 殷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006093713A publication Critical patent/JP2006093713A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】 強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法を提供する。
【解決手段】 基板を準備する段階、基板上に非晶質強誘電膜を蒸着する段階、及び非晶質強誘電膜にレーザビームを照射し、非晶質強誘電膜を結晶化する段階を含むことを特徴とする強誘電膜の形成方法であり、該強誘電膜の製造方法を利用して強誘電膜を形成したキャパシタの製造方法を提供し、該キャパシタの製造方法を利用した半導体メモリ素子の製造方法である。よって、強誘電膜を５００℃より低い温度で形成でき、強誘電膜の形成時に他部材の熱的損傷を減らすことができる。
【選択図】 図５

Description

本発明は、所定の物質膜の形成方法と、これを利用したデバイスの製造方法とに係り、さらに詳細には、強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法に関する。
フラッシュメモリ素子に続く次世代不揮発性メモリ素子として、ＦＲＡＭ（Ferroelectric Random Access Memory)とＭＲＡＭ(Magnetic Random Access Memory)が注目されている。
ＦＲＡＭは、トランジスタと、誘電膜として強誘電膜を用いるキャパシタとを備えている。そして、ＭＲＡＭは、データ記録媒体としてキャパシタの代わりに磁気トンネル接合(Magnetic Tunnel Junction)層を備えているという特徴がある。
ＦＲＡＭの製造工程は、二つに大別できる。すなわち、基板上に電界効果トランジスタ（ＦＥＴ）を形成する工程と、ＦＥＴが形成されている結果物上にＦＥＴと連結されるように強誘電体キャパシタを形成する工程とに分類される。ここで、強誘電体キャパシタの核心工程は、下部電極上に強誘電膜を形成する工程である。強誘電膜は、既存のキャパシタの誘電膜より誘電定数がはるかに大きい誘電物質であり、耐エッチング性にすぐれる。従って、強誘電膜のエッチングは困難である。
そのため、強誘電体膜をさらに容易に形成するための方法として、例えばケミカル液蒸着（ＣＳＤ：Chemical Solution Deposition）法など種々の方法が紹介されている。ＣＳＤ法は、工程が容易であり、なおかつ成分調節も容易であるという利点を有しているが、ステップカバレージが良好ではない。また、強誘電膜が６００℃以上の高温で形成されるので、前記強誘電膜の形成の間に、ＦＲＡＭを構成する他部材が熱的損傷を受けてしまうことがある。
本発明が解決しようとする技術的課題は、前述の従来技術の問題点を改善するためであり、強誘電膜が形成されるとき、ＦＲＡＭの他部材に及ぼす熱的損傷を減らすことができる強誘電膜の形成方法を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記強誘電膜の形成方法を利用した半導体装置のキャパシタ製造方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、前記キャパシタ製造方法を適用した半導体メモリ素子の製造方法を提供するところにある。
前記技術的課題を解決するために、本発明は、基板を準備する第１段階と、前記基板上に非晶質強誘電膜を蒸着する第２段階と、前記非晶質強誘電膜にレーザを照射して結晶化する第３段階とを含むことを特徴とする強誘電膜の形成方法を提供する。
前記第２段階は、前記基板上に強誘電膜ソースを含むケミカル液を塗布する段階と、前記ケミカル液を固化する段階と、前記固化物をプリアニーリングする段階とをさらに含むことができる。このとき、プリアニーリングは、５００℃から５５０℃で行える。前記レーザは、ＸｅＣｌエキシマレーザであることが望ましく、前記レーザ照射は、前記基板の温度を５００℃未満に保持した状態で、酸素または窒素雰囲気で実施できる。前記ケミカル液は、３００℃で５分間ベーキングして固化することができる。前記ケミカル液の塗布段階と前記ケミカル液を固化する段階とは、反復可能である。
前記他の技術的課題を解決するために、本発明は、下部電極を形成する第１段階、前記下部電極上に非晶質強誘電膜を形成する第２段階、前記非晶質強誘電膜にレーザを照射し、前記非晶質強誘電膜を結晶化する第３段階、及び前記結晶化された強誘電膜上に上部電極を形成する第４段階を含むことを特徴とする半導体装置のキャパシタ製造方法を提供する。
ここで、前記第２段階は、前記下部電極上に前記強誘電膜ソースを含むケミカル液を塗布する段階、前記ケミカル液を固化する段階、及び前記固化物をプリアニーリングする段階をさらに含むことができる。
前記プリアニーリング、前記レーザビーム照射、及び前記ケミカル液と関連した細部事項は、前記強誘電膜の形成方法と同一であることができる。
前記強誘電膜は、ＰＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＮＴのうち、いずれか一つであることができる。
前記さらに他の技術的課題を解決するために、本発明は、低温工程に適した透明基板、低温ポリシリコン工程が適用された薄膜トランジスタ及びキャパシタを備える半導体メモリ素子の製造方法において、前記薄膜トランジスタに連結されるように下部電極を形成する第１段階、前記下部電極上に非晶質強誘電膜を形成する第２段階、前記非晶質強誘電膜の全面にレーザを照射し、前記非晶質強誘電膜を結晶化する第３段階、及び前記結晶化された強誘電膜上に上部電極を形成する第４段階を含んで形成することを特徴とする強誘電体半導体メモリ素子の製造方法を提供する。
このようなメモリ素子製造方法の前記第２ないし第４段階は、前記キャパシタ製造方法と同一であることができる。
前記強誘電膜は、薄膜状、例えば２５０ｎｍ以下に形成可能である。
前記薄膜トランジスタは、前記透明基板上にバッファ層を形成する段階、前記バッファ層上に非晶質シリコン層を形成する段階、前記非晶質シリコン層をポリシリコン層に結晶化する段階、前記ポリシリコン層をパターニングしてポリシリコン層アイランドを形成する段階、前記ポリシリコン層アイランドの所定領域上にゲート積層物を形成する段階、前記ポリシリコン層アイランドの露出された領域をドーピングする段階、及び前記ポリシリコン層アイランドのドーピングされた領域を活性化する段階を含んで形成される薄膜トランジスタであることができる。
前記ポリシリコン層アイランドのドーピングされた領域は、エキシマレーザを照射して活性化可能である。
このように本発明は、ＣＳＤ法とエキシマレーザ照射方法とを並行して強誘電膜を形成するために、５００℃より低い温度で結晶化された強誘電膜を形成可能である。従って、本発明を利用すれば、強誘電膜形成過程で他部材が受ける熱的損傷を減らすことができる。また、本発明のエキシマレーザを利用した強誘電膜結晶化工程は選択性があるので、別途の付加工程なしに高集積工程に適用可能であり、大量生産も可能である。
本発明は、ＣＳＤ法で非晶質状態の強誘電膜を形成した後、前記非晶質状態の強誘電膜をＸｅＣｌエキシマレーザを利用して結晶化する。すなわち、本発明は、ＣＳＤ法とエキシマレーザ照射法とを結合した方法で強誘電膜の結晶化を図る。よって、キャパシタ形成や半導体メモリ素子の形成などに本発明を利用する場合、強誘電膜形成工程を５００℃より低い温度で進められるので、強誘電膜下に形成されている他の物質層の熱的損傷を最小化できる。また、本発明による方法で強誘電膜を結晶化する場合、レーザビームの選択的吸収が可能であるので、高集積半導体装置の製造工程に本発明をそのまま適用でき、大量生産も可能である。
以下、本発明の実施例による強誘電膜の形成方法、この方法を利用したキャパシタの製造方法及び前記キャパシタ製造方法で形成されたキャパシタを備える半導体メモリ素子の製造方法を、添付された図面を参照して詳細に説明する。この過程で、添付された図面に図示された層や領域などの厚さは、明細書の明確性のために誇張されて図示されている。
まず、本発明の実施例による強誘電膜の形成方法（以下、本発明の第１方法とする）について説明する。
図１を参照すると、強誘電膜蒸着に適した基板３８を準備し（図５における第１段階（５０）、準備された基板３８上に強誘電膜ソースを含むケミカル液を前記基板３８上に所定の厚さのケミカル液層４０となるように塗布する（図５における第２段階（５２）。本発明で使用可能な基板３８は、当該技術分野に公知の強誘電膜蒸着に適した基板であれば特に限定されるものではなく、その形状は目的に応じて適宜選択される。ケミカル液は、所定の厚さ、例えば３０ｎｍから１００ｎｍのケミカル液層４０となるまで塗布できる。ケミカル液層４０を形成するケミカル液は、目的に応じて適宜選択することができるが、例えばＰＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＮＴ膜からなる群のうちから選択されたいずれか一つを形成するためのソースを含むことができる。ケミカル液層４０は、スピンコーティング方式で塗布できる。
次に、得られたケミカル液層４０が形成された基板３８を、ベーキングして前記基板３８上のケミカル液層４０を固化する（図５における第３段階（５４）。前記ベーキングは例えば、３００℃で５分間行う。前記ベーキングの温度及び時間は、ケミカル液層４０を構成するケミカル液の種類及び厚さなどによって適宜最適条件が選択され、特に限定されるものではない。このようにして、図２に図すように、基板３８上に非晶質強誘電膜４２が形成される。
なお、ケミカル液層４０は、一度に所望の厚さを塗布してベーキングできるが、何回かに分けて塗布することもできる。例えば、塗布されたケミカル液層４０の最終的厚さを４０ｎｍとする場合、ケミカル液層４０は、一次塗布時に２０ｎｍを塗布し、二次塗布時に２０ｎｍを塗布してもよい。同様にして、三回以上に分けて塗布することもできる。また、複数回に分けて塗布する場合、各塗布における厚さは同一であっても異なっても良い。
このように、ケミカル液層４０を二回以上に分けて塗布する場合、ベーキングも塗布するごとに実施する。結果的に、ケミカル液層４０を形成する工程とベーキング工程は、ケミカル液層４０が所望の厚さになるまで反復して実施可能である。ケミカル液を複数回に分けて塗布すると、良好な膜質が得られ、かつ十分な厚さの薄膜を得ることができる。
次に、非晶質強誘電膜４２が形成されている基板３８をプリアニーリングする（図５における第５段階（５６）。プリアニーリングは、酸素雰囲気下で例えば３０分間実施するが、その際に温度を、５００℃から５５０℃に保持する。
次に、このように、プリアニーリングされた非晶質強誘電膜４２に所定のエネルギー密度を有するレーザビーム４６を照射する（図５における第６段階（５８）。レーザビーム４６のエネルギー密度は、例えば５０ｍＪ／ｃｍ2から５００ｍＪ／ｃｍ2でありうる。レーザビーム４６の照射は、所定のレーザ、例えばＸｅＣｌエキシマレーザを利用することが望ましいが、ＫｒＦエキシマレーザを利用することもできる。ＸｅＣｌエキシマレーザを使用する場合、レーザビーム４６の照射は、酸素雰囲気または窒素雰囲気下で実施できる。この過程で、基板３８は、４００℃から５００℃の温度を保持する。レーザビーム４６のエネルギー密度が適している場合、レーザビーム４６の照射は一回で終わることができるが、エネルギー密度が適していない場合、少なくとも二回、例えば１００回になることもある。
かかるレーザビーム４６の照射により、プリアニーリングされた非晶質強誘電膜４２が溶けつつ、非晶質誘電膜４２の底、すなわち基板３８の表面に結晶成長のためのシード４４が設けられる。シード４４を中心に結晶が設けられるが、この過程は、非晶質強誘電膜４２の表面につながる。この結果、図４に示すように、基板３８上に結晶質の強誘電膜４８が形成される。
すなわち、以上説明した本発明の前記の第１方法は、図５に示す通り、次の通り五段階に要約できる。
第１段階（５０）：強誘電膜の蒸着に適した基板を準備する；
第２段階（５２）：前記基板上に非晶質強誘電膜を塗布する；
第３段階（５４）：前記塗布された非晶質強誘電膜をベーキングして固化する；
第４段階（５６）：前記ベーキングした非晶質強誘電膜をプリアニーリングする；
第５段階（５８）：前記プリアニーリングした非晶質強誘電膜にエキシマレーザを照射する。
図６は、本発明の第１方法で形成したＰＺＴ膜に対するＸ線回折分析結果を示している。
図６で、第１グラフＧ１は、レーザビームが照射されていないＰＺＴ膜に対するＸ線回折分析結果を表す。第２グラフＧ２は、３００ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを１００回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。第３グラフＧ３は、３２５ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを１００回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。第４グラフＧ４は、３５０ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを１００回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。第５グラフＧ５は、３７５ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを１００回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。第６グラフＧ６は、４００ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを５０回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。第７グラフＧ７は、４２５ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを５０回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。第８グラフＧ８は、４５０ｍＪ／ｃｍ2のエネルギー密度を有するレーザビームを５０回照射したＰＺＴ膜に対するＸ線回折分析結果を表す。
図６で、参照符号Ｐ１は、ＰＺＴ膜の（１００）結晶面に対するピークを表す第１ピーク群を表し、Ｐ２は、ＰＺＴ膜の（２００）結晶面に対するピークを表す第２ピーク群を表す。
第１ピーク群Ｐ１に含まれたピークを比較すると、ＰＺＴ膜にレーザビームを照射したとき（Ｇ２，…，Ｇ８）に観測されるピークの高さが、レーザビームを照射していないとき（Ｇ１）に観測されるピーク高さより高いことが分かる。そして、第２ピーク群Ｐ２に含まれたピークの比較結果も同一であることが分かる。
また、第１ピーク群Ｐ１のうち、ＰＺＴ膜にレーザビームを照射したとき（Ｇ２，…，Ｇ８）に観測されるピークだけを比較すれば、ＰＺＴ膜に照射されるレーザビームのエネルギー密度が高いほど、観測されるピークの高さは、高くなることが分かる。
このような結果から、本発明の第１方法によって強誘電膜を形成した場合、強誘電膜の結晶化率が高まっていることが判る。
次に、前記の本発明の第１方法で形成した強誘電膜の種々の応用例を説明する。
まず、本発明の第１方法で形成した強誘電膜を含むキャパシタの製造方法（以下、本発明の第２方法）を図７及び図８を参照して説明する。
図７を参照すると、まず、ベース物質膜５９上に下部電極６０を形成する。下部電極６０は、地面に垂直な方向にストライプ状に形成される。ベース物質膜５９、下部電極６０は、当該技術分野に周知の素材から適宜選択され、所定の形状に形成される。ベース物質膜５９上に、下部電極６０を覆う誘電膜６２を形成する。誘電膜６２は、強誘電膜から形成可能であるが、例えばＰＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＮＴ膜のうち、選択されたいずれか一つから形成可能である。この場合、誘電膜６２は、前記の本発明の第１方法により形成可能である。すなわち、下部電極６０がストライプ状に形成されたベース物質膜５９（第１方法における基板に相当）を準備し（図５における第１段階（５０）に相当）、次いで、例えば 前記基板上に非晶質強誘電膜を塗布し（図５における第２段階（５２））；前記塗布された非晶質強誘電膜をベーキングして固化し（図５における第３段階（５４））；前記ベーキングした非晶質強誘電膜をプリアニーリングし（図５における第４段階（５６）し；前記プリアニーリングした非晶質強誘電膜にエキシマレーザを照射する（図５における第５段階（５８）ことによって形成することができる。
第１の方法と同様にして、ケミカル液層４０は、一度に所望の厚さを塗布してベーキングできるが、何回かに分けて塗布することもできる。
誘電膜６２として強誘電膜が使われる場合、下部電極６０は、誘電膜６２のエッチング工程に耐えることができる耐エッチング性金属、例えばＰｔ、Ｒｕなどを使用して形成できる。
次に、図８に示すように、誘電膜６２上に上部電極６４を形成する。上部電極６４は、下部電極６０に垂直方向にストライプ状に形成することが望ましい。上部電極６４は、誘電膜６２と界面特性にすぐれる金属、例えばＰｔから形成可能である。
図８に示した最終図面は、図９に図示した、下部電極６０及び上部電極６４が交差するように備わったキャパシタＣ１１を８−８’方向に切開した断面を示したものである。図９には、便宜上、誘電膜６２とベース物質膜５９とを図示していない。
このようにして第２方法により得られる強誘電膜を含むキャパシタは、強誘電膜形成工程を５００℃より低い温度で進められるので、強誘電膜下に形成されている他の物質層の熱的損傷を最小化できる。また、本発明による方法で強誘電膜を結晶化する場合、レーザビームの選択的吸収が可能であるので、高集積半導体装置の製造工程に本発明をそのまま適用でき、大量生産も可能である。
次に、本発明の第２方法により形成したキャパシタを備える半導体メモリ素子の製造方法を、図１０から図１５を参照して詳細に説明する。
図１０を参照すると、基板７０上に第１バッファ層７２を形成する。基板７０は、低温工程に適した透明基板、例えばガラス基板であることができる。そして、第１バッファ層７２は、例えばシリコン酸化膜であることができる。次に、第１バッファ層７２上に、低温ポリシリコン工程の適用された薄膜トランジスタを形成する。
具体的には、第１バッファ層７２上にポリシリコン層７４を形成する。ポリシリコン層７４は、基板７０上に非晶質シリコン層（図示せず）を形成した後、これを結晶化させて形成可能である。前記非晶質シリコン層の結晶化工程は、エキシマレーザを利用して低温で実施することが望ましい。このように、ポリシリコン層７４を形成した後、図１１に示するように、ポリシリコン層７４の所定領域上にゲート積層物７６を形成する。ゲート積層物７６は、順次に積層されたゲート絶縁膜７６ａとゲート電極７６ｂとを含む。ゲート絶縁膜７６ａは、シリコン酸化膜から形成可能であるが、シリコン酸化膜より誘電率が大きい、いわゆるハイＫ（ｈｉｇｈ−ｋ）と呼ばれる誘電膜から形成することもできる。ゲート電極７６ｂは、金属、例えばＡｌから形成することもでき、シリサイド物質から形成することもできる。ゲート電極７６ｂ上に、ゲート保護膜（図示せず）をさらに形成できる。このように、ゲート積層物７６を形成した後、ゲート積層物７６をマスクとして使用し、ポリシリコン層７４の露出された領域に導電性不純物をドーピングし、ドーピングされた不純物を活性化させる。前記ドーピングされた不純物の活性化は、低温で実施することが望ましく、例えばエキシマレーザを利用できる。このようにして、ポリシリコン層７４にソース領域７４ｓ及びドレイン領域７４ｄが形成される。ポリシリコン層７４中で、ゲート積層物７６の下部分は、ソース領域７４ｓとドレイン領域７４ｄとを連結するチャンネル領域７４ｃになる。ゲート積層物７６とソース領域７４ｓ及びドレイン領域７４ｄは、薄膜トランジスタを構成する。
いずれの構成要素も半導体メモリ素子において従来公知の物質あるいは適用可能な物質から構成されるもので、本発明はこのような構成要素を構成する物質に限定されるものではない。例えば、ポリシリコン層７４は、同等な低温工程が適用される他の物質層、例えばＳｉＯＧ(Silicon on Glass)層に代替も可能である。
次に、図１２に示すように、第１バッファ層７２上に前記薄膜トランジスタを覆う層間絶縁層７８を形成する。そして、層間絶縁層７８上に第２バッファ層８０を形成する。
次に、第２バッファ層８０と層間絶縁層７８とに、ドレイン領域７４ｄが露出されるコンタクトホールｈ１を形成する。コンタクトホールｈ１は、写真及びエッチング工程を利用して形成可能である。コンタクトホールｈ１は、導電性プラグ８２で充填する。
次に、図１４に示すように、第２バッファ層８０上に導電性プラグ８２を覆う下部電極８４を形成する。下部電極８４は、ＰＺＴ膜のような強誘電膜と優秀な界面特性を保持できる電極、例えば白金電極から形成可能である。下部電極８４と導電性プラグ８２との間にドーピング物質の拡散や接触抵抗を下げることができる物質をさらに形成できる。
下部電極８４を形成した後、第２バッファ層８０上に非晶質の強誘電膜８６を所定厚さに形成する。非晶質の強誘電膜８６は、例えばＰＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＮＴ膜のうち、いずれか一つのソース物質を含むケミカル液を塗布した後、塗布されたケミカル液をベーキングしてプリアニーリングして形成可能である。前記ケミカル液の塗布工程と前記ベーキング及びプリアニーリング工程は、前記の本発明の第１方法によって実施可能である。
なお、この際に第１の方法と同様にして、ケミカル液の塗布工程とプレアニ―リングは反復して行うことができる。
次に、非晶質強誘電膜８６にレーザビーム８８を照射する。レーザビーム８８は、エキシマレーザから放出されたレーザビームであることが望ましく、そのうちでもＸｅＣｌエキシマレーザから放出されたレーザビーム（波長：３０８ｎｍ、パルス幅：２０ｎｓ）がさらに一層望ましい。レーザビーム８８のエネルギー密度、照射回数、レーザビーム８８照射時のガス雰囲気及び温度を始めとするレーザビーム８８の照射による非晶質強誘電膜８６の変化は、本発明の第１方法で前記した通りである。
かかるレーザビーム８８の照射により、非晶質強誘電膜８６は、図１５に示すように、結晶質の強誘電膜８６ａになる。次に、結晶質の強誘電膜８６ａ上にプレート電極９０を形成する。プレート電極９０は、下部電極８４と同じ理由でＰｔなどで形成可能である。プレート電極９０は、上部電極として使われる。このようにして、トランジスタと強誘電体キャパシタとを備える半導体メモリ素子が形成される。
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されるものである。例えば、本発明が属する技術分野で当業者ならば、キャパシタ製造工程や半導体メモリ素子の製造工程以外の製造工程にも本発明の第１方法を適用できるであろう。また、半導体メモリ素子を形成する過程で、薄膜トランジスタのソース領域及びドレイン領域の活性化は、レーザビームを照射する方法以外の他の方法で実施できるであろう。よって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められるものである。
本発明は、強誘電膜が使われるあらゆる製品に使われる。例えば、ＦＲＡＭの製造に適用でき、これをメモリ素子として使用するあらゆる電子製品の製造に適用可能である。
本発明の実施例による強誘電膜の形成方法を段階別に表した断面図である。 本発明の実施例による強誘電膜の形成方法を段階別に表した断面図である。 本発明の実施例による強誘電膜の形成方法を段階別に表した断面図である。 本発明の実施例による強誘電膜の形成方法を段階別に表した断面図である。 図１から図４に示す強誘電膜の形成方法を要約して表したブロック図である。 図１ないし図４に図示した強誘電膜の形成方法により形成したＰＺＴ膜に対する結晶分析結果を表したグラフである。 図１ないし図４に示す強誘電膜の形成方法を利用した本発明のキャパシタ製造方法を段階別に表した断面図である。 図１ないし図４に示す強誘電膜の形成方法を利用した本発明のキャパシタ製造方法を段階別に表した断面図である。 下部及び上部電極が交差する形態に備わったキャパシタのセルアレイを表した平面図である。 図７及び図８に示すキャパシタ製造方法により形成したキャパシタを備える本発明の半導体メモリ素子の製造方法を段階別に表した断面図である。 図７及び図８に示すキャパシタ製造方法により形成したキャパシタを備える本発明の半導体メモリ素子の製造方法を段階別に表した断面図である。 図７及び図８に示すキャパシタ製造方法により形成したキャパシタを備える本発明の半導体メモリ素子の製造方法を段階別に表した断面図である。 図７及び図８に示すキャパシタ製造方法により形成したキャパシタを備える本発明の半導体メモリ素子の製造方法を段階別に表した断面図である。 図７及び図８に示すキャパシタ製造方法により形成したキャパシタを備える本発明の半導体メモリ素子の製造方法を段階別に表した断面図である。 図７及び図８に示すキャパシタ製造方法により形成したキャパシタを備える本発明の半導体メモリ素子の製造方法を段階別に表した断面図である。
符号の説明
３８ 基板
４０ ケミカル液層
４２ 非晶質強誘電膜
４４ シード
４６ レーザビーム
４８ 結晶質強誘電膜

Claims (27)

  1. 基板を準備する第１段階と、
    前記基板上に非晶質強誘電膜を蒸着する第２段階と、
    前記非晶質強誘電膜にレーザビームを照射し、前記非晶質強誘電膜を結晶化する第３段階と、
    を含むことを特徴とする強誘電膜の形成方法。
  2. 前記第２段階は、
    前記基板上に強誘電膜ソースを含むケミカル液を塗布する段階と、
    前記ケミカル液を固化する段階と、
    前記固化物をプリアニーリングする段階と、
    をさらに含むことを特徴とする請求項１に記載の強誘電膜の形成方法。
  3. 前記プリアニーリングは、５００℃から５５０℃で実施することを特徴とする請求項２に記載の強誘電膜の形成方法。
  4. 前記レーザビームは、ＸｅＣｌエキシマレーザビームとＫｒＦエキシマレーザビームのうち、いずれか一つであることを特徴とする請求項１から請求項３のいずれか１項に記載の強誘電膜の形成方法。
  5. 前記レーザ照射は、前記基板の温度を５００℃より低い温度に保持した状態で、酸素または窒素雰囲気で実施することを特徴とする請求項１から請求項４のいずれか１項に記載の強誘電膜の形成方法。
  6. 前記ケミカル液は、３００℃で５分間ベーキングして固化することを特徴とする請求項２から請求項５のいずれか１項に記載の強誘電膜の形成方法。
  7. 前記ケミカル液の塗布段階と前記ケミカル液を固化する段階は、反復することを特徴とする請求項２から請求項６のいずれか１項に記載の強誘電膜の形成方法。
  8. 前記レーザビームのエネルギー密度は、５０ｍＪ／ｃｍ2から５００ｍＪ／ｃｍ2であることを特徴とする請求項１から請求項７のいずれか１項に記載の強誘電膜の形成方法。
  9. 前記レーザビームは、１回から１００回照射することを特徴とする請求項８に記載の強誘電膜の形成方法。
  10. 前記強誘電膜は、ＰＺＴ膜、ＳＢＴ膜、ＢＬＴ膜及びＢＮＴ膜のうち、選択されたいずれか一つであることを特徴とする請求項１から請求項９のいずれか１項に記載の強誘電膜の形成方法。
  11. 下部電極を形成する第１段階と、
    前記下部電極上に非晶質強誘電膜を形成する第２段階と、
    前記非晶質強誘電膜にレーザを照射し、前記非晶質強誘電膜を結晶化する第３段階と、
    前記結晶化された強誘電膜上に上部電極を形成する第４段階と、
    を含むことを特徴とする半導体装置のキャパシタ製造方法。
  12. 前記第２段階は、
    前記下部電極上に強誘電膜ソースを含むケミカル液を塗布する段階と、
    前記ケミカル液を固化する段階と、
    前記固化物をプリアニーリングする段階と、
    をさらに含むことを特徴とする請求項１１に記載の半導体装置のキャパシタ製造方法。
  13. 前記プリアニーリングは、５００℃から５５０℃で実施することを特徴とする請求項１２に記載の半導体装置のキャパシタ製造方法。
  14. 前記レーザビームは、ＸｅＣｌエキシマレーザビームとＫｒＦエキシマレーザビームのうち、いずれか一つであることを特徴とする請求項１１に記載の半導体装置のキャパシタ製造方法。
  15. 前記レーザ照射は、前記下部電極の温度を５００℃より低く保持した状態で、酸素または窒素雰囲気で実施することを特徴とする請求項１１から請求項１４のいずれか１項に記載の半導体装置のキャパシタ製造方法。
  16. 前記ケミカル液は、３００℃で５分間ベーキングして固化することを特徴とする請求項１２から請求項１５のいずれか１項に記載の半導体装置のキャパシタ製造方法。
  17. 前記ケミカル液の塗布段階と前記ケミカル液を固化する段階とを反復することを特徴とする請求項１２から請求項１６のいずれか１項に記載の半導体装置のキャパシタ製造方法。
  18. 前記レーザビームのエネルギー密度は、５０ｍＪ／ｃｍ2から５００ｍＪ／ｃｍ2であることを特徴とする請求項１１から請求項１７のいずれか１項に記載の半導体装置のキャパシタ製造方法。
  19. 前記レーザビームは、１回から１００回照射することを特徴とする請求項１８に記載の半導体装置のキャパシタ製造方法。
  20. 低温工程に適した透明基板と、低温ポリシリコン工程が適用された薄膜トランジスタと、キャパシタとを備える半導体メモリ素子の製造方法において、
    前記薄膜トランジスタに連結されるように下部電極を形成する第１段階と、
    前記下部電極上に非晶質強誘電膜を形成する第２段階と、
    前記非晶質強誘電膜にレーザを照射し、前記非晶質強誘電膜を結晶化する第３段階と、
    前記結晶化された強誘電膜上に上部電極を形成する第４段階と、
    を含むことを特徴とする半導体メモリ素子の製造方法。
  21. 前記第２段階は、
    前記下部電極上に前記強誘電膜のソースを備えるケミカル液を塗布する段階と、
    前記ケミカル液を固化する段階と、
    前記固化物をプリアニーリングする段階と、
    をさらに含むことを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
  22. 前記ケミカル液を塗布する段階と前記ケミカル液を固化する段階とを反復することを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
  23. 前記非晶質強誘電膜にＸｅＣｌエキシマレーザビームを照射することを特徴とする請求項２０から請求項２２のいずれか１項に記載の半導体メモリ素子の製造方法。
  24. 前記レーザ照射の間に、前記トランジスタが形成されている基板は、５００℃より低い温度に保持し、酸素または窒素ガス雰囲気を保持することを特徴とする請求項２０から請求項２３のいずれか１項に記載の半導体メモリ素子の製造方法。
  25. 前記プリアニーリングは、５００℃から５５０℃で実施することを特徴とする請求項２１から請求項２４のいずれか１項に記載の半導体メモリ素子の製造方法。
  26. 前記薄膜トランジスタは、
    前記透明基板上にバッファ層を形成する段階と、
    前記バッファ層上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層をポリシリコン層に結晶化する段階と、
    前記ポリシリコン層をパターニングし、ポリシリコン層アイランドを形成する段階と、
    前記ポリシリコン層アイランドの所定領域上にゲート積層物を形成する段階と、
    前記ポリシリコン層アイランドの露出された領域をドーピングする段階と、
    前記ポリシリコン層アイランドのドーピングされた領域を活性化する段階と、
    を含むことを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
  27. 前記ポリシリコン層アイランドにエキシマレーザを照射し、前記ポリシリコン層アイランドのドーピングされた領域を活性化することを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
JP2005277073A 2004-09-24 2005-09-26 強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法 Withdrawn JP2006093713A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040077152A KR100612860B1 (ko) 2004-09-24 2004-09-24 강유전막 형성방법, 이를 이용한 커패시터 및 반도체메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
JP2006093713A true JP2006093713A (ja) 2006-04-06

Family

ID=36099728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005277073A Withdrawn JP2006093713A (ja) 2004-09-24 2005-09-26 強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法

Country Status (4)

Country Link
US (2) US20060068507A1 (ja)
JP (1) JP2006093713A (ja)
KR (1) KR100612860B1 (ja)
CN (1) CN1770392A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218753A (ja) * 2007-03-05 2008-09-18 Fujitsu Ltd 電子部品および電子部品の製造方法
WO2012014775A1 (ja) * 2010-07-28 2012-02-02 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
JP2017225567A (ja) * 2016-06-21 2017-12-28 株式会社三共 スロットマシン

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009020920A (ja) * 2007-07-10 2009-01-29 Shin Etsu Chem Co Ltd 磁気記録媒体用多結晶シリコン基板および磁気記録媒体
KR102606923B1 (ko) 2018-06-21 2023-11-27 삼성디스플레이 주식회사 표시장치
CN112289823A (zh) * 2019-07-24 2021-01-29 陕西坤同半导体科技有限公司 显示面板中制备铁电元件的方法、显示面板及制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3206105B2 (ja) * 1992-06-09 2001-09-04 セイコーエプソン株式会社 誘電体素子の製造方法及び半導体記憶装置
JP3527074B2 (ja) * 1997-10-08 2004-05-17 シャープ株式会社 表示装置の製造方法
JP2000031411A (ja) * 1998-07-09 2000-01-28 Oki Electric Ind Co Ltd 強誘電体薄膜の製造方法
JP2002170938A (ja) * 2000-04-28 2002-06-14 Sharp Corp 半導体装置およびその製造方法
AU2001260374A1 (en) * 2000-05-15 2001-11-26 Asm Microchemistry Oy Process for producing integrated circuits
US6787433B2 (en) * 2001-09-19 2004-09-07 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2003218102A (ja) 2002-01-23 2003-07-31 Komatsu Ltd 誘電体膜の処理装置及び誘電体膜の処理方法
US6632729B1 (en) 2002-06-07 2003-10-14 Advanced Micro Devices, Inc. Laser thermal annealing of high-k gate oxide layers
JP4811551B2 (ja) * 2003-03-26 2011-11-09 セイコーエプソン株式会社 強誘電体膜の製造方法および強誘電体キャパシタの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218753A (ja) * 2007-03-05 2008-09-18 Fujitsu Ltd 電子部品および電子部品の製造方法
WO2012014775A1 (ja) * 2010-07-28 2012-02-02 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
JP2012028716A (ja) * 2010-07-28 2012-02-09 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
JP2017225567A (ja) * 2016-06-21 2017-12-28 株式会社三共 スロットマシン

Also Published As

Publication number Publication date
KR20060028116A (ko) 2006-03-29
KR100612860B1 (ko) 2006-08-14
US20060068507A1 (en) 2006-03-30
CN1770392A (zh) 2006-05-10
US20080261333A1 (en) 2008-10-23

Similar Documents

Publication Publication Date Title
US7452762B2 (en) Thin film transistor and method of fabricating the same
CN100555570C (zh) 形成多晶硅薄膜的方法及用该方法制造薄膜晶体管的方法
US8236673B2 (en) Methods of fabricating vertical semiconductor device utilizing phase changes in semiconductor materials
TW595003B (en) Thin-film transistor and method for manufacturing same
US20130178038A1 (en) Semiconductor device and method of manufacturing the same
US20170004967A1 (en) Method of fabricating hafnium oxide layer and semiconductor device having the same
KR19980086477A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2006093713A (ja) 強誘電膜の形成方法、これを利用したキャパシタ及び半導体メモリ素子の製造方法
JP2002151428A (ja) 熱処理方法及び半導体装置の製造方法
US20040183073A1 (en) Large grain size polysilicon films formed by nuclei-induced solid phase crystallization
JP4744885B2 (ja) 半導体装置の製造方法
US6472229B1 (en) Method for manufacturing a ferroelectric capacitor having improved polarization characteristics and a method for manufacturing a ferroelectric memory device incorporating such capacitor
US7880115B2 (en) Method for laser annealing to form an epitaxial growth layer
US6507060B2 (en) Silicon-based PT/PZT/PT sandwich structure and method for manufacturing the same
US7723168B2 (en) Method of manufacturing a stacked transistor having a polycrystalline Si film
JP4165305B2 (ja) 結晶質半導体材料の製造方法および半導体装置の製造方法
JP3190512B2 (ja) 半導体作製方法
TWI279840B (en) Polysilicon thin-film transistors and fabricating method thereof
JP2009246235A (ja) 半導体基板の製造方法、半導体基板及び表示装置
JP2007115786A (ja) 半導体基板の製造方法及び半導体基板
JP2009239129A (ja) 強誘電体メモリ素子の製造方法
JP2008311425A (ja) 光吸収性キャップ膜の形成方法、半導体膜の結晶化方法、及び薄膜トランジスタの製造方法
JP2007184442A (ja) 強誘電体キャパシタ
JP2002314045A (ja) 強誘電体薄膜の形成方法、強誘電体メモリおよび強誘電体メモリの製造方法
JP2005150438A (ja) 半導体デバイスの製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20061102

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080722

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090525