KR20040009692A - 커패시터를 갖는 반도체 장치 및 그 제조방법 - Google Patents

커패시터를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 커패시터를 갖는 반도체 장치에 관한 것으로서, 상세하게는 베리드 콘택(BURIED CONTACT)과 스토리지 홀(STORAGE HOLE)을 합성한 구조로 형성되는 OCS(ONE CYLINDER STORAGE) 형의 커패시터를 갖는 반도체 장치및 그 제조방법이다.
상기 커패시터는 상기 베리드 콘택에 까지 확장되어 커패시터 면적을 증가시켜서 커패시터의 정전용량및 상기 반도체 장치의 리푸레쉬 시간(REFRESH TIME)을 향상시킨다.

Description

커패시터를 갖는 반도체 장치 및 그 제조방법{A SEMICONDUCTOR DEVICE HAVING A CAPACITOR AND A FABRICATION METHOD THEREOF}
본 발명은 커패시터를 갖는 반도체 장치에 관한 것으로서, 상세하게는 베리드 콘택(BURIED CONTACT)과 스토리지 홀(STORAGE HOLE)을 병합한 구조로 형성되는 OCS(ONE CYLINDER STORAGE) 형의 커패시터를 갖는 반도체 장치및 그 제조방법에 관한 것이다.
최근 반도체 장치의 디자인 룰 축소로 인한 정전용량을 높이기 위해서, 커패시터의 형태는 트렌치 구조와 핀 구조및 박스 구조등 여러가지의 변형을 통해서 궁극적으로는 OCS 구조를 지향하고 있는 추세이다.
그러나, 상기 OCS 구조를 갖는 커패시터의 정전용량은, 축소되는 디자인 룰대비 상기 반도체 장치의 집적도 증가때문에, 개별 소자의 구동에 따른 허용 시간내에 데이타 손실에 대한 우려로 모양의 변형을 통해서 더욱 더 증가시키는 것이 요구된다.
이하, 첨부한 도면을 참조하여 종래 기술을 설명한다.
도 1a 는 종래 기술의 베리드 콘택 노드를 갖는 반도체 장치의 단면도이다.
도 1a 와 같이, 반도체 기판(30)이 갖는 게이트 산화막(41) 위에 제 1 폴리막/ WSi 막/ 제 1 질화막(43, 45, 47)의 적층 순으로 형성된 게이트와 게이트 스페이서(49)에 인접되어 선택된 영역에서 기판(30)과 접촉되는 패드(51)를 형성하고, 제 1 절연막(53)에 형성된 BC(55, BURIED CONTACT)에 제 2 폴리막(60)을 매립한 후에 순차적으로 제 2 질화막(62)과 제 2 절연막(70)을 증착시킨다.
상기 패드(51)는 하부로는 게이트의 소오스 또는 드레인(도면에 미 도시)과 접촉되고, 상부로는 제 2 폴리막(60)과 연결되어 상기 반도체 장치의 데이타를 이동시키는 배선 역할을 한다.
상기 제 2 질화막(62)은 건식 식각에 대한 스터퍼(STOPPER) 막 역할을 한다.
도 1b 는 종래 기술의 스토리지 홀과 스토리지 폴리막을 갖는 반도체 장치의 단면도이다.
도 1b 와 같이, 제 2 절연막(70-1)에 형성된 스토리지 홀(71)에 순차적으로 스토리지 폴리막(73)과 제 3 절연막(75)을 증착한다.
상기 스토리지 홀(71)은 BC(55) 직경보다 크게하고, 도시된 도 1a 에서 제 2 절연막(70)과 제 2 질화막(62)을 식각하여 제 2 폴리막(60)이 노출되도록 형성한다 .
상기 식각된 제 2 절연막(62-1)은 스토리지 홀(71) 형성시에 건식 식각(도면에 미도시)에 대한 스터퍼(STOPPER) 막의 역할을 한다.
도 1c 는 종래 기술의 스토리지 노드가 형성된 반도체 장치의 단면도이다.
도 1c 와 같이, 도 1b 에서 제 3 절연막(75)과 스토리지 폴리막(73)을 식각해서 제 2 절연막(70-1)의 상면에서 스토리지 폴리막(73)을 완전히 제거하고, 스토리지 폴리막(73)으로 분리된 제 2 절연막(70-1)과 제 3 절연막(75)을 웨트 (WET) 에칭하여 스토리지 노드(73-1)를 형성한다.
상기 스토리지 노드(73-1)는 커패시터(도면에 미 도시)의 하부 전극 역할을하며, 상기 제 2 질화막(62-1)은 웨트 에칭(도면에 미 도시)으로 제 1 절연막(53)이 식각되지 않도록 버퍼(BUFFER) 막 역할을 한다.
그러나, 전하가 CHARGE-UP 되는 스토리지 면적은 제 2 폴리막(60)과 접촉되어 상기 제 2 폴리막(60) 위로 형성된 스토리지 노드(73-1)에 한정되므로, 정전용량 (CAPACITANCE)을 증가시키는데 한계가 있다.
상기 기술적 과제를 해결하기 위해서, 본 발명은 자기 정렬(SELF ALIGN) 개구부를 제 1 절연막과 제 2 절연막사이에 형성하고 자기 정렬 개구부를 유도된 마스크로 하여 스토리지 홀을 제 1 절연막과 제 2 절연막에 형성해서 스토리지 노드의 면적을 증가시키는 것이다.
도 1a 는 종래 기술의 베리드 콘택 노드를 갖는 반도체 장치의 단면도.
도 1b 는 종래 기술의 스토리지 홀과 스토리지 폴리막을 갖는 반도체 장치의 단면도.
도 1c 는 종래 기술의 스토리지 노드가 형성된 반도체 장치의 단면도.
도 2a 는 본 발명의 게이트(GATE)와 패드(PAD)가 형성된 반도체 장치의 단면도.
도 2b 는 본 발명의 자기 정렬(SELF ALIGN) 개구부가 형성된 반도체 장치의 단면도.
도 2c 는 본 발명의 스토리지 홀과 스토리지 폴리막을 갖는 반도체 장치의 단면도.
도 2d 는 본 발명의 스토리지 노드가 형성된 반도체 장치의 단면도.
( 도면의 주요 부분에 대한 부호의 설명 )
100: 반도체 기판 201: 게이트 산화막
203: 제 1 폴리막 205: WSi 막
207: 제 1 질화막 209: 게이트 스페이서
211: 패드(PAD) 300, 300-1: 제 1 절연막
401: 개구부를 갖는 패턴 403: 스페이서
405, 405-1: 제 2 절연막 407: 스토리지 홀(HOLE)
409: 스토리지 폴리막 409-1: 스토리지 노드(NODE)
411: 제 3 절연막
상기 기술적 과제를 구현하기 위해서, 본 발명의 반도체 장치는 게이트와 패드의 상면에 형성된 제 1 절연막을 갖는 반도체 기판과, 상기 제 1 절연막에 형성되고 상기 패드에 정렬된 개구부를 갖는 패턴과 상기 패턴의 측면에 형성되고 스페이서로 구성된 자기 정렬 매스크와, 상기 자기 정렬 매스크의 일부분과 접촉되고상기 제 1 절연막에 형성된 스토리지 홀을 갖는 것을 특징으로 한다.
상기 자기 정렬 매스크는 질화막인 것이 바람직하다.
상기 스토리지 노드의 직경은 자기 정렬 마스크를 기준으로 상/ 하로 각기 다르게 형성한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 게이트와 패드에 증착된 제 1 절연막의 상면에 개구부를 갖는 패턴과 상기 패턴 측면에 스페이서가 형성된 반도체 기판을 준비하는 단계와, 상기 패턴과 스페이서를 자기 정렬 매스크로 하여 제 1 절연막에 스토리지 홀을 형성해서 상기 패드를 노출시키는 단계와, 상기 자기 정렬 매스크의 일부분과 접촉되고 상기 스토리지 홀을 통해서 상기 패드와 접촉되는 스토리지 노드를 형성하는 단계를 갖는 것을 특징으로 한다.
상기 개구부를 갖는 패턴의 두께는 1000 ~ 1500Å 인 것이 바람직하다.
상기 스페이서는 개구부를 갖는 패턴의 두께를 유지하면서 형성된 것이다.
상기 개구부를 갖는 패턴과 스페이서는 각기 질화막과 제 1 절연막과의 선택비를 이용하여 형성한다.
상기 자기 정렬 매스크는 스토리지 홀 형성시에 건식 식각에 대한 스터퍼(STOPPER) 막의 역할을 한다.
상기 자기 정렬 매스크는 리프트 오프(LIFT-OFF) 공정에서 웨트 에천트(WET ETCHANT)의 버퍼(BUFFER) 막의 역할을 한다.
상기 스토리지 홀은 제 1 내지 제 2 절연막과 질화막의 선택비를 이용하여 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 는 본 발명의 게이트(GATE)와 패드(PAD)가 형성된 반도체 장치의 단면도이다.
도 2a 와 같이, 반도체 기판(100)이 갖는 게이트 산화막(201) 위에 제 1 폴리막/ WSi 막/ 제 1 질화막(203, 205, 207)의 적층 순으로 형성된 게이트와 게이트 스페이서(209)와 인접되어 선택된 영역에서 기판(100)과 접촉되는 패드(211)를 형성하고, 상기 게이트와 패드(211)에 제 1 절연막(300)을 증착한다.
상기 패드(211)는 게이트와 게이트 스페이서(209)가 이루는 구조에 의한 자기 정렬 콘택에 폴리막을 매립하여 형성한다.
상기 패드(211)는 셀 어레이에서 BC(BURIED CONTACT) 와 DC(DIRECT CONTACT) 의 중간 배선의 역할을 한다.
상기 제 1 절연막(300)의 두께는 종래 기술에서 도시된 제 1 절연막(53)의 두께와 동일되게 증착한다.
도 2b 는 본 발명의 자기 정렬(SELF ALIGN) 개구부가 형성된 반도체 장치의 단면도이다.
도 2b 와 같이, 제 2 질화막으로 패드(211)에 정렬되고 개구부를 갖는 패턴(401)을 형성하고 상기 패턴(401)의 측면에 제 3 질화막으로 스페이서(403)를 형성해서 자기 정렬 마스크를 제 1 절연막(300)에 만들고, 상기 자기 정렬 마스크와 제 1 절연막(300)에 제 2 절연막(405)을 증착한다.
상기 제 2 절연막(405)의 두께는, BC(BURIED CONTACT) 가 형성되지 않는 부위의 제 1 절연막 상면에서 측정하였을 때에, 종래 기술에서 도시된 제 2 절연막(70)의 두께와 동일되게 증착한다.
상기 제 2 질화막의 두께는 1000 ~ 1500Å 으로 하여 스페이서(403)와 스토리지 홀(도면에 미 도시) 형성시에 에칭 스터퍼(STOPPER) 막으로 사용한다.
상기 스페이서(403)는 개구부를 갖는 패턴(401)의 두께를 유지하면서 형성한다.
상기 자기 정렬 매스크는 제 1 절연막(300)과 제 2 절연막(405)에 형성될 스토리지 홀(도면에 미 도시)의 직경을 다르게 해주고 또한, 상기 홀이 패드(211)에 유도되어 패드(211) 일부분이 노출되도록 해주는 역할을 한다.
도 2c 는 본 발명의 스토리지 홀과 스토리지 폴리막을 갖는 반도체 장치의 단면도이다.
도 2c 와 같이, 도 2b 에서 제 1 절연막(300)과 제 2 절연막(405)에 자기 정렬 마스크를 통해서 스토리지 홀(407)을 형성하고, 패드(211)와 스토리지 홀(407)과 제 2 절연막(405-1)의 상면에 스토리지 폴리막(409)을 증착하고, 상기 스토리지 폴리막(409)에 제 3 절연막(411)을 증착한다.
상기 자기 정렬 마스크는 스토리지 홀(407) 형성시에 건식 식각(도면에 미 도시)에 대한 스터퍼(STOPPER) 역할을 한다.
상기 스토리지 홀(407) 형성시에는 도 2b 에 도시된 제 2 절연막(405)이 식각되어 자기 정렬 마스크가 노출되면 선택비를 달리하여 도 2b 에 제 1 절연막(300)이 식각이 완료되는 시점까지 개구부를 갖는 패턴(401)과스페이서(403)가 에칭되지 않도록 한다.
상기 스토리지 홀(407)의 직경은 자기 정렬 마스크를 기준으로 상/ 하로 각기 다른 크기를 갖게 한다.
도 2d 는 본 발명의 스토리지 노드가 형성된 반도체 장치의 단면도이다.
도 2d 와 같이, 도시된 도 2c 에서 제 3 절연막(411)을 에치 백(ETCH BACK)해서 노출되는 제 2 절연막(300-1)의 상면에 있는 스토리지 폴리막(409)을 제거하고, 상기 제 2 절연막(300-1)의 측면에 있는 스토리지 폴리막(409)으로 분리된 제 2 내지 제 3 절연막(405-1, 411)을 웨트 에칭(도면에 미 도시, WET ETCHING) 으로 식각하여 스토리지 노드(409-1)를 형성한다.
상기 웨트 에칭 공정으로 제거해야 할 절연막(300-1, 411)의 량은 자기 정렬 마스크 위로 종래 기술과 동일한 제 2 내지 제 3 절연막(53, 70-1)의 량과, 종래 기술대비 제 1 절연막(300-1)에 형성된 스토리지 폴리막(409)에 증착되었던 제 3 절연막의 량의 합(SUM)이다.
즉, 웨트 식각 시간이 종래 기술대비 제거해야 할 절연막의 량이 많아서 증가되고, 이는 웨트 에천트(WET ETCHANT)에 의한 제 1 절연막이 식각될 우려가 있슴을 의미한다.
그러나, 상기 자기 정렬 마스크가 갖는 스페이서(403)는, 웨트 에천트에 의한 제 1 절연막(300-1)이 식각되는 우려를 없애기 위해서, 상기 마스크를 구성하는 개구부 패턴(401)의 측면에 형성한 것이다.
그리고, 상기 스토리지 노드(409-1)의 면적은, 종래 기술대비 제 1절연막(300-1)에도 형성되어 있어서, 증가된다.
본 발명은 디자인 룰이 축소된 반도체 장치에서 종래 기술대비 스토리지 노드의 면적을 늘려서 상기 반도체 장치가 갖는 커패시터의 정전용량(CAPACITANCE)을 증가시킬 수 있다.
상술한 바와 같이, 본 발명은 종래 기술의 베리드 콘택(BURIED CONTACT)과 스토리지 홀을 머지(MERGE)하여 스토리지 홀 형성시에 자기 정렬 매스크를 통해서 패드를 노출시켜서 스토리지 노드의 면적을 증가시킬 수 있다.
또한, 상기 면적 증가로 인한 반도체 장치의 리푸레쉬 주기가 늘어나서 설계 퍼포먼스가 향상될 수 있다.

Claims (9)

  1. 게이트와 패드의 상면에 형성된 제 1 절연막을 갖는 반도체 기판과;
    상기 제 1 절연막에 형성되고 상기 패드에 정렬된 개구부를 갖는 패턴과 상기 패턴의 측면에 형성되고 스페이서로 구성된 자기 정렬 매스크와;
    상기 자기 정렬 매스크의 일부분과 접촉되고 상기 제 1 절연막에 형성된 스토리지 홀; 을 갖는 것이 특징인 커패시터를 갖는 반도체 장치.
  2. 제 1 항에 있어서, 상기 자기 정렬 매스크는 질화막인 것이 특징인 커패시터를 갖는 반도체 장치.
  3. 제 1 항에 있어서, 상기 스토리지 노드의 직경은 자기 정렬 마스크를 기준으로 상/ 하로 각기 다르게 형성한 것이 특징인 커패시터를 갖는 반도체 장치.
  4. 게이트와 패드에 증착된 제 1 절연막의 상면에 개구부를 갖는 패턴과 상기 패턴 측면에 스페이서가 형성된 반도체 기판을 준비하는 단계와;
    상기 패턴과 스페이서를 자기 정렬 매스크로 하여 제 1 절연막에 스토리지 홀을 형성해서 상기 패드를 노출시키는 단계와;
    상기 자기 정렬 매스크의 일부분과 접촉되고 상기 스토리지 홀을 통해서 상기 패드와 접촉되는 스토리지 노드를 형성하는 단계; 를 갖는 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  5. 제 4 항에 있어서, 상기 개구부를 갖는 패턴의 두께는 1000 ~ 1500Å 인 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  6. 제 4 항에 있어서, 상기 스페이서는 상기 개구부를 갖는 패턴의 두께를 유지하면서 형성된 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  7. 제 4 내지 제 6 항에 있어서, 상기 개구부를 갖는 패턴과 스페이서는 각기 질화막과 제 1 절연막의 선택비를 이용하여 형성한 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  8. 제 4 항에 있어서, 상기 자기 정렬 매스크는 스토리지 홀 형성시에 건식 식각에 대한 스터퍼(STOPPER) 막의 역할을 하는 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
  9. 제 4 항에 있어서, 상기 자기 정렬 매스크는 리프트 오프(LIFT-OFF) 공정에서 웨트 에천트(WET ETCHANT)의 버퍼(BUFFER) 막의 역할을 하는 것이 특징인 커패시터를 갖는 반도체 장치 제조방법.
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