KR20040006145A - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 형성시 이중으로 구성되는 희생산화막을 제조하는데 있어서 하부 희생산화막 형성시 발생하는 파티클을 제거하기 위한 방법에 관한 것으로, 테트라 에틸 오르토 실리케이트(Tetra Ethyl Ortho Silicate; TEOS)를 이용한 저압 화학기상증착공정으로 실리콘산화막을 증착하여 하부 희생산화막을 형성할 때에 증착공정과 산소 기체 퍼지공정을 반복하여 진행함으로써, 파티클의 원인인 TEOS의 미반응 잔류물을 제거할 수 있어 캐패시터 공정시 발생되는 브리지(bridge) 및 비트(bit)성 페일(fail)을 감소시켜 수율을 향상시킬 수 있다.

Description

반도체소자 제조방법{Manufacturing Method of Semiconductor Device}
본 발명은 반도체소자 제조방법에 관한 것으로, 더욱 상세하게는 캐패시터 형성시 이중으로 구성되는 희생산화막을 제조하는데 있어서 하부 희생산화막으로 사용되는, 테트라 에틸 오르토 실리케이트(Tetra Ethyl Ortho Silicate, Si(OC2H5)4; 이하 "TEOS"로 약칭함)가 저압에서 열에 의해 분해됨으로써 형성되는 실리콘산화막을 증착할 때에 발생하는 파티클을 제거하기 위한 방법에 관한 것이다.
이하의 명세서 상에서는 TEOS가 저압에서 열에 의해 분해됨으로써 형성되는 실리콘산화막을 LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막이라 약칭하고, 아울러 TEOS가 강한 전압으로 야기된 플라즈마에 의해 활성화되어 기상으로 증착된 실리콘산화막을 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막이라 약칭하여 설명한다.
종래에는 선폭이 0.16∼0.25㎛인 반도체소자의 희생산화막으로 PETEOS막 또는 PSG(Phospho-Silicate Glass)막을 사용하였고, 이를 이용하여 캐패시터의 구조를 형성한 후에는 상기 희생산화막을 완전히 제거함으로써 실린더 타입(Cylinder Type)의 캐패시터를 형성하였다.
그러나 반도체소자의 선폭이 0.16㎛ 이하로 미세화되고, 셀 간의 공간이 감소되어 브리지(bridge)의 위험이 증대됨에 따라 희생산화막이 브리지 방지막으로 사용되어지는 컵 타입(Cup Type)의 캐패시터를 형성하였다.
상기 컵 타입의 캐패시터는 셀의 내벽만을 하부전극으로 사용하기 때문에 캐패시터의 용량을 확보하기 위해서는 희생산화막의 높이를 1.6㎛ 이상 증가시켜야 했고, 반도체소자의 미세화가 가속화될수록 산화막의 높이를 더욱더 증가시켜 2㎛ 이상으로 해야 했다.
그러나, 상기 높이의 희생산화막은 후속공정인 마스크공정 및 에칭공정을 하게 되면 희생산화막의 높이 차이로 인해 하부의 플러그와 연결하기 위한 바닥 CD (이하 "Bottom CD"라 함)의 확보에 어려움이 발생된다.
이러한 Bottom CD의 부족은 캐패시터 용량 저하 및 후속공정에서의 매립문제를 발생시킨다. 따라서 부족한 Bottom CD를 확보하기 위한 방안으로 희생산화막을 이중으로 구성하는데, 하부에는 에칭 속도가 빠른 산화막을 사용하고, 상부에는 에칭 속도가 느린 산화막을 사용한다.
상기 설명의 이중산화막으로는 하부에 에칭 속도가 빠른 LPTEOS막을 증착하고 상부에 에칭 속도가 느린 PETEOS막을 증착함으로써, HF를 포함하는 식각용액을 사용하여 습식 식각할 때에 PETEOS막 대비 LPTEOS막의 식각 속도를 약 1.5∼3배 빠르게 할 수 있다.
도 1은 희생산화막을 이중산화막으로 하는 일반적인 반도체소자의 단면도로서, 그 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판(10) 상부에 소정의 공정을 실시하여 소자분리막(미도시), 워드라인(미도시) 및 비트라인(12)을 형성하고, 비트라인(12) 상부에 하드마스크(14)를 형성한 후, 비트라인(12) 및 하드마스크(14) 측벽에 제 1 절연막스페이서(16)를 형성한다.
다음, 상기 결과물 상부에 산화막을 형성하고 나서 소정의 포토리소그래피 공정을 실시하여 캐패시터 콘택으로 예정되어 있는 부분을 제거함으로써 콘택홀을 형성하여 콘택홀을 구비하는 층간절연막(18)을 얻은 다음, 상기 콘택홀 측벽에 제 2 절연막스페이서(20)를 형성한다.
그 다음, 상기 콘택홀을 도전물질로 매립한 후 평탄화 식각공정을 실시하여 콘택플러그(22)를 형성한 다음, 그 결과물 상부에 질화막을 형성하여 식각정지막(24)을 형성한다.
그 다음, 상기 결과물 상부에 LPTEOS막을 증착하고, 그 상부에 PETEOS막을 증착한 후, 소정의 포토리소그래피 공정을 실시함으로써 하부 희생산화막(26)과 상부 희생산화막(28)의 이중으로 구성되는 희생산화막을 형성하고, 마지막으로 질화막에 대한 선택비가 높은 식각용액을 사용하여 상기 식각정지막(24)을 식각한다.
상기 제조공정에서 보여주는 컵 타입의 희생산화막은 전술한 바와 같이 반도체소자의 미세화가 가속화될수록 그 높이의 증가가 요구되어 짐으로 인해, 하부 희생산화막(26)인 LPTEOS막도 그 두께를 증가시켜야 한다.
그러나 LPTEOS막의 경우 1000Å이상으로 증착하면 파티클이 급격히 증가하게 되어 캐패시터 형성시 결함(defect)을 유발하고, 이러한 결함은 수율의 감소를 가져오는데, 이러한 파티클의 원인은 TEOS의 미반응 잔류물 때문이다.
도 2는 종래기술에 따른 하부 희생산화막 형성시 사용되는 레시피의 개략도로서, 종래기술에 따른 하부 희생산화막 형성방법은 다음과 같다.
먼저, 소정의 하부구조물이 형성된 반도체기판을 확산로에 부착된 반응용기(boat)에 담은 다음 (A단계), LPTEOS막을 저압 화학기상증착 (Low Pressure Chemical Vapor Deposition; 이하 "LP CVD"라 약칭함) 공정으로 형성시키기 위하여 상기 반응용기를 400∼600℃의 확산로(furnace) 내부로 들어 올린 후, 확산로를 밀폐시킨다 (B단계).
다음, 확산로의 온도를 650∼750℃로 상승시킨 후 (C단계), 상승된 온도의 안정화 및 증착분위기가 형성되도록 일정온도를 유지시킨 다음 (D단계), TEOS가 0.2 ∼3토르(torr)의 저압에서 열에 의해 분해되도록 하여 실리콘산화막을 형성함으로써, LPTEOS막을 증착한다 (E단계).
그 다음, 질소(N2) 기체를 퍼지하여 확산로 내부에 존재하는 잔류 TEOS를 배출한 후 (F단계), 확산로의 온도를 하강시킨 다음 (G단계), 반도체기판을 반응용기에서 빼냄으로써 (H단계), 하부 희생산화막 형성을 마무리한다.
도 3은 종래기술에 따른 레시피 적용에 의해 증착된 하부 희생산화막의 파티클 맵 사진으로, 이는 상기 도 2에서 설명한 레시피를 적용하여 LPTEOS막을 6000Å의 두께로 형성시켰을 때 발생된 약 0.13㎛ 이상의 크기를 갖는 파티클들을 도시한다.
아울러, 도 4a는 종래기술에 따라 하부 희생산화막을 증착하였을 때 발생한 파티클을 확대한 평면사진이고, 도 4b는 종래기술에 따라 하부 희생산화막을 증착하여 캐패시터를 형성하였을 때의 평면사진으로, 하부 희생산화막 증착시 발생된 파티클이 후속공정을 진행함에 따라 그 크기가 커지고, 이에 따라 캐패시터 형성의 불량 및 저장전극의 브리지(bridge) 등 결함 유형을 보여준다.
본 발명은 상기 종래의 문제점을 해결하기 위한 것으로, 캐패시터 형성시 이중으로 구성되는 희생산화막을 제조하는데 있어서 하부 희생산화막으로 사용되는 LPTEOS막을 증착할 때에 발생하는 파티클의 원인인 TEOS의 미반응 잔류물을 제거하기 위한 방법을 제공하는 것을 목적으로 한다.
도 1은 희생산화막을 이중산화막으로 하는 일반적인 반도체소자의 단면도.
도 2는 종래기술에 따른 하부 희생산화막 형성시 사용되는 레시피의 개략도.
도 3은 종래기술에 따른 레시피 적용에 의해 증착된 하부 희생산화막의 파티클 맵 사진.
도 4a는 종래기술에 따라 하부 희생산화막을 증착하였을 때 발생한 파티클을 확대한 평면사진.
도 4b는 종래기술에 따라 하부 희생산화막을 증착하여 캐패시터를 형성하였을 때의 평면사진.
도 5는 본 발명에 따라 희생산화막을 형성한 후의 단면사진.
도 6은 본 발명에 따른 하부 희생산화막 형성시 사용되는 레시피의 개략도.
도 7은 본 발명에 따른 레시피 적용에 의해 증착된 하부 희생산화막의 파티클 맵 사진.
< 도면의 주요부분에 대한 부호 설명 >
10 : 반도체기판 12 : 비트라인
14 : 하드마스크 16 : 제 1 절연막스페이서
18 : 층간절연막 20 : 제 2 절연막스페이서
22 : 콘택플러그 24 : 식각정지막
26 : 하부 희생산화막 28 : 상부 희생산화막
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은
반도체기판 상부에 콘택홀을 구비하는 층간절연막을 형성하는 단계;
상기 콘택홀을 메우는 콘택플러그를 형성하는 단계;
상기 결과물 상부에 식각정지막을 형성하는 단계;
상기 결과물 상부에 TEOS를 이용하여 LP CVD공정으로 실리콘산화막을 증착하는 공정과 산소(O2) 기체 퍼지를 반복하여 진행함으로써 소정 두께의 제 1 실리콘산화막을 증착하는 단계; 및
상기 제 1 실리콘산화막 상부에 TEOS를 플라즈마로 활성화시켜 기상으로 증착시킴으로써 제 2 실리콘산화막을 형성한 후, 소정의 포토리소그래피 공정을 실시함으로써 이중으로 구성되는 희생산화막을 형성하는 단계를 포함한다.
여기서, 상기 제 1 실리콘산화막은 LPTEOS막이고, 제 2 실리콘산화막은 PETEOS막이다.
상기 각 단계를 포함하는 본 발명의 반도체소자 제조방법은 상기 LPTEOS막이 소스인 TEOS가 운반가스인 질소 기체에 의해 확산로의 내부로 유입되어 650∼750℃의 온도와 0.2∼3토르(torr)의 압력하에서 열에 의한 분해반응을 통해 형성된 실리콘산화막이고, 상기 LPTEOS막의 두께가 1000∼10000Å이고, 상기 산소 기체 퍼지는 LPTEOS막의 증착조건과 동일한 온도와 압력하에서 확산로의 내부에 1∼3slpm(standard liter per minute) 유량으로 5∼20분간 수행하고, 상기 LPTEOS막 증착공정과 산소 기체 퍼지공정 사이에 질소 기체 퍼지공정을 5∼10분간 수행하고, 상기 LPTEOS막 증착 전에 식각정지막을 SPM 용액(H2SO4+ H2O2) 또는 APM 용액(NH4OH + H2O2+ H2O)을 이용하여 표면처리하며, LPTEOS막과 PETEOS막은 HF를 포함하는 식각용액에 대해 1.5∼3 : 1의 식각 속도를 갖는 것을 특징으로 한다.
이하 첨부도면에 의거하여 본 발명을 상세히 설명하면 다음과 같다.
전술한 바와 같이, 도 1은 희생산화막을 이중산화막으로 하는 일반적인 반도체소자의 단면도로서, 그 제조방법은 다음과 같다.
먼저, 반도체기판(10) 상부에 소정의 공정을 실시하여 소자분리막(미도시), 워드라인(미도시) 및 비트라인(12)을 형성하고, 비트라인(12) 상부에하드마스크(14)를 형성한 후, 비트라인(12) 및 하드마스크(14) 측벽에 제 1 절연막스페이서(16)를 형성한다.
다음, 상기 결과물 상부에 산화막을 형성하고 나서 소정의 포토리소그래피 공정을 실시하여 캐패시터 콘택으로 예정되어 있는 부분을 제거함으로써 콘택홀을 형성하여 콘택홀을 구비하는 층간절연막(18)을 얻은 다음, 상기 콘택홀 측벽에 제 2 절연막스페이서(20)를 형성한다.
그 다음, 상기 콘택홀을 도전물질로 매립한 후 평탄화 식각공정을 실시하여 콘택플러그(22)를 형성한 다음, 그 결과물 상부에 질화막을 형성하여 식각정지막(24)을 형성한다.
그 다음, 상기 결과물 상부에 LPTEOS막 증착과 산소 기체 퍼지를 반복하여 진행함으로써 1000∼10000Å 두께의 LPTEOS막을 증착하고, 상기 LPTEOS막 상부에 PETEOS막을 증착한 다음, 소정의 포토리소그래피 공정을 실시함으로써 하부 희생산화막(26)과 상부 희생산화막(28)의 이중으로 구성되는 희생산화막을 형성한다.
마지막으로, 질화막에 대한 선택비가 높은 식각용액을 사용하여 상기 식각정지막(24)을 식각한다.
상기 LPTEOS막을 증착하기 전 SPM 용액(H2SO4+ H2O2) 또는 APM 용액(NH4OH + H2O2+ H2O)을 이용하여 식각정지막 상부를 표면처리함으로써 LPTEOS막 증착 전에 발생된 결함을 미리 제거할 수 있다.
여기서, 산소 기체 퍼지공정을 실시하는 이유는 증착된 LPTEOS막의 내부나표면에 존재하는 분해되지 못한 TEOS 즉, 미반응물을 제거함으로써, 파티클의 발생을 억제시키기 위함이다.
또한, 상기 LPTEOS막 및 PETEOS막은 같은 소스인 TEOS를 사용하였으나 증착방법을 달리한 것으로, HF를 포함하는 식각용액에 대해 LPTEOS막이 PETEOS막보다 1.5∼3배가 빠른 식각속도를 보이기 때문에 습식공정시에 이중으로 구성되는 희생산화막 계면에서의 단차가 최소화된다.
도 5는 본 발명에 따라 희생산화막을 형성한 후의 단면사진으로, 오른쪽의 확대사진에서 보이는 바와 같이 이중으로 구성된 희생산화막 계면의 단차가 크지 않으며, "Q"로 표시된 부분에서 Bottom CD가 확보되었음을 알 수 있다.
이때 LPTEOS막인 하부 희생산화막은 6000Å의 두께로, PETEOS막인 상부희생산화막은 14000Å의 두께로 형성된 것이다.
이상에서 설명한 본 발명의 특징은 하부 희생산화막(26)인 LPTEOS막을 형성시키는데 있어서 LPTEOS막 증착공정과 산소 기체 퍼지공정을 반복하여 진행하는 데에 있다.
이에 대해 도 6을 참조하여 보다 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 하부 희생산화막 형성시 사용되는 레시피의 개략도로서, 본 발명에 따른 하부 희생산화막 형성방법은 다음과 같다.
먼저, 소정의 하부구조물이 형성된 반도체기판을 확산로에 부착된 반응용기에 담은 다음 (I단계), LPTEOS막을 LP CVD 공정으로 형성시키기 위하여 상기 반응용기를 400∼600℃의 확산로 내부로 들어 올린 후, 확산로를 밀폐시킨다 (J단계).
다음, 확산로의 온도를 650∼750℃로 상승시킨 후 (K단계), 상승된 온도의 안정화 및 증착분위기 형성을 위해, 일정온도를 유지시킴과 동시에 질소 기체를 퍼지하여 확산로 내부가 증착분위기가 되도록 하고 반응용기를 들어 올릴 때 내부로 유입된 불순물이 제거되도록 한다 (L단계).
그 다음, TEOS가 0.2∼3토르(torr)의 저압에서 열에 의해 분해되도록 하여 실리콘산화막을 형성함으로써 LPTEOS막을 300∼500Å 정도만 증착하고 나서 (M1 단계), 질소 기체를 5∼10분간 퍼지하고 (M2 단계), 그 다음 LPTEOS막 증착시와 동일한 온도와 압력하에서 산소 기체를 1∼3slpm유량으로 5∼20분간 퍼지시킨다 (M3 단계).
여기서 LPTEOS막 증착 (M1 단계) 및 산소 기체 퍼지공정 (M3 단계)은 LPTEOS막의 최종 두께가 1000∼10000Å이 될때까지 반복적으로 진행하며, LPTEOS막 증착 (M1 단계)과 산소 기체 퍼지공정(M3 단계) 사이의 질소 기체 퍼지공정(M2 단계)은 산소 기체와 TEOS가 기상에서 반응을 일으키는 것을 방지하기 위하여 실시하는 것이다 (M단계).
그 다음, 질소 기체를 퍼지하여 확산로 내부에 존재하는 잔류 TEOS를 배출한 후 (N단계), 확산로의 온도를 하강시킨 다음 (O단계), 반도체기판을 반응용기에서 빼냄으로써 (P단계), 하부 희생산화막 형성을 마무리한다.
도 7은 본 발명에 따른 레시피 적용에 의해 증착된 하부 희생산화막의 파티클 맵 사진으로, 이는 상기 도 6에서 설명한 레시피를 적용하여 LPTEOS막을 6000Å의 두께로 형성시켰을 때 발생된 약 0.13㎛ 이상의 크기를 갖는 파티클들을 도시하는데, 종래의 도 3 사진과 비교한 결과 파티클의 수가 현저히 감소하였음을 알 수 있다.
이러한 본 발명은 1000Å 이상의 LPTEOS막을 이용하는 산화막을 적용한 모든 반도체소자에 적용이 가능하다.
이상에서 설명한 바와 같이, 본 발명에서는 캐패시터 형성시 이중으로 구성되는 희생산화막을 제조하는데 있어서 하부 희생산화막으로 사용되는 LPTEOS막을 증착할 때에 LPTEOS막 증착공정과 산소 기체 퍼지공정을 반복하여 진행함으로써, 파티클의 원인인 TEOS의 미반응 잔류물을 제거할 수 있어 캐패시터 공정시 발생되는 브리지 및 비트(bit)성 페일(fail)을 감소시켜 수율을 향상시킬 수 있다.

Claims (7)

  1. 반도체기판 상부에 콘택홀을 구비하는 층간절연막을 형성하는 단계;
    상기 콘택홀을 메우는 콘택플러그를 형성하는 단계;
    상기 결과물 상부에 식각정지막을 형성하는 단계;
    상기 결과물 상부에 테트라 에틸 오르토 실리케이트(Tetra Ethyl Ortho Silicate; TEOS)를 이용하여 저압 화학기상증착공정으로 실리콘산화막을 증착하는 공정과 산소 기체 퍼지를 반복하여 진행함으로써 소정 두께의 제 1 실리콘산화막을 증착하는 단계; 및
    상기 제 1 실리콘산화막 상부에 TEOS를 플라즈마로 활성화시켜 기상으로 증착시킴으로써 제 2 실리콘산화막을 형성한 후, 소정의 포토리소그래피 공정을 실시함으로써 이중으로 구성되는 희생산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 실리콘산화막은 TEOS가 질소 기체에 의해 확산로(furnace)의 내부로 유입되어 650∼750℃의 온도와 0.2∼3토르(torr)의 압력하에서 열에 의한 분해반응을 통해 형성된 실리콘산화막인 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 실리콘산화막의 두께는 1000∼10000Å인 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 산소 기체 퍼지공정은 650∼750℃의 온도와 0.2∼3토르(torr)의 압력하의 확산로에 1∼3slpm(standard liter per minute)의 유량으로 5∼20분간 수행하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 실리콘산화막 증착공정과 산소 기체 퍼지공정 사이에 질소 기체 퍼지공정을 5∼10분간 수행하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 실리콘산화막 증착 전에 식각정지막을 SPM 용액(H2SO4+ H2O2) 또는 APM 용액(NH4OH + H2O2+ H2O)을 이용하여 표면처리하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 실리콘산화막과 제 2 실리콘산화막은 HF를 포함하는 식각용액에대해 1.5∼3 : 1 의 식각 속도를 갖는 것을 특징으로 하는 반도체소자 제조방법.
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