KR100567058B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관해 개시한 것으로서, 스토리지노드 플러그가 구비된 반도체기판을 제공하는 단계와, 기판 위에 캐패시터 높이 확보용 PE-TEOS 막을 증착하는 단계와, PE-TEOS 막에 대해 어닐공정을 진행시켜 상기 PE-TEOS 막 내의 오염 성분을 밖으로 확산시키는 단계와, 어닐 공정이 완료된 PE-TEOS 막 위에, 스토리지노드 콘택 영역을 노출시키는 하드마스크를 형성하는 단계와, 하드마스크를 이용하여 상기 PE-TEOS 막을 식각하여 측면 프로파일이 포지티브 및 네거티브한 스토리지노드 콘택을 형성하는 단계와, 하드마스크를 에치백하여 제거하는 단계와, 결과물 위에 실리콘막을 형성하는 단계와, 실리콘막을 포함한 기판 전면에 감광막을 도포하는 단계와, 감광막 및 실리콘막을 에치백하여 캐패시터의 스토리지노드 전극을 형성하는 단계와, 잔류된 감광막을 제거하는 단계와, 스토리지노드 전극 구조 위에 유전체막 및 플레이트 전극용 실리콘막을 차례로 형성하는 단계를 포함한다.
Description
도 1은 TEOS 막에 대해 어닐 공정을 미적용할 경우의 셀 블럭 내부의 반구형 입자의 성장을 보인 평면도.
도 2는 TEOS 막에 대해 어닐 공정을 적용할 경우 셀 블럭의 가장자리(BTM) 및 센터부위(CEN)에서의 반구형 입자의 성장을 보인 평면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 형성방법에 관한 것으로, 보다 구체적으로는 캐패시턴스(capacitance)를 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 디램(DRAM)과 에스램(SRAM)을 접목시킨 PSEUDO 에스램 개발에 있어서, 디램과 동일한 캐패시터를 구성하여 소자를 구성하고 있다. 상기 캐패시터는 전하를 저장하고 반도체 소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체 소자가 고집적화되어짐에 따라 단위 셀의 크기는 작아지면서 소자의 동작에 필요한 캐패시턴스는 약간씩 증가하는 것이 일반적인 경향이다.
이와 같이, 반도체 소자의 고집적화가 이루어짐에 따라 캐패시터의 소형화 역시 요구되어지고 있으나, 전하를 저장하는 데 한계에 부딪히게 되어 캐패시터를 셀의 크기에 비해 고집적화시키는데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 캐패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 캐패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 캐패시터의 표면적을 늘리는 방법 등이 있으며, 최근에는 캐패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.
상기 캐패시터의 표면적을 증대시키기 위해서는, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막을 이용하여 캐패시터의 높이를 상당 부분 높이는 방법이 채택되었다.
도 1은 PE-TEOS 막에 대해 어닐 공정을 미적용할 경우의 셀 블럭 내부의 반구형 입자의 성장을 보인 평면도이다. 또한, 도 2는 PE-TEOS 막에 대해 어닐 공정을 적용할 경우 셀 블럭의 가장자리(BTM) 및 센터부위(CEN)에서의 반구형 입자의 성장을 보인 평면도로서, 도 1에 비해 반구형 입자의 크기 및 밀도 측면에서 향상됨을 알 수 있다.
그러나, 디램에 비해 주변영역이 상대적으로 넓은 에스램에 있어서, 도 1에 도시된 바와 같이, 캐패시터 면적 증대를 위한 반구형 입자(HemiSpheric Grain) 성장 시에, 상기 PE-TEOS 막 내의 탄소 등의 오염물질이 밖으로 확산되어 주변에 상대적으로 PE-TEOS 분포가 큰 셀 블럭(cell block)의 가장자리 부위와 테스트 패턴에서의 반구형의 입자 성장을 방해하였다. 따라서, 캐패시턴스(capacitance) 증대에 많은 문제점이 있었다.
따라서, 이러한 문제점을 해결하기 위해, 도 2에 도시된 바와 같이, PE-TEOS 막을 형성하고, 하드마스크를 이용하여 상기 PE-TEOS 막을 식각하여 스토리지노드콘택을 형성하고 나서, 상기 결과의 PE-TEOS 막에 대해 어닐(anneal)공정을 실시하였다. 이후, 스토리지노드 콘택을 매립시키는 스토리지노드 전극, 유전체막 및 플레이트 전극을 형성함으로써, 캐패시터 제조를 완료하였다.
그러나, 상술한 바와 같이, PE-TEOS 막에 대해 어닐(anneal) 공정을 적용시키게 되면, 어닐 공정을 적용하지 않을 경우에 비해 캐패시턴스 균일도(uniformity)가 18.8% 에서 12.2% 개선되었고, 이에 따라 평균 캐패시턴스는 2.7fF/cell 정도 증가하였다. 그러나, 반구형 입자성장에 따른 캐패시턴스 증가로는 그 증가량이 매우 적은데, 이는 스토리지노드 콘택을 형성한 후, PE-TEOS 막에 대해 어닐 공정을 진행할 경우, PE-TEOS 막의 수축(shrinkage) 현상이 발생되는 문제점 때문이다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 PE-TEOS 막을 형성하고 나서, 스토리지노드 콘택을 식각하기 이전에 상기 PE-TEOS 막에 대해 어닐 공정을 진행함으로써, PE-TEOS 막의 수축현상을 없앨 수 있으며, 또한 캐패시터의 높이 감소에 의한 캐패시턴스 감소를 방지하여 충분한 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체 소자의 캐패시터 형성방법 은 스토리지노드 플러그가 구비된 반도체기판을 제공하는 단계와, 기판 위에 캐패시터 높이 확보용 PE-TEOS 막을 증착하는 단계와, PE-TEOS 막에 대해 어닐공정을 진행시켜 상기 PE-TEOS 막 내의 오염 성분을 밖으로 확산시키는 단계와, 어닐 공정이 완료된 PE-TEOS 막 위에, 스토리지노드 콘택 영역을 노출시키는 하드마스크를 형성하는 단계와, 하드마스크를 이용하여 상기 PE-TEOS 막을 식각하여 측면 프로파일이 포지티브 및 네거티브한 스토리지노드 콘택을 형성하는 단계와, 하드마스크를 에치백하여 제거하는 단계와, 결과물 위에 실리콘막을 형성하는 단계와, 실리콘막을 포함한 기판 전면에 감광막을 도포하는 단계와, 감광막 및 실리콘막을 에치백하여 캐패시터의 스토리지노드 전극을 형성하는 단계와, 잔류된 감광막을 제거하는 단계와, 스토리지노드 전극 구조 위에 유전체막 및 플레이트 전극용 실리콘막을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
상기 PE-TEOS 막은 원하는 타겟 대비하여 7∼10% 두께를 추가하여 증착하며, 1500∼2500nm 두께로 형성하는 것이 바람직하다.
상기 하드마스크는 250∼500nm 두께로 형성하는 것이 바람직하다.
상기 어닐 공정은 퍼니스 내에서 진행하며, 650∼750℃ 온도에서 N2 가스를 10∼20 slm 속도로 30∼60분 동안 진행하는 것이 바람직하다.
상기 실리콘막 형성은 상기 결과물 위에 500∼530℃ 온도에서 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막을 인-시튜(in-situ)로 증착하는 것이 바람직하다. 상기 불순물은 인을 이용한다.
상기 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막은 1:4∼1:1 비율로 형성하는 것이 바람직하다.
상기 불순물이 도핑된 비정질 실리콘막은 불순물을 1.5∼2.5E21 atoms/cc으로 도핑하는 것이 바람직하다.
상기 하드마스크 에치백 공정은 상기 스토리지노드 플러그의 일부가 제거되는 시점까지 진행시켜 캐패시터의 높이를 증가시키는 것이 바람직하다.
상기 잔류된 감광막을 제거한 다음, 캐패시터의 스토리지노드 전극을 포함한 기판에 MH4OH/H2O2/H2O의 혼합액과 DHF액을 이용하여 전처리 세정공정을 진행하는 단계를 추가하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은 도 3a에 도시된 바와 같이, 비트라인(미도시) 및 스토리지노드 플러그(3)가 구비된 반도체기판(1) 상에 캐패시터의 높이를 확보하기 위한 PE-TEOS 막(4)을 1500∼2500nm 두께로 증착한다. 이때, 상기 PE-TEOS 막은 타겟 대비하여 7∼10% 정도 오버(over)증착을 실시한다. 이어, 상기 PE-TEOS 막(4)을 포함한 기판 전면에 어닐 공정(20)을 진행하여 상기 PE-TEOS 막 내의 탄소 등의 오염 성분을 밖으로 확산시킨다. 이때, 상기 어닐 공정(6)은 퍼니스(furnace) 내에서 진행하며, 650∼750℃ 온도에서 N2 가스를 10∼20 slm 속도로 공급하면서 30∼60분 동안 진행한다. 따라서, 상기 오염물질로 인해 이후의 공정에서 반구형 입자의 성장이 방해없이 원활하게 진행되도록 한다.
한편, 도 3a의 PE-TEOS 막에서 점선처리된 부분은 어닐 공정에 의한 수축분을 표시한 것으로서, 최초 두께의 약 10% 가량 수축된다. 또한, 미설명된 도면부호 2는 층간 절연막을 나타낸 것이다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 PE-TEOS 막(4) 위에 하드마스크용 다결정 실리콘막(5)을 250∼500nm 두께로 형성한다. 이때, 상기 스토리지노드 플러그(3)은 기판 하부의 소오스(미도시) 또는 드레인(미도시)과 전기적으로 연결된다. 이후, 상기 다결정 실리콘막(5) 위에 감광막(미도시)을 도포하고 노광 및 현상하여 스토리지노드 콘택 영역(미도시)을 노출시키는 감광막패턴(6)을 형성한다.
이어, 도 3c에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 다결정 실리콘막을 식각하여 하드마스크(5a)를 형성한다. 그런 다음, 상기 하드마스크(5a)를 이용하여 PE-TEOS 막을 식각하여 상기 스토리지노드 플러그(3)를 노출시키는 스토리지노드 콘택(C2)을 형성한다. 이때, 상기 식각과정에서 상기 감광막 패턴은 제거된다.
이후, 도 3d에 도시된 바와 같이, 상기 하드마스크를 에치백(etch back)하여 제거한다. 이때, 상기 에치백 공정 시, 스토리지노드 플러그(3)의 소정 두께가 제거됨에 따라, 결과적으로 캐패시터(스토리지노드 콘택)의 높이가 증가하게 된다.
이어, 도 3e에 도시된 바와 같이, 상기 어닐 공정이 완료된 기판 전면에 실리콘막(8)을 증착한다. 이때, 상기 실리콘막(8)은 500∼530℃ 온도에서 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막을 인-시튜로 증착하여 형성한다. 또한, 상기 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막은 1:4∼1:1 비율로 형성하며, 상기 불순물을 1.5∼2.5E21atoms/cc으로 도핑한다. 상기 불순물로는 인(phosphorous)을 이용한다.
그런 다음, 상기 비정질 실리콘막(8)을 포함한 기판 전면에 감광막(9)을 도포한다.
이후, 도 3f에 도시된 바와 같이, 상기 감광막 및 실리콘막을 에치백하여 캐패시터를 개별 분리시키고, 잔류된 감광막을 제거한다. 미설명된 도면부호 8a는 에치백 공정 후 잔류된 실리콘막을 나타낸 것이다.
그런 다음, 도 3g에 도시된 바와 같이, 상기 잔류된 비정질 실리콘막에 반구형 입자(a)를 성장시켜 캐패시터의 스토리지노드 전극(S2)을 형성한다. 이후, 상기 스토리지노드 전극(S2) 위에 유전체막(10) 및 플레이트 전극용 다결정 실리콘막(11)을 차례로 형성하여 캐패시터 제조를 완료한다.
이때, 도면에 도시되지는 않았지만, 상기 반구형 입자 성장 공정을 진행하기 이전에 상기 잔류된 비정질 실리콘막을 포함한 기판에 MH4OH/H2O2/H2O의 혼합액과 DHF(Dilute HF)액을 이용하여 전처리 세정공정을 실시한다.
본 발명에 따르면, PE-TEOS 막을 형성한 후, PE-TEOS 막을 식각하여 스토리지노드 콘택을 형성하는 공정을 진행하기 이전에, 상기 TEOS 막에 N2 가스 어닐 공정을 진행함으로써, 캐패시터 높이 확보용 PE-TEOS 막 내의 탄소 등의 오염 성분을 밖으로 확산시키며, 이로써, 이후의 스토리지노드 전극 표면에 반구형 입자를 성장시키는 공정에서 반구형입자의 성장이 원활하게 진행된다.
또한, 하드마스크의 에치백 공정에서, 스토리지노드 플러그의 일부가 식각됨에 따라, 결과적으로 캐패시터의 높이가 증가된다.
상기 PE-TEOS 막은 원하는 타겟 대비하여 7∼10% 두께를 추가하여 증착하며, 1500∼2500nm 두께로 형성하는 것이 바람직하다.
상기 하드마스크는 250∼500nm 두께로 형성하는 것이 바람직하다.
상기 어닐 공정은 퍼니스 내에서 진행하며, 650∼750℃ 온도에서 N2 가스를 10∼20 slm 속도로 30∼60분 동안 진행하는 것이 바람직하다.
상기 실리콘막 형성은 상기 결과물 위에 500∼530℃ 온도에서 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막을 인-시튜(in-situ)로 증착하는 것이 바람직하다. 상기 불순물은 인을 이용한다.
상기 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막은 1:4∼1:1 비율로 형성하는 것이 바람직하다.
상기 불순물이 도핑된 비정질 실리콘막은 불순물을 1.5∼2.5E21 atoms/cc으로 도핑하는 것이 바람직하다.
상기 하드마스크 에치백 공정은 상기 스토리지노드 플러그의 일부가 제거되는 시점까지 진행시켜 캐패시터의 높이를 증가시키는 것이 바람직하다.
상기 잔류된 감광막을 제거한 다음, 캐패시터의 스토리지노드 전극을 포함한 기판에 MH4OH/H2O2/H2O의 혼합액과 DHF액을 이용하여 전처리 세정공정을 진행하는 단계를 추가하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은 도 3a에 도시된 바와 같이, 비트라인(미도시) 및 스토리지노드 플러그(3)가 구비된 반도체기판(1) 상에 캐패시터의 높이를 확보하기 위한 PE-TEOS 막(4)을 1500∼2500nm 두께로 증착한다. 이때, 상기 PE-TEOS 막은 타겟 대비하여 7∼10% 정도 오버(over)증착을 실시한다. 이어, 상기 PE-TEOS 막(4)을 포함한 기판 전면에 어닐 공정(20)을 진행하여 상기 PE-TEOS 막 내의 탄소 등의 오염 성분을 밖으로 확산시킨다. 이때, 상기 어닐 공정(6)은 퍼니스(furnace) 내에서 진행하며, 650∼750℃ 온도에서 N2 가스를 10∼20 slm 속도로 공급하면서 30∼60분 동안 진행한다. 따라서, 상기 오염물질로 인해 이후의 공정에서 반구형 입자의 성장이 방해없이 원활하게 진행되도록 한다.
한편, 도 3a의 PE-TEOS 막에서 점선처리된 부분은 어닐 공정에 의한 수축분을 표시한 것으로서, 최초 두께의 약 10% 가량 수축된다. 또한, 미설명된 도면부호 2는 층간 절연막을 나타낸 것이다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 PE-TEOS 막(4) 위에 하드마스크용 다결정 실리콘막(5)을 250∼500nm 두께로 형성한다. 이때, 상기 스토리지노드 플러그(3)은 기판 하부의 소오스(미도시) 또는 드레인(미도시)과 전기적으로 연결된다. 이후, 상기 다결정 실리콘막(5) 위에 감광막(미도시)을 도포하고 노광 및 현상하여 스토리지노드 콘택 영역(미도시)을 노출시키는 감광막패턴(6)을 형성한다.
이어, 도 3c에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 다결정 실리콘막을 식각하여 하드마스크(5a)를 형성한다. 그런 다음, 상기 하드마스크(5a)를 이용하여 PE-TEOS 막을 식각하여 상기 스토리지노드 플러그(3)를 노출시키는 스토리지노드 콘택(C2)을 형성한다. 이때, 상기 식각과정에서 상기 감광막 패턴은 제거된다.
이후, 도 3d에 도시된 바와 같이, 상기 하드마스크를 에치백(etch back)하여 제거한다. 이때, 상기 에치백 공정 시, 스토리지노드 플러그(3)의 소정 두께가 제거됨에 따라, 결과적으로 캐패시터(스토리지노드 콘택)의 높이가 증가하게 된다.
이어, 도 3e에 도시된 바와 같이, 상기 어닐 공정이 완료된 기판 전면에 실리콘막(8)을 증착한다. 이때, 상기 실리콘막(8)은 500∼530℃ 온도에서 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막을 인-시튜로 증착하여 형성한다. 또한, 상기 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막은 1:4∼1:1 비율로 형성하며, 상기 불순물을 1.5∼2.5E21atoms/cc으로 도핑한다. 상기 불순물로는 인(phosphorous)을 이용한다.
그런 다음, 상기 비정질 실리콘막(8)을 포함한 기판 전면에 감광막(9)을 도포한다.
이후, 도 3f에 도시된 바와 같이, 상기 감광막 및 실리콘막을 에치백하여 캐패시터를 개별 분리시키고, 잔류된 감광막을 제거한다. 미설명된 도면부호 8a는 에치백 공정 후 잔류된 실리콘막을 나타낸 것이다.
그런 다음, 도 3g에 도시된 바와 같이, 상기 잔류된 비정질 실리콘막에 반구형 입자(a)를 성장시켜 캐패시터의 스토리지노드 전극(S2)을 형성한다. 이후, 상기 스토리지노드 전극(S2) 위에 유전체막(10) 및 플레이트 전극용 다결정 실리콘막(11)을 차례로 형성하여 캐패시터 제조를 완료한다.
이때, 도면에 도시되지는 않았지만, 상기 반구형 입자 성장 공정을 진행하기 이전에 상기 잔류된 비정질 실리콘막을 포함한 기판에 MH4OH/H2O2/H2O의 혼합액과 DHF(Dilute HF)액을 이용하여 전처리 세정공정을 실시한다.
본 발명에 따르면, PE-TEOS 막을 형성한 후, PE-TEOS 막을 식각하여 스토리지노드 콘택을 형성하는 공정을 진행하기 이전에, 상기 TEOS 막에 N2 가스 어닐 공정을 진행함으로써, 캐패시터 높이 확보용 PE-TEOS 막 내의 탄소 등의 오염 성분을 밖으로 확산시키며, 이로써, 이후의 스토리지노드 전극 표면에 반구형 입자를 성장시키는 공정에서 반구형입자의 성장이 원활하게 진행된다.
또한, 하드마스크의 에치백 공정에서, 스토리지노드 플러그의 일부가 식각됨에 따라, 결과적으로 캐패시터의 높이가 증가된다.
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이상에서와 같이, 본 발명은 하드마스크를 에치백하는 과정에서, 스토리지노드 콘택에 의해 노출된 스토리지노드 플러그가 소정 두께로 제거됨에 따라, 결과적으로 캐패시터의 높이가 증가하게 되어 캐패시턴스 증대 효과를 얻을 수 있다.
또한, 본 발명은 캐패시터 높이 확보용 PE-TEOS 막을 타겟 대비 7∼10% 정도의 두께를 추가 증착하고, 상기 PE-TEOS 막에 대해 어닐 공정을 진행시켜 상기 PE-TEOS 막 내의 탄소 등의 오염 성분을 밖으로 확산시킨 다음, 어닐 공정이 완료된 PE-TEOS 막을 식각하여 스토리지노드 콘택 형성 공정을 진행함으로써, 이후의 스토리지노드 전극 표면에 반구형 입자를 성장시키는 공정 진행 시에 반구형입자의 성장이 원활하게 진행되며, 이로써, 캐패시턴스가 증대되고 수율이 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
또한, 본 발명은 캐패시터 높이 확보용 PE-TEOS 막을 타겟 대비 7∼10% 정도의 두께를 추가 증착하고, 상기 PE-TEOS 막에 대해 어닐 공정을 진행시켜 상기 PE-TEOS 막 내의 탄소 등의 오염 성분을 밖으로 확산시킨 다음, 어닐 공정이 완료된 PE-TEOS 막을 식각하여 스토리지노드 콘택 형성 공정을 진행함으로써, 이후의 스토리지노드 전극 표면에 반구형 입자를 성장시키는 공정 진행 시에 반구형입자의 성장이 원활하게 진행되며, 이로써, 캐패시턴스가 증대되고 수율이 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
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Claims (11)
- 스토리지노드 플러그가 구비된 반도체기판을 제공하는 단계와,상기 기판 위에 캐패시터 높이 확보용 PE-TEOS 막을 증착하는 단계와,상기 PE-TEOS 막에 대해 어닐공정을 진행시켜 상기 PE-TEOS 막 내의 오염 성분을 밖으로 확산시키는 단계와,상기 어닐 공정이 완료된 PE-TEOS 막 위에, 스토리지노드 콘택 영역을 노출시키는 하드마스크를 형성하는 단계와,상기 하드마스크를 이용하여 상기 PE-TEOS 막을 식각하여, 스토리지노드 콘택을 형성하는 단계와,상기 하드마스크를 에치백하여 제거하는 단계와,상기 결과물 위에 실리콘막을 형성하는 단계와,상기 실리콘막을 포함한 기판 전면에 감광막을 도포하는 단계와,상기 감광막 및 실리콘막을 에치백하여 캐패시터의 스토리지노드 전극을 형성하는 단계와,상기 잔류된 감광막을 제거하는 단계와,상기 스토리지노드 전극 구조 위에 유전체막 및 플레이트 전극용 실리콘막을 차례로 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 PE-TEOS 막은 원하는 타겟 대비하여 7∼10% 두께를 추가하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 PE-TEOS 막은 1500∼2500nm 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 하드마스크는 250∼500nm 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 어닐 공정은 퍼니스 내에서 진행하며, 650∼750℃ 온도에서 N2 가스를 10∼20 slm 속도로 30∼60분 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 실리콘막 형성은상기 결과물 위에 500∼530℃ 온도에서 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막을 인-시튜로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 6항에 있어서, 상기 불순물은 인을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 6항에 있어서, 상기 불순물이 도핑된 비정질 실리콘막과 불순물이 도핑되지 않은 비정질 실리콘막은 1:4∼1:1 비율로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 6항에 있어서, 상기 불순물이 도핑된 비정질 실리콘막은 불순물을 1.5∼2.5E21 atoms/cc으로 도핑하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 하드마스크 에치백 공정은 상기 스토리지노드 플러그의 일부가 제거되는 시점까지 진행시켜 캐패시터의 높이를 증가시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 잔류된 감광막을 제거한 다음,상기 캐패시터의 스토리지노드 전극을 포함한 기판에 MH4OH/H2O2/H2O의 혼합액과 DHF액을 이용하여 전처리 세정공정을 진행하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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