KR20040001431A - 터너리 내용 주소화 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 터너리 내용 주소화 메모리 (ternary CAM)는 낸드형 매치 라인 구조 (NAND-type match line structure)를 갖는다. 이러한 매치 라인 구조는 하나의 행의 CAM 셀들에 저장된 모든 데이터 비트들이 대응하는 비교 데이터 비트들과 일치할 때만 매치 라인이 방전/충전되게 한다. 터너리 내용 주소화 메모리 셀은 메인 메모리 셀, 마스크 메모리 셀, 검출 회로, 마스크 회로, 그리고 매치 회로를 포함한다. 검출 회로를 구성하는 트랜지스터들은 매치 회로 및 마스크 회로를 구성하는 트랜지스터들과 상보적인 형태를 갖도록 구현된다.

Description

터너리 내용 주소화 메모리 장치{TERNARY CONTENT ADDRESSABLE MEMORY DEVICE}
본 발명은 내용 주소화 메모리 셀 (content addressable memory cell, 이하 "CAM 셀"이라 칭함)에 관한 것으로, 좀 더 구체적으로는 3가지 상태 정보를 저장할 수 있는 터너리 내용 주소화 메모리 셀(ternary content addressable memory cell, 이하 "TCAM 셀"이라 칭함)에 관한 것이다.
CAM과 다른 메모리의 중요한 차이점들 중 하나는 CAM 또는 다른 메모리가 사용되는 방식이다. RAM (또는, ROM)은 자신의 메모리 어레이 내의 특정 위치를 지정하기 위해 어드레스를 제공 받는다. RAM (또는, ROM)은 그 다음에 제공된 어드레스에 저장된 데이터를 출력한다. CAM의 경우, CAM은 데이터를 제공 받고, 일치하는데이터를 찾기 위해서 전 메모리 어레이가 검색된다. CAM은 검색 결과에 따라 결정되는 어드레스를 출력한다.
CAM 셀은 바이너리 CAM 셀과 TCAM 셀로 분류될 수 있다. 바이너리 CAM 셀은 2가지 상태 정보 즉, 로직 '1' 상태와 로직 '0' 상태를 저장한다. 바이너리 CAM 셀은 일반적으로 RAM 셀과 비교 회로를 포함한다. 비교 회로는 RAM 셀에 저장된 데이터와 비교 데이터를 비교하고, 일치할 때 매치 라인을 소정 상태로 구동한다. 바이너리 CAM 셀은 USP No. 4,646,271에 "CONTENT ADDRESSABLE MEMORY HAVING DUAL ACCESS MODES"라는 제목으로, USP No. 4,780,845에 "HIGH DENSITY, DYNAMIC, CONTENT-ADDRESSABLE MEMORY CELL"라는 제목으로, USP No. 5,490,102에 "LOW CAPACITANCE CONTENT-ADDRESSABLE MEMORY CELL"라는 제목으로, 그리고 USP No. 5,495,382에 "CONTENTS ADDRESSABLE MEMORY"라는 제목으로 각각 게재되어 있다.
TCAM 셀은 3가지 상태 정보 즉, 로직 '1' 상태, 로직 '0' 상태, 그리고 'don't care 상태를 저장한다. TCAM 셀은 각 TCAM 셀의 지역 마스크 데이터를 저장하는 제 2 RAM 셀을 더 포함한다. 지역 마스크 데이터는 비교 결과가 매치 라인에 영향을 미치지 않도록 제 1 RAM 셀에 저장된 데이터와 비교 데이터의 비교 결과를 차단한다. 한 워드 내의 어느 데이터 비트가 비교 동작 동안 마스크될 것인 지를 결정하는 경우, TCAM 셀은 사용자에게 보다 많은 융통성을 제공한다. TCAM 셀은 USP No. 6,044,055 (issued to Nataraj et al.)에 "CONTENT ADDRESSABLE MEMORY STORAGE DEVICE"와 USP No. 6,154,384 (issued to Nataraj et al.)에 "TERNARY CONTENT ADDRESSABLE MEMORY CELL"라는 제목으로 각각 게재되어 있다.
도 1은 일반적인 TCAM 셀을 보여주는 회로도이다. 도 1에 도시된 TCAM 셀은 2개의 NMOS 트랜지스터들 (T1, T2)과 2개의 인버터들 (INV1, INV2)로 구성되는 메인 메모리 셀; 3개의 NMOS 트랜지스터들 (T3, T4, T5)로 구성되는 비교 회로; NMOS 트랜지스터 (T6)으로 구성된 마스크 회로; 그리고 2개의 NMOS 트랜지스터들 (T7, T8)과 2개의 인버터들 (INV3, INV4)로 구성된 마스크 메모리 셀을 포함한다. 도 1에 도시된 TCAM 셀은 메인 메모리 셀과 마스크 메모리 셀이 동일한 워드 라인에 연결된다는 점을 제외하면 384' 특허의 도 2에 도시된 것과 동일하다. "BL"와 "BLB"로 표기된 신호 라인들은 메인 메모리 셀에 저장될 데이터를 전달하는 데 사용되고, "CL"와 "CLB"로 표기된 신호 라인들은 비교 데이터 (comparand data)를 전달하는 데 사용되며, "ML"과 "MLB"로 표기된 신호 라인들은 마스크 메모리 셀에 저장될 마스크 데이터 (mask data)를 전달하는 데 사용된다. 비록 도면에는 도시되지 않았지만, 도 1에 도시된 TCAM 셀이 행들과 열들의 매트릭스 형태로 배열됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 임의의 행에 속하는 TCAM 셀들에 저장된 비트들은 하나의 워드 (word)를 구성하며, 예를 들면, 하나의 워드는 32/64/128개의 데이터 비트들로 구성될 수 있다. 도 1에서, 임의의 행에 속하는 TCAM 셀들 각각의 트랜지스터들 (T5, T6)은 매치 라인 (MATCH)에 대해 와이어드 OR 로직 (wired-OR logic)을 구성한다.
TCAM 셀의 동작을 설명하면 다음과 같다. 메인 메모리 셀이 로직 '1' 상태를 저장한다고 가정하자. 따라서 셀 노드 (CN1)가 로직 하이 상태를 저장하기 때문에 트랜지스터 (T3)은 턴 온되고, 셀 노드 (CN2)가 로직 로우 상태를 저장하기 때문에트랜지스터 (T4)은 턴 오프된다. 만약 비교 데이터가 로직 '1' 상태이면, CL 라인은 로직 하이 상태를 갖고 CLB 라인은 로직 로우 상태를 갖는다. 트랜지스터 (T3)가 턴 온되었기 때문에, CLB 라인 상의 로직 로우 상태가 DX 노드로 전달되고 트랜지스터 (T5)는 턴 오프된다. 트랜지스터 (T5)가 오프될 때, 매치 라인 (MATCH)은 프리챠지된 상태로 유지된다. 매치 라인의 프리챠지 상태는 비교 데이터가 저장된 데이터와 일치함을 나타낸다. 만약 비교 데이터가 로직 '0' 상태이면, CL 라인은 로직 로우 상태를 갖고 CLB 라인은 로직 하이 상태를 갖는다. 트랜지스터 (T3)는 CLB 라인 상의 로직 하이 상태를 DX 노드로 전달하며, 그 결과 트랜지스터 (T5)는 턴 온된다. 만약 비교 결과가 마스크 데이터 (CN3: 로직 하이 상태)에 의해서 차단되지 않으면, 트랜지스터 (T6)는 턴 온되고 매치 라인 (MATCH)은 불일치 상태를 나타내는 로직 로우 상태로 방전된다. 하지만, 비교 결과가 마스크 데이터 (CN3: 로직 로우 상태)에 의해서 차단되면, 트랜지스터 (T6)은 턴 오프되고 매치 라인 (MATCH)은 프리챠지 상태를 유지한다.
메인 메모리 셀이 로직 '0' 상태를 저장한다고 가정하자. 따라서 셀 노드 (CN1)이 로직 로우 상태를 저장하기 때문에 트랜지스터 (T3)는 턴 오프되고, 셀 노드 (CN2)가 로직 하이 상태를 저장하기 때문에 트랜지스터 (T4)는 턴 온된다. 만약 비교 데이터가 로직 '0' 상태이면, CL 라인은 로직 로우 상태를 갖고 CLB 라인은 로직 하이 상태를 갖는다. 트랜지스터 (T4)가 턴 온되었기 때문에, CL 라인 상의 로직 로우 상태가 DX 노드로 전달되고 트랜지스터 (T5)는 턴 오프된다. 트랜지스터 (T5)가 오프될 때, 매치 라인 (MATCH)은 프리챠지된 상태로 유지된다. 매치 라인의프리챠지 상태는 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치함을 나타낸다. 하지만, 만약 비교 데이터가 로직 '1' 상태이면, CL 라인은 로직 하이 상태를 갖고 CLB 라인은 로직 로우 상태를 갖는다. 트랜지스터 (T4)는 CL 라인 상의 로직 하이 상태를 DX 노드로 전달하며, 그 결과 트랜지스터 (T5)는 턴 온된다. 만약 비교 결과가 마스크 데이터 (CN3: 로직 하이 상태)에 의해서 차단되지 않으면, 트랜지스터 (T6)는 턴 온되고 매치 라인 (MATCH)은 불일치 상태를 나타내는 로직 로우 상태로 방전된다. 하지만, 비교 결과가 마스크 데이터 (CN3: 로직 로우 상태)에 의해서 차단되면, 트랜지스터 (T6)는 턴 오프되고 매치 라인 (MATCH)은 프리챠지 상태를 유지한다.
도 1에 도시된 TCAM 셀은 다음과 같은 문제점을 갖는다.
1) 도 1에 도시된 TCAM 셀 구조에 따르면, 메인 메모리 셀에 저장된 데이터가 비교 데이터와 일치하지 않을 때 매치 라인의 방전 동작이 이루어진다. 일치되는 워드들의 수보다 일치되지 않는 워드들의 수가 더 많기 때문에, 많은 일치되지 않는 워드들에 대응하는 매치 라인들 (MATCH)의 로직 상태들이 동시에 변화된다. 이는 큰 소비 전력이 필요로 함을 의미한다.
2) DX 노드의 로직 하이 레벨은, 도 2a에 도시된 바와 같이, 트랜지스터 (T3 또는 T4)의 문턱 전압만큼 강하된 전압 (VCLB-Vtn3 또는 VCLB-Vtn4) (VCL은 CL 라인의 전압을 나타내고, VCLB은 CLB 라인의 전압을 나타내며, Vtn3과 Vtn4는 트랜지스터들의 문턱 전압들을 각각 나타냄)가 된다. 즉, 트랜지스터 (T5)를 턴 온시키기 위한하이 레벨이 낮아진다. 낮아지는 전압 레벨을 보상하기 위해서는 큰 사이즈의 트랜지스터 (T5)가 사용되어야 한다. 그러므로, 하이 레벨에 대응하는 전압 레벨의 감소는 고밀도 CAM을 제작하는 데 장애 요인이 된다. 게다가, 최악의 경우, 동작 전압이 낮아짐에 따라 TCAM 셀이 정상적으로 동작하지 못한다. 예를 들면, 동작 전압이 1.2V이고 NMOS 트랜지스터의 문턱 전압이 0.5V라고 가정하자. 이러한 가정에 따르면, 도 2b에 도시된 바와 같이, DX 노드의 하이 레벨은 0.7V가 되며, 이는 NMOS 트랜지스터 (T5)를 턴 온시키기에 충분히 높지 않다. 그러므로 비교 결과가 매치 라인 (MATCH)에 반영되지 못한다.
3) 도 1에 도시된 TCAM 셀에 있어서, 비교 결과가 마스크되지 않는 경우, 트랜지스터 (T5)은 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치할 때 턴 오프되고 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치하지 않을 때 턴 온된다. 즉, 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치할 때, 매치 라인은 프리챠지 상태를 유지하고, 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치하지 않을 때 매치 라인의 전하는 트랜지스터들 (T5, T6)을 통해 방전된다. 한 워드의 일치하지 않은 비트들의 수에 따라 매치 라인 (MATCH)의 방전 속도가 가변된다. 예를 들면, 하나의 워드 중 하나의 비트만이 일치하지 않을 때 하나의 TCAM 셀에 속하는 트랜지스터들 (T5, T6)을 통해 매치 라인 (MATCH)의 전하가 방전된다. m-비트 워드 중 n개의 비트들 (n은 m보다 작은 정수)가 일치하지 않을 때 n개의 TCAM 셀들에 속하는 트랜지스터들 (n*(T5, T6))을 통해 매치 라인 (MATCH)의 전하가 방전된다. 방전 능력에 따라 생기는 방전 속도의 차이는 각 TCAM 셀의 트랜지스터들 (T5, T6)의 크기를 증가시킴으로써 해결될 수 있다. 이는 각 TCAM 셀의 크기가 증가되게 하는 원인이 된다. 그러므로, 방전 능력에 따라 생기는 방전 속도의 차이는 고밀도 CAM을 제작하는 데 장애 요인이 된다.
본 발명의 목적은 낮은 동작 전압에서 안정적으로 동작 가능한 내용 주소화 메모리 셀을 제공하는 것이다.
본 발명의 다른 목적은 전력 소모를 줄일 수 있는 내용 주소화 메모리 셀을 제공하는 것이다.
본 발명의 또 다른 목적은 고밀도 내용 주소화 메모리를 구현하기에 적합한 내용 주소화 메모리 셀을 제공하는 것이다.
도 1은 종래 기술에 따른 TCAM 셀을 보여주는 회로도;
도 2a는 비교 동작이 수행될 때 TCAM 셀의 내부 노드 (DX)의 전압 레벨을 보여주는 도면;
도 2b는 비교 데이터가 "0"이고 메인 메모리 셀에 저장된 데이터가 "1"일 때 TCAM 셀의 내부 노드들의 전압 레벨들을 보여주는 도면;
도 3은 본 발명의 제 1 실시예에 따른 터너리 내용 주소화 메모리를 보여주는 블록도;
도 4는 도 3에 도시된 하나의 TCAM 셀의 바람직한 실시예를 보여주는 회로도;
도 5는 도 4에 도시된 TCAM 셀의 비교 동작이 수행될 때 TCAM 셀의 내부 노드 (DX)의 전압 레벨을 보여주는 도면;
도 6은 도 3에 도시된 하나의 TCAM 셀의 다른 실시예를 보여주는 회로도;
도 7은 본 발명의 제 2 실시예에 따른 터너리 내용 주소화 메모리를 보여주는 블록도;
도 8은 도 7에 도시된 하나의 TCAM 셀의 바람직한 실시예를 보여주는 회로도; 그리고
도 9는 도 7 도시된 하나의 TCAM 셀의 다른 실시예를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 터너리 내용 주소화 메모리
120 : 메모리 셀 어레이
140 : 디코더
160D0-160Dm, 160D0'-160Dm' : 방전 회로
180P0-180Pm, 180P0'-180Pm' : 프리챠지 회로
200 : 매치 회로
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 내용 주소화 메모리 셀은 제 1 및 제 2 셀 노드들을 가지며, 데이터를 저장하는 제 1 메모리 셀과; 상기 제 1 메모리 셀로/로부터 상기 데이터를 전달하는 비트 라인 쌍과; 제 3 및 제 4 셀 노드들을 가지며, 마스크 데이터를 저장하는 제 2 메모리 셀과; 상기 제 2 메모리 셀로/로부터 상기 마스크 데이터를 전달하는 마스크 비트 라인 쌍과; 비교 데이터를 전달하는 비교 비트 라인 쌍과; 제 1 및 제 2 매치 라인 세그먼트들로 분리된 매치 라인과; 상기 비교 비트 라인 쌍 중 하나에 연결된 제 1 전류 전극, 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 1 셀 노드에 연결된 제어 전극을 갖는 제 1 트랜지스터와; 상기 비교 비트 라인 쌍 중 다른 하나에 연결된제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 2 셀 노드에 연결된 제어 전극을 갖는 제 2 트랜지스터와; 상기 제 1 매치 라인 세그먼트의 일단에 연결된 제 1 전류 전극, 상기 제 2 매치 라인의 일단에 연결된 제 2 전류 전극, 그리고 상기 내부 노드에 연결된 제어 전극을 갖는 제 3 트랜지스터와; 그리고 상기 제 1 매치 라인 세그먼트의 일단에 연결된 제 1 전류 전극, 상기 제 2 매치 라인의 일단에 연결된 제 2 전류 전극, 그리고 상기 제 3 및 제 4 셀 노드들 중 어느 하나에 연결된 제어 전극을 갖는 제 4 트랜지스터를 포함한다. 이 실시예에 있어서, 제 1 및 제 2 트랜지스터들은 제 3 및 제 4 트랜지스터들과 상보적인 형태를 갖도록 구현된다.
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 3은 본 발명의 제 1 실시예에 따른 터너리 내용 주소화 메모리 (ternary CAM)를 보여주는 블록도이다.
도 3을 참조하면, 본 발명에 따른 TCAM (100)은 복수 개의 TCAM 셀들 (TCCij) (i=0-m, j=0-n)을 갖는 어레이 (120)를 포함한다. TCAM 셀들 (TCCij)은 행들과 열들의 매트릭스 형태로 배열되어 있다. 각 행의 TCAM 셀들은 동일한 워드 라인에 공통으로 연결되어 있다. 예를 들면, 첫 번째 행의 TCAM 셀들 (TCC00-TCC0n)은 워드 라인 (WL0)에 공통으로 연결되고, 두 번째 행의 TCAM 셀들 (TCC10-TCC1n)은 워드 라인 (WL1)에 공통으로 연결되며, m번째 행의 TCAM 셀들 (TCCm0-TCCmn)은 워드 라인 (WLm)에 공통으로 연결된다. 워드 라인들 (WL0-WLm)은 디코더 (140)에연결되며, 상기 디코더 (140)는 동작 모드에 따라 워드 라인들 (WL0-WLm)을 선택적으로 구동한다. 예를 들면, 디코더 (140)는 임의의 행의 TCAM 셀들에 데이터 정보를 저장하거나, 그것으로부터 데이터 정보를 읽는 경우 워드 라인들 (WL0-WLm) 중 어느 하나를 선택적으로 구동한다. 디코더 (140)는 각 행의 TCAM 셀들에 저장된 데이터 비트들 (이는 하나의 워드를 구성함)을 비교 데이터 비트들 (이는 검색어를 구성함)과 비교하는 경우 모든 워드 라인들 (WL0-WLm)을 선택하지 않는다.
계속해서 도 3을 참조하면, 각 열의 TCAM 셀들은 비트 라인 쌍, 마스크 라인 쌍, 그리고 비교 라인 쌍에 공통으로 연결되어 있다. 예를 들면, 첫 번째 열의 TCAM 셀들 (TCC00-TCCm0)은 비트 라인 쌍 (BL0, BL0B), 마스크 라인 쌍 (ML0, ML0B), 그리고 비교 라인 쌍 (CL0, CL0B)에 공통으로 연결되어 있고, 두 번째 열의 TCAM 셀들 (TCC01-TCCm1)은 비트 라인 쌍 (BL1, BL1B), 마스크 라인 쌍 (ML1, ML1B), 그리고 비교 라인 쌍 (CL1, CL1B)에 공통으로 연결되어 있으며, n번째 열의 TCAM 셀들 (TCC0n-TCCmn)은 비트 라인 쌍 (BLn, BLnB), 마스크 라인 쌍 (MLn, MLnB), 그리고 비교 라인 쌍 (CLn, CLnB)에 공통으로 연결되어 있다. 각 열의 비트 라인 쌍 (BLi, BLiB)은 TCAM 셀들에/로부터 저장될/읽혀질 데이터를 전달하는 데 사용되고, 각 열의 마스크 라인 쌍 (MLi, MLiB)은 TCAM 셀들에/로부터 저장될/읽혀질 마스크 데이터를 전달하는 데 사용된다. 각 열의 비교 라인 쌍 (CLi, CLiB)은 비교 데이터를 전달하는 데 사용된다.
본 발명에 따른 TCAM (100)은 행들 또는 워드 라인들 (WL0-WLm)에 각각 대응하는 매치 라인들 (MATCH0-MATCHm)을 포함한다. 매치 라인들 (MATCH0-MATCHm) 각각은 복수의 매치 라인 세그먼트들로 분리되어 있다. 예를 들면, 첫 번째 행의 매치 라인 (MATCH0)은 매치 라인 세그먼트들 (MATCH00-MATCH0n+1)로 분리되어 있고, 두 번째 행의 매치 라인 (MATCH1)은 매치 라인 세그먼트들 (MATCH10-MATCH1n+1)로 분리되어 있으며, m번째 행의 매치 라인 (MATCHm)은 매치 라인 세그먼트들 (MATCHm0-MATCHmn+1)로 분리되어 있다. 각 행에 있어서, 인접한 매치 라인 세그먼트들 사이에 각각 TCAM 셀들이 연결되어 있다. 예를 들면, 첫 번째 행과 첫 번째 열에 위치한 TCAM 셀 (TCC00)은 매치 라인 세그먼트들 (MATCH00, MATCH01) 사이에 연결되고, 첫 번째 행과 두 번째 열에 위치한 TCAM 셀 (TCC01)은 매치 라인 세그먼트들 (MATCH01, MATCH02) 사이에 연결되며, 첫 번째 행과 n번째 열에 위치한 TCAM 셀 (TCC0n)은 매치 라인 세그먼트들 (MATCH0n, MATCH0n+1) 사이에 연결된다. 나머지 행들의 TCAM 셀들 역시 앞서 설명된 것과 동일한 방식으로 배열된다.
매치 라인들 (MATCH-MATCHm)을 각각 구성하는 첫 번째 매치 라인 세그먼트들 (MATCH00, MATCH10, …, MATCHm0)에는 방전 회로들 (160D0, 160D1, …, 160Dm)이 각각 연결된다. 방전 회로들 (160D0-160Dm)은 대응하는 매치 라인 세그먼트들 (MATCH00-MATCHm0)을 각각 접지 전압에 전기적으로 연결한다. 마지막 매치 라인 세그먼트들 (MATCH0n+1, MATCH1n+1, …, MATCHmn+1)에는 프리챠지 회로들 (180P0, 180P1, …, 180Pm)이 각각 연결된다. 프리챠지 회로들 (180P0-180Pm)은 대응하는 매치 라인 세그먼트들 (MATCH0n+1-MATCHmn+1)을 각각 전원 전압에 전기적으로 연결한다. 방전 회로들 (160D0-160Dm)과 프리챠지 회로들 (180P0-180Pm)은 항상 동작하거나 동작 모드에 따라 선택적으로 동작하도록 구현될 수 있다. 모든 행들의 마지막 매치 라인 세그먼트들 (MATCH0n+1-MATCHmn+1)은 매치 회로 (200)에 연결되며, 매치 회로 (200)는 매치 라인 세그먼트들 (MATCH0n+1-MATCHmn+1)의 로직 상태들에 응답하여, 현재 입력된 비교 데이터에 대응하는 어드레스를 발생한다.
도 4는 도 3에 도시된 하나의 TCAM 셀 (TCC00)의 바람직한 실시예를 보여주는 회로도이다. 도 4를 참조하면, 본 발명에 따른 TCAM 셀 (TCC00)은 메인 메모리 셀 (main memory cell)과 마스크 메모리 셀 (mask memory cell)을 포함한다. 메인 메모리 셀과 마스크 메모리 셀은 SRAM 셀로 구성되지만, 다른 형태의 메모리 셀 (예를 들면, DRAM 셀, FRAM 셀, 등)을 이용하여 구성될 수 있음은 자명하다.
메인 메모리 셀은 비트 라인 쌍 (BL0, BL0B)과 워드 라인 (WL0)에 연결되며, 2개의 NMOS 트랜지스터들 (T10, T12)과 2개의 인버터들 (INV10, INV12)을 포함한다. 메인 메모리 셀이 "0"의 데이터를 저장하는 경우, 메인 메모리 셀의 셀 노드 (CN10)는 로직 로우 레벨을 갖고 메인 메모리 셀의 셀 노드 (CN12)는 로직 하이 레벨을 갖는다. 이와 반대로, 메인 메모리 셀이 "1"의 데이터를 저장하는 경우, 메인 메모리 셀의 셀 노드 (CN10)는 로직 하이 레벨을 갖고 메인 메모리 셀의 셀 노드 (CN12)는 로직 로우 레벨을 갖는다.
계속해서 도 4를 참조하면, 마스크 메모리 셀은 마스크 라인 쌍 (ML0, ML0B)과 워드 라인 (WL0)에 연결되며, 2개의 NMOS 트랜지스터들 (T22, T24)과 2개의 인버터들 (INV14, INV16)을 포함한다. 마스크 메모리 셀이 "0"의 마스크 데이터를 저장하는 경우, 마스크 메모리 셀의 셀 노드 (CN14)는 로직 로우 레벨을 갖고 마스크 메모리 셀의 셀 노드 (CN16)는 로직 하이 레벨을 갖는다. 이와 반대로, 마스크 메모리 셀이 "1"의 데이터를 저장하는 경우, 마스크 메모리 셀의 셀 노드 (CN14)는 로직 하이 레벨을 갖고 마스크 메모리 셀의 셀 노드 (CN16)는 로직 로우 레벨을 갖는다.
본 발명에 따른 TCAM 셀 (TCC00)은 2개의 PMOS 트랜지스터들 (T14, T16)과 2개의 NMOS 트랜지스터들 (T18, T20)을 더 포함한다. PMOS 트랜지스터 (T14)는 상보 비교 라인 (CL0B)에 연결된 제 1 전류 전극 (소오스 또는 드레인), 내부 노드 (DX)에 연결된 제 2 전류 전극 (드레인 또는 소오스), 그리고 메인 메모리 셀의 셀 노드 (CN10)에 연결된 제어 전극을 갖는다. PMOS 트랜지스터 (T16)는 비교 라인 (CL0)에 연결된 제 1 전류 전극 (소오스 또는 드레인), 내부 노드 (DX)에 연결된 제 2 전류 전극 (드레인 또는 소오스), 그리고 메인 메모리 셀의 셀 노드 (CN12)에 연결된 제어 전극을 갖는다. PMOS 트랜지스터들 (T14, T16)은 비교 라인 쌍을 통해 전달되는 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치하는 지의 여부를 검출하는 검출 회로 (detection circuit)를 구성한다.
계속해서 도 4를 참조하면, NMOS 트랜지스터 (T18)는 매치 라인 세그먼트 (MATCH00)에 연결된 제 1 전류 전극 (또는 소오스), 매치 라인 세그먼트 (MATCH01)에 연결된 제 2 전류 전극 (또는 드레인), 그리고 내부 노드 (DX)에 연결된 제어 전극을 갖는다. NMOS 트랜지스터 (T18)는 상기 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치할 때 매치 라인 세그먼트들 (MATCH00, MATCH01)을 전기적으로 연결하는 매치 회로 (match circuit)를 구성한다. NMOS 트랜지스터 (T20)는 매치 라인 세그먼트 (MATCH00)에 연결된 제 1 전류 전극 (또는 소오스), 매치 라인 세그먼트 (MATCH01)에 연결된 제 2 전류 전극 (또는 드레인), 그리고 마스크 메모리 셀의 셀 노드 (CN16)에 연결된 제어 전극을 갖는다. NMOS 트랜지스터 (T20)는 마스크 메모리 셀에 저장된 마스크 데이터에 응답하여 매치 라인 세그먼트들 (MATCH00, MATCH01)을 전기적으로 연결하는 마스크 회로 (mask circuit)를 구성한다. 또한, 도 4에서 메인 메모리 셀과 마스크 메모리 셀이 동일한 워드 라인 (WL0)에 연결되어 있으나, 메인 메모리 셀과 마스크 메모리 셀의 워드 라인이 분리되어 별도로 구성될 수 있음은 자명하다.
이러한 회로 구성을 갖는 TCAM 셀에 있어서, 마스크 데이터가 "0"일 때 TCAM 셀 (TCC00)은 don't care 상태를 나타내는 "X" 상태이고, 마스크 데이터가 "1"일 때 TCAM 셀 (TCC00)은 비교 동작을 수행한다. 구체적으로 설명하면 다음과 같다. 마스크 데이터가 "0"인 "X" 상태에서, 마스크 메모리 셀의 셀 노드 (CN14)는 로직 로우 레벨을 갖고 마스크 메모리 셀의 셀 노드 (CN16)는 로직 하이 레벨을 갖는다. 이때, NMOS 트랜지스터 (T20)는 턴 온되고 매치 라인 세그먼트들 (MATCH00, MATCH01)은 전기적으로 연결된다. 이는 비교 데이터와 메인 메모리 셀에 저장된 데이터의 비교 결과에 무관하게 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 연결됨을 의미한다. 마스크 데이터가 "1"일 때, 마스크 메모리 셀의 셀 노드 (CN14)는 로직 하이 레벨을 갖고 마스크 메모리 셀의 셀 노드 (CN16)는 로직 로우 레벨을 갖는다. 이때, NMOS 트랜지스터 (T20)는 턴 오프된다. 매치 라인 세그먼트들 (MATCH00, MATCH01)은 비교 데이터와 메인 메모리 셀에 저장된 데이터의 비교 결과에 따라 전기적으로 연결된다. TCAM 셀의 비교 기능은 이하 상세히 설명될 것이다.
메인 메모리 셀이 "0"의 데이터를 저장하는 경우, 메인 메모리 셀의 셀 노드 (CN10)은 로직 로우 레벨을 갖고 메인 메모리 셀의 셀 노드 (CN12)는 로직 하이 레벨을 갖는다. 메인 메모리 셀이 "1"의 데이터를 저장하는 경우, 메인 메모리 셀의 셀 노드 (CN10)은 로직 하이 레벨을 갖고 메인 메모리 셀의 셀 노드 (CN12)는 로직 로우 레벨을 갖는다. TCAM 셀이 마스크되지 않을 때 (또는 TCAM 셀이 비교 기능을 수행하는 경우), 내부 노드 (DX)의 로직 상태는 메인 메모리 셀에 저장된 데이터와 비교 데이터의 비교 결과에 따라 결정된다. 좀 더 구체적으로 설명하면 다음과 같다.
메인 메모리 셀에 "0"의 데이터가 저장된 경우, PMOS 트랜지스터 (T14)는 턴 온되고 PMOS 트랜지스터 (T16)는 턴 오프된다. 이때, "0"의 비교 데이터가 비교 라인 쌍 (CL0, CL0B)를 통해 전달될 때, 상보 비교 라인 (CL0B) 상의 "1"의 데이터가 PMOS 트랜지스터 (T14)을 통해 내부 노드 (DX)으로 전달된다. 이는 NMOS 트랜지스터 (T18)이 턴 온되게 하며, 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 연결된다. 이와 반대로, "1"의 비교 데이터가 비교 라인 쌍 (CL0, CL0B)을 통해 전달될 때, 상보 비교 라인 (CL0B) 상의 "0"의 데이터가 PMOS 트랜지스터 (T14)를 통해 내부 노드 (DX)로 전달된다. 이는 NMOS 트랜지스터 (T18)가 턴 오프되게 하며, 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 분리된다.
일단 내부 노드 (DX)가 충전되면, 도 5에 도시된 바와 같이, 내부 노드 (DX)의 전압은 방전 후에 접지 전압까지 낮아지지 않고 PMOS 트랜지스터 (T14/T16)의문턱 전압 (Vtp14 또는 Vtp16)까지만 낮아진다.
메인 메모리 셀에 "1"의 데이터가 저장된 경우, PMOS 트랜지스터 (T14)는 턴 오프되고 PMOS 트랜지스터 (T16)는 턴 온된다. 이때, "0"의 비교 데이터가 비교 라인 쌍 (CL0, CL0B)를 통해 전달될 때, 비교 라인 (CL0) 상의 "0"의 데이터가 PMOS 트랜지스터 (T14)를 통해 내부 노드 (DX)로 전달된다. 이는 NMOS 트랜지스터 (T18)가 턴 오프되게 하며, 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 분리된다. 이와 반대로, "1"의 비교 데이터가 비교 라인 쌍 (CL0, CL0B)을 통해 전달될 때, 비교 라인 (CL0) 상의 "1"의 데이터가 PMOS 트랜지스터 (T14)를 통해 내부 노드 (DX)로 전달된다. 이는 NMOS 트랜지스터 (T18)이 턴 온되게 하며, 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 연결된다.
요약하면, 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치할 때 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 연결되는 반면에, 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치하지 않을 때 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 분리된다. 임의의 행에 있어서, 각 TCAM 셀에 저장된 데이터와 대응하는 비교 라인 쌍을 통해 전달된 비교 데이터가 모두 일치할 때, 상기 행에 대응하는 매치 라인을 구성하는 매치 라인 세그먼트들이 전기적으로 연결되며, 그 결과 상기 행에 대응하는 매치 라인은 접지 전압을 갖게 된다.
본 발명에 따른 TCAM 셀에 있어서, 각 행의 첫 번째 매치 라인 세그먼트가 방전 회로를 통해 접지 전압에 연결되고 마지막 매치 라인 세그먼트가 프리챠지 회로를 통해 전원 전압에 연결되기 때문에, 각 행의 매치 라인의 로직 상태 변화는각 워드의 모든 데이터 비트들이 비교 데이터 비트들과 일치할 때만 일어난다. 이는 한 워드의 일치하지 않는 데이터 비트들의 수에 관계없이 매치 라인의 로직 상태가 변화되는 속도가 일정하게 얻어짐을 의미한다. 즉, 각 워드의 모든 데이터 비트들이 비교 데이터 비트들과 일치할 때 매치 라인이 로직 상태가 변화되기 때문에, 각 매치 라인의 로직 상태는 일정한 속도로 변화된다.
도 1에 도시된 TCAM 셀 구조의 경우, 동작 전압이 낮아지면 TCAM 셀이 비교 기능을 수행하는 것이 불가능하다. 이에 반해서, 본 발명에 따른 TCAM 셀 구조의 경우, 비교 라인 (CL0) 또는 상보 비교 라인 (CL0B)의 로직 하이 레벨은 문턱 전압의 강하 없이 PMOS 트랜지스터 (T14 또는 T16)를 통해 그대로 내부 노드 (DX)로 전달되기 때문에, 동작 전압이 낮아지더라도 TCAM 셀은 정상적으로 비교 기능을 수행한다. 본 발명의 경우, TCAM 셀의 신뢰성이 향상된다. 게다가, 비교 라인 (CL0) 또는 상보 비교 라인 (CL0B)의 로직 하이 레벨은 문턱 전압의 강하 없이 PMOS 트랜지스터 (T14 또는 T16)를 통해 그대로 내부 노드 (DX)로 전달되기 때문에, 도 1에 도시된 것과 비교하여 볼 때 본 발명의 NMOS 트랜지스터 (T18)의 구동 능력이 향상된다. NMOS 트랜지스터 (T18)의 구동 능력이 향상됨에 따라, 도 1에 도시된 것과 비교하여 볼 때 NMOS 트랜지스터 (T18)의 크기를 줄이는 것이 가능하다. 그러므로, 본 발명에 따른 TCAM 셀 구조는 고밀도 CAM를 구현하기에 적합하다.
앞서 설명된 바와 같이, 일치하는 워드들의 수보다 불일치하는 워드들의 수가 훨씬 더 많다. 이러한 경우, 도 1에 도시된 TCAM 셀 구조는 불일치할 때 매치 라인의 로직 상태가 변화되기 때문에 많은 전력 소모를 요구한다. 이에 반해서, 본발명에 따른 TCAM 셀 구조는 일치할 때 매치 라인의 로직 상태가 변화되기 때문에 적은 전력 소모를 요구한다. 즉, 전력 소모가 감소될 수 있다.
도 6은 도 3에 도시된 TCAM 셀의 다른 실시예를 보여주는 회로도이다. 도 6에 있어서, 도 4에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 6에 도시된 TCAM 셀은 NMOS 트랜지스터들 (T26, T28)이 추가되었다는 점을 제외하면 도 4에 도시된 TCAM 셀과 동일하다. NMOS 트랜지스터 (T26)는 상보 비교 라인 (CL0B)에 연결된 제 1 전류 전극, 내부 노드 (DX)에 연결된 제 2 전류 전극, 그리고 메인 메모리 셀의 셀 노드 (CN12)에 연결된 제어 전극을 갖는다. NMOS 트랜지스터 (T28)는 비교 라인 (CL0)에 연결된 제 1 전류 전극, 내부 노드 (DX)에 연결된 제 2 전류 전극, 그리고 메인 메모리 셀의 셀 노드 (CN10)에 연결된 제어 전극을 갖는다. 이러한 구성에 따르면, 내부 노드 (DX)의 전압은 전원 전압에서 접지 전압으로 그리고 접지 전압에서 전원 전압으로 완전히 스윙된다. 이점을 제외하면, 도 6에 도시된 TCAM 셀이 도 4에 도시된 것과 동일하게 동작함과 동시에 동일한 효과들을 얻을 수 있음은 자명하다.
도 7은 본 발명의 제 2 실시예에 따른 내용 주소화 메모리를 보여주는 블록도이다. 도 7에 있어서, 도 3에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기된다. 도 7에서 알 수 있듯이, 각 행의 첫 번째 매치 라인 세그먼트에는 프리챠지 회로가 연결되고 각 행의 마지막 매치 라인 세그먼트에는 방전 회로가 연결된다. 예를 들면, 첫 번째 행의 첫 번째 매치 라인세그먼트 (MATCH00)에는 프리챠지 회로 (180P0')가 연결되고, 첫 번째 행의 마지막 매치 라인 세그먼트 (MATCH0n+1)에는 방전 회로 (160D0')가 연결되어 있다. 두 번째 행의 첫 번째 매치 라인 세그먼트 (MATCH10)에는 프리챠지 회로 (180P1')가 연결되고, 두 번째 행의 마지막 매치 라인 세그먼트 (MATCH1n+1)에는 방전 회로 (160D1')가 연결되어 있다. 마지막 행의 첫 번째 매치 라인 세그먼트 (MATCHm0)에는 프리챠지 회로 (180Pm')가 연결되고, 마지막 행의 마지막 매치 라인 세그먼트 (MATCHmn+1)에는 방전 회로 (160Dm')가 연결되어 있다.
도 7에 도시된 TCAM 셀들 중 하나의 바람직한 실시예를 보여주는 회로도가 도 8에 도시되어 있다. 도 8에는 첫 번째 행과 첫 번째 열에 위치한 TCAM 셀이 도시되어 있지만, 나머지 TCAM 셀들이 도 8에 도시된 것과 동일하게 구성됨은 자명하다. 도 8을 참조하면, 본 발명의 제 2 실시예에 따른 TCAM 셀 (TCC00)은 메인 메모리 셀과 마스크 메모리 셀을 포함한다. 메인 메모리 셀과 마스크 메모리 셀은 SRAM 셀로 구성되지만, 다른 형태의 메모리 셀 (예를 들면, DRAM 셀, FRAM 셀, 등)을 이용하여 구성될 수 있음은 자명하다.
메인 메모리 셀은 비트 라인 쌍 (BL0, BL0B)과 워드 라인 (WL0)에 연결되며, 2개의 NMOS 트랜지스터들 (T30, T32)과 2개의 인버터들 (INV30, INV32)을 포함한다. 메인 메모리 셀이 "0"의 데이터를 저장하는 경우, 메인 메모리 셀의 셀 노드 (CN30)는 로직 로우 레벨을 갖고 메인 메모리 셀의 셀 노드 (CN32)는 로직 하이 레벨을 갖는다. 이와 반대로, 메인 메모리 셀이 "1"의 데이터를 저장하는 경우, 메인 메모리 셀의 셀 노드 (CN30)는 로직 하이 레벨을 갖고 메인 메모리 셀의 셀 노드(CN32)는 로직 로우 레벨을 갖는다.
계속해서 도 8을 참조하면, 마스크 메모리 셀은 마스크 라인 쌍 (ML0, ML0B)과 워드 라인 (WL0)에 연결되며, 2개의 NMOS 트랜지스터들 (T34, T36)과 2개의 인버터들 (INV34, INV36)을 포함한다. 마스크 메모리 셀이 "0"의 마스크 데이터를 저장하는 경우, 마스크 메모리 셀의 셀 노드 (CN34)는 로직 로우 레벨을 갖고 마스크 메모리 셀의 셀 노드 (CN36)는 로직 하이 레벨을 갖는다. 이와 반대로, 마스크 메모리 셀이 "1"의 데이터를 저장하는 경우, 마스크 메모리 셀의 셀 노드 (CN34)는 로직 하이 레벨을 갖고 마스크 메모리 셀의 셀 노드 (CN36)는 로직 로우 레벨을 갖는다.
본 발명의 제 2 실시예에 따른 TCAM 셀 (TCC00)은 2개의 NMOS 트랜지스터들 (T34, T36)과 2개의 PMOS 트랜지스터들 (T38, T40)을 더 포함한다. NMOS 트랜지스터 (T34)는 상보 비교 라인 (CL0B)에 연결된 제 1 전류 전극 (소오스 또는 드레인), 내부 노드 (DX)에 연결된 제 2 전류 전극 (드레인 또는 소오스), 그리고 메인 메모리 셀의 셀 노드 (CN30)에 연결된 제어 전극을 갖는다. NMOS 트랜지스터 (T36)는 비교 라인 (CL0)에 연결된 제 1 전류 전극 (소오스 또는 드레인), 내부 노드 (DX)에 연결된 제 2 전류 전극 (드레인 또는 소오스), 그리고 메인 메모리 셀의 셀 노드 (CN32)에 연결된 제어 전극을 갖는다. NMOS 트랜지스터들 (T34, T36)은 비교 라인 쌍을 통해 전달되는 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치하는 지의 여부를 검출하는 검출 회로를 구성한다.
계속해서 도 8을 참조하면, PMOS 트랜지스터 (T38)는 매치 라인 세그먼트(MATCH00)에 연결된 제 1 전류 전극 (또는 소오스), 매치 라인 세그먼트 (MATCH01)에 연결된 제 2 전류 전극 (또는 드레인), 그리고 내부 노드 (DX)에 연결된 제어 전극을 갖는다. PMOS 트랜지스터 (T38)는 상기 비교 데이터가 메인 메모리 셀에 저장된 데이터와 일치할 때 매치 라인 세그먼트들 (MATCH00, MATCH01)을 전기적으로 연결하는 매치 회로를 구성한다. PMOS 트랜지스터 (T40)는 매치 라인 세그먼트 (MATCH00)에 연결된 제 1 전류 전극 (또는 소오스), 매치 라인 세그먼트 (MATCH01)에 연결된 제 2 전류 전극 (또는 드레인), 그리고 마스크 메모리 셀의 셀 노드 (CN34)에 연결된 제어 전극을 갖는다. PMOS 트랜지스터 (T40)는 마스크 메모리 셀에 저장된 마스크 데이터에 응답하여 매치 라인 세그먼트들 (MATCH00, MATCH01)을 전기적으로 연결하는 마스크 회로를 구성한다.
이러한 회로 구성에 따르면, 마스크 데이터가 "0"일 때, 비교 결과에 관계없이 매치 라인 세그먼트들 (MATCH00, MATCH01)이 PMOS 트랜지스터 (T40)를 통해 전기적으로 연결되며, 그 결과 매치 라인 세그먼트 (MATCH01)는 매치 라인 세그먼트 (MATCH00)와 PMOS 트랜지스터 (T40)를 통해 프리챠지 회로 (180P0') (도 7 참조)로부터의 전원 전압으로 충전된다. 마스크 데이터가 "1"일 때, 매치 라인 세그먼트들의 전기적인 연결은 비교 결과에 의해서 결정될 것이다. 메인 메모리 셀에 저장된 데이터가 비교 데이터와 일치할 때, 내부 노드 (DX)의 로직 레벨은 접지 전압이 되어 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 연결된다. 이와 반대로, 메인 메모리 셀에 저장된 데이터가 비교 데이터와 일치하지 않을 때, 내부 노드 (DX)는 하이 레벨의 신호 라인 (CL0 또는 CL0B)에 연결되어 매치 라인 세그먼트들 (MATCH00, MATCH01)이 전기적으로 분리된다. 이러한 점을 제외하면, 제 2 실시예에 따른 TCAM 셀은 제 1 실시예에 따른 TCAM 셀과 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다.
도 9는 도 7에 도시된 TCAM 셀의 다른 실시예를 보여주는 회로도이다. 도 9에 있어서, 도 8에 도시된 것과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 9에 도시된 TCAM 셀은 PMOS 트랜지스터들 (T46, T48)이 추가되었다는 점을 제외하면 도 8에 도시된 TCAM 셀과 동일하다. PMOS 트랜지스터 (T46)는 상보 비교 라인 (CL0B)에 연결된 제 1 전류 전극, 내부 노드 (DX)에 연결된 제 2 전류 전극, 그리고 메인 메모리 셀의 셀 노드 (CN32)에 연결된 제어 전극을 갖는다. PMOS 트랜지스터 (T48)는 비교 라인 (CL0)에 연결된 제 1 전류 전극, 내부 노드 (DX)에 연결된 제 2 전류 전극, 그리고 메인 메모리 셀의 셀 노드 (CN30)에 연결된 제어 전극을 갖는다. 이러한 구성에 따르면, 내부 노드 (DX)의 전압은 전원 전압에서 접지 전압으로 그리고 접지 전압에서 전원 전압으로 완전히 스윙된다. 이점을 제외하면, 도 9에 도시된 TCAM 셀이 도 8에 도시된 것과 동일하게 동작함과 동시에 동일한 효과들을 얻을 수 있음은 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 터너리 내용 주소화 메모리 (ternary CAM)는 낸드형 매치 라인 구조 (NAND-type match line structure)를 갖는다. 이러한 매치 라인 구조는 하나의 행의 CAM 셀들에 저장된 모든 데이터 비트들이 대응하는 비교 데이터 비트들과 일치할 때만 매치 라인이 방전/충전되게 한다. 이는 전력 소모가 감소됨을 의미한다. 검출 회로를 구성하는 트랜지스터들 (예를 들면, 도 4에서 T14 및 T16)가 매치 회로를 구성하는 트랜지스터 (예를 들면, 도 4에서 T18)와 상보적인 형태를 갖도록 구성됨에 따라, 본 발명에 따른 TCAM 셀은 고밀도 CAM을 구현하기에 적합할 뿐만 아니라 저 전압에서도 안정적으로 동작하는 것이 가능하다.

Claims (21)

  1. 내용 주소화 메모리 셀에 있어서:
    데이터를 저장하는 제 1 메모리 셀과;
    상기 제 1 메모리 셀로/로부터 상기 데이터를 전달하는 제 1 데이터 라인 쌍과;
    마스크 데이터를 저장하는 제 2 메모리 셀과;
    상기 제 2 메모리 셀로/로부터 상기 마스크 데이터를 전달하는 제 2 데이터 라인 쌍과;
    비교 데이터를 전달하는 제 3 데이터 라인 쌍과;
    적어도 제 1 및 제 2 매치 라인 세그먼트들로 분리된 매치 라인과;
    상기 제 1 및 제 2 매치 라인 세그먼트들에 연결되며, 상기 마스크 데이터에 응답하여 상기 제 1 및 제 2 매치 라인 세그먼트들을 선택적으로 연결하는 마스크 회로와;
    상기 제 3 데이터 라인 쌍과 상기 제 1 메모리 셀에 연결되며, 상기 비교 데이터가 상기 제 1 메모리 셀에 저장된 데이터와 일치하는 지의 여부를 검출하는 검출 회로와; 그리고
    상기 비교 데이터가 상기 제 1 메모리 셀에 저장된 데이터와 일치할 때 상기 제 1 및 제 2 매치 라인 세그먼트들을 전기적으로 연결하는 매치 회로를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  2. 제 1 항에 있어서,
    상기 검출 회로는 상기 제 3 데이터 라인 쌍 중 하나와 내부 노드 사이에 연결되고 상기 제 1 메모리 셀에 저장된 데이터에 응답하여 동작하는 제 1 트랜지스터와; 그리고 상기 제 3 데이터 라인 쌍 중 다른 하나와 상기 내부 노드 사이에 연결되고 상기 제 1 메모리 셀에 저장된 상보 데이터에 응답하여 동작하는 제 2 트랜지스터를 포함하며; 그리고 상기 매치 회로는 상기 제 1 및 제 2 매치 라인 세그먼트들 사이에 연결되고 상기 내부 노드의 전위에 응답하여 동작하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터로 구성되고, 상기 제 3 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  4. 제 3 항에 있어서,
    상기 마스크 회로는 상기 제 1 및 제 2 매치 라인 세그먼트들 사이에 연결되고 상기 마스크 데이터에 응답하여 동작하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  5. 제 2 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 NMOS 트랜지스터로 구성되고, 상기 제 3 트랜지스터는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  6. 제 5 항에 있어서,
    상기 마스크 회로는 상기 제 1 및 제 2 매치 라인 세그먼트들 사이에 연결되고 상기 마스크 데이터에 응답하여 동작하는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  7. 제 1 항에 있어서,
    상기 제 1 매치 라인 세그먼트에 연결되며, 상기 제 1 매치 라인 세그먼트의 전위를 방전하기 위한 방전 회로와; 그리고
    상기 제 2 매치 라인 세그먼트에 연결되며, 상기 제 2 매치 라인 세그먼트를 소정 전압으로 프리챠지하기 위한 프리챠지 회로를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  8. 내용 주소화 메모리 셀에 있어서:
    제 1 및 제 2 셀 노드들을 가지며, 데이터를 저장하는 제 1 메모리 셀과;
    상기 제 1 메모리 셀로/로부터 상기 데이터를 전달하는 비트 라인 쌍과;
    제 3 및 제 4 셀 노드들을 가지며, 마스크 데이터를 저장하는 제 2 메모리 셀과;
    상기 제 2 메모리 셀로/로부터 상기 마스크 데이터를 전달하는 마스크 비트 라인 쌍과;
    비교 데이터를 전달하는 비교 비트 라인 쌍과;
    제 1 및 제 2 매치 라인 세그먼트들로 분리된 매치 라인과;
    상기 비교 비트 라인 쌍 중 하나에 연결된 제 1 전류 전극, 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 1 셀 노드에 연결된 제어 전극을 갖는 제 1 트랜지스터와;
    상기 비교 비트 라인 쌍 중 다른 하나에 연결된 제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 2 셀 노드에 연결된 제어 전극을 갖는 제 2 트랜지스터와;
    상기 제 1 매치 라인 세그먼트의 일단에 연결된 제 1 전류 전극, 상기 제 2 매치 라인의 일단에 연결된 제 2 전류 전극, 그리고 상기 내부 노드에 연결된 제어 전극을 갖는 제 3 트랜지스터와; 그리고
    상기 제 1 매치 라인 세그먼트의 일단에 연결된 제 1 전류 전극, 상기 제 2 매치 라인의 일단에 연결된 제 2 전류 전극, 그리고 상기 제 3 및 제 4 셀 노드들 중 어느 하나에 연결된 제어 전극을 갖는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  9. 제 8 항에 있어서,
    상기 비교 비트 라인 쌍 중 하나에 연결된 제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 2 셀 노드에 연결된 제어 전극을 갖는 제 5 트랜지스터와; 그리고
    상기 비교 비트 라인 쌍 중 다른 하나에 연결된 제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 1 셀 노드에 연결된 제어 전극을 갖는 제 6 트랜지스터를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터로 각각 구성되고, 상기 제 3 내지 제 6 트랜지스터들은 NMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  11. 제 10 항에 있어서,
    상기 제 4 트랜지스터의 제어 전극은 상보 마스크 데이터가 저장되는 상기 제 4 셀 노드에 연결되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  12. 제 10 항에 있어서,
    상기 제 1 매치 라인 세그먼트의 타단에 연결되며, 상기 제 1 매치 라인 세그먼트의 전위를 방전시키기 위한 방전 회로와; 그리고
    상기 제 2 매치 라인 세그먼트의 타단에 연결되며, 상기 제 2 매치 라인 세그먼트를 소정 전위로 프리챠지하기 위한 프리챠지 회로를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 NMOS 트랜지스터로 각각 구성되고, 상기 제 3 내지 제 6 트랜지스터들은 PMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  14. 제 13 항에 있어서,
    상기 제 4 트랜지스터의 제어 전극은 상기 마스크 데이터가 저장되는 상기 제 3 셀 노드에 연결되는 것을 특징으로 하는 내용 주소화 메모리 셀.
  15. 제 13 항에 있어서,
    상기 제 1 매치 라인 세그먼트의 타단에 연결되며, 상기 제 1 매치 라인 세그먼트를 소정 전위로 충전시키기 위한 충전 회로와; 그리고
    상기 제 2 매치 라인 세그먼트의 타단에 연결되며, 상기 제 2 매치 라인 세그먼트의 전위를 방전시키기 위한 방전 회로를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  16. 행들과 열들의 매트릭스 형태로 배열된 복수 개의 터너리 내용 주소화 메모리 (이하, "TCAM"이라 칭함) 셀들과;
    상기 행들을 따라 각각 배열되며, 각 행의 TCAM 셀들에 공통으로 연결되는 복수 개의 워드 라인들과;
    상기 열들을 따라 각각 배열되며, 각 열의 TCAM 셀들에 공통으로 연결되는 제 1 내지 제 3 데이터 라인 쌍들과;
    상기 행들에 각각 대응하며, 각각이 복수 개의 매치 라인 세그먼트들로 분리된 복수 개의 매치 라인들과;
    상기 TCAM 셀들 각각은 대응하는 매치 라인의 2개의 인접한 매치 라인 세그먼트들 사이에 연결되고; 상기 TCAM 셀들 각각에 대응하는 제 1 데이터 라인 쌍은 대응하는 TCAM 셀에 저장될 데이터를 전달하고; 상기 TCAM 셀들 각각에 대응하는 제 2 데이터 라인 쌍은 대응하는 TCAM 셀에 저장될 마스크 데이터를 전달하고; 상기 TCAM 셀들 각각에 대응하는 제 3 데이터 라인 쌍은 대응하는 TCAM 셀에 저장될 데이터와 비교될 비교 데이터를 전달하며;
    상기 TCAM 셀들 각각은 제 1 및 제 2 셀 노드들을 가지며, 대응하는 제 1 데이터 라인 쌍을 통해 전달되는 데이터를 저장하는 제 1 메모리 셀과; 제 3 및 제 4 셀 노드들을 가지며, 대응하는 제 2 데이터 라인 쌍을 통해 전달되는 마스크 데이터를 저장하는 제 2 메모리 셀과; 상기 제 3 데이터 라인 쌍 중 하나에 연결된 제 1 전류 전극, 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 1 셀 노드에 연결된 제어 전극을 갖는 제 1 트랜지스터와; 상기 제 3 데이터 라인 쌍 중 다른 하나에 연결된 제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 2 셀 노드에 연결된 제어 전극을 갖는 제 2 트랜지스터와; 대응하는 TCAM 셀의 인접한 매치 라인 세그먼트들 중 제 1 매치 라인 세그먼트의 일단에 연결된 제 1 전류 전극, 상기 대응하는 TCAM 셀의 인접한 매치 라인 세그먼트들 중 제 2 매치 라인 세그먼트의 일단에 연결된 제 2 전류 전극, 그리고 상기 내부 노드에 연결된 제어 전극을 갖는 제 3 트랜지스터와; 그리고 상기 제 1 매치 라인 세그먼트의 일단에 연결된 제 1 전류 전극, 상기 제 2 매치 라인의 일단에 연결된 제 2 전류 전극, 그리고 상기 제 3 및 제 4 셀 노드들 중 어느 하나에 연결된 제어 전극을 갖는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 내용 주소화 메모리.
  17. 제 16 항에 있어서,
    상기 TCAM 셀들 각각은
    상기 대응하는 제 3 데이터 라인 쌍 중 하나에 연결된 제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 2 셀 노드에 연결된 제어 전극을 갖는 제 5 트랜지스터와; 그리고
    상기 대응하는 제 3 데이터 라인 쌍 중 다른 하나에 연결된 제 1 전류 전극, 상기 내부 노드에 연결된 제 2 전류 전극, 그리고 상기 제 1 셀 노드에 연결된 제어 전극을 갖는 제 6 트랜지스터를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터로 각각 구성되고, 상기 제 3 내지 제 6 트랜지스터들은 NMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 내용 주소화 메모리.
  19. 제 18 항에 있어서,
    상기 매치 라인들의 첫 번째 매치 라인 세그먼트들에 각각 연결되는 복수 개의 방전 회로들과; 그리고
    상기 매치 라인들의 마지막 매치 라인 세그먼트들에 각각 연결되는 복수 개의 충전 회로들을 더 포함하는 것을 특징으로 하는 내용 주소화 메모리.
  20. 제 17 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 NMOS 트랜지스터로 각각 구성되고, 상기 제 3 내지 제 6 트랜지스터들은 PMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 내용 주소화 메모리.
  21. 제 20 항에 있어서,
    상기 매치 라인들의 첫 번째 매치 라인 세그먼트들에 각각 연결되는 복수 개의 충전 회로들과; 그리고
    상기 매치 라인들의 마지막 매치 라인 세그먼트들에 각각 연결되는 복수 개의 방전 회로들을 더 포함하는 것을 특징으로 하는 내용 주소화 메모리.
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