KR20030064423A - 병렬 평면 기판 - Google Patents

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Abstract

교번적으로 형성되는 실질적으로 평면인 다수의 유전 물질층(102)과 도전 물질층(104), 및 제1 표면(116) 및 제2 표면(130)을 갖는 마이크로 전자 기판이 기재되어 있다. 여기서, 상기 유전 물질층(102)과 기판 도전 물질층(104)은 상기 제1 표면(116)과 상기 제2 표면(130) 사이에서 실질적으로 직각으로 확장된다.

Description

병렬 평면 기판{PARALLEL PLANE SUBSTRATE}
컴퓨터 산업의 목표는 보다 높은 성능, 보다 낮은 비용, 집적 회로 소자의 소형화, 및 보다 큰 패키징 밀도로 진행되고 있다. 이러한 목표가 달성됨에 따라, 마이크로 전자 다이(microelectronic dice)는 점점 작아지고 있다. 보다 작은 크기는 각 반도체 웨이퍼상에서 보다 많은 마이크로 전자 다이가 생산되도록 할 수 있으며, 이것은 마이크로 전자 다이의 비용을 감소시킨다. 그러나, 작은 크기의 마이크로 전자 다이는 그들을 마이크로 전자 장치에 직접 통합시키기 어렵게 만든다. 따라서, 마이크로 전자 다이가 다른 장치 소자와 보다 쉽게 접속할 수 있도록 하기 위해 인터포저에 접착될 수 있다.
도18은 인터포저(204)에 전기적으로 접속되는 마이크로 전자 다이(202)를 포함한 패키지(200)를 도시하고 있다. 인터포저(204)는, 상부 트레이스 망(212)을 형성하기 위해 그 상부면에 유전층(예로, 에폭시 수지, 폴리이미드(polyimide), 비스벤조시클로부텐(bisbenzocyclobutene) 등) 및 도전 트레이스(예로, 구리, 알루미늄 등)를 가지며, 하부 트레이스 망(214)을 형성하기 위해 그 하부면에 유전층과 도전 트레이스를 가지는 기판 코어(206)(예로, 비스말레일이미드 트리아진 수지(bismaleimide triazine resin), FR4, 폴리이미드 물질 등)를 포함한다. 상부 트레이스 망(212)과 하부 트레이스 망(214) 사이에 전기적인 인터커넥션을 설정하기 위해, 특정 위치에서 기판 코어(206)를 통하여 홀이 형성되고, 이 홀은 도전 물질로 도금된다. 도금된 홀은 "도금 관통홀(plated through-hole: 이하, "PTH"로 언급함)" 비아(218)로 이 기술분야에 알려져 있다. 도19는 기판 코어(206)에 상부 트레이스 망(212) 및 하부 트레이스 망(214)을 가진 인터포저(204)를 도시하고 있다. 상부 트레이스 망(212)은 그 위에 형성되는 제1 도전 트레이스(224)를 갖는 제1 유전층(222)을 포함하는데, 여기서, 제1 도전 트레이스(224)는 제1 유전층(222)을 통해 PTH 비아(218)에 닿거나, 또는 PTH 비아(218)에 접촉된 트레이스(226)에 닿도록 확장된다. 제2 유전층(222')은 제1 유전층(222) 및 제1 도전 트레이스(224) 위에 배치된다. 제2 도전 트레이스(224')가 제2 유전층(222')에 형성되는데, 여기서, 제2 도전 트레이스(224')는 제2 유전층(222')을 통해 각각의 제1 도전 트레이스(224)에 닿도록 확장된다. 제3 유전층(222")이 제2 유전층(222') 및 제2 도전 트레이스(224') 위에 배치되고, 제1 솔더볼 랜드(228)가 제3 유전층(222")을 통하여 확장되도록 형성된다. 제1 솔더볼 랜드(228)를 둘러싸도록 제3 유전층(222") 위에 제1 솔더 레지스트(232)가 형성된다. 하부 트레이스 망(214)은,상부 트레이스 망(212)과 유사한 방식으로, 제1, 제2 및 제3 유전층(234, 234', 234") 및 제1, 제2 및 제3 도전 트레이스(236, 236', 236")로 형성되는데, 여기서, 제2 솔더볼 랜드(238)는 제3 도전 트레이스(236")로 형성되고, 제2 솔더볼 랜드(238)를 둘러싸도록 제3 도전 트레이스(236")의 일부 및 제3 유전층(234") 위에 제2 솔더 레지스트(242)가 형성된다.
도18을 참조하면, 마이크로 전자 다이(202)는 소형 솔더볼(244)을 통해 상부 트레이스 망(212)에 접착되고 전기적으로 접속된다. 소형 솔더볼(244)은 마이크로 전자 다이(202) 상의 콘택(246)과 제1 솔더볼 랜드(228)(도19 참조) 사이에 확장된다. 제2 솔더볼 랜드(238)(도19 참조)에는 (솔더볼과 같은) 외부 콘택(248)이 형성된다. 외부 콘택(248)은 외부 전기 시스템(미도시)에 접착된다. 따라서, 인터포저(204)의 사용은 마이크로 전자 다이(202)와 외부 전기 시스템(미도시) 사이에 전기적인 통신을 가능하게 한다.
도20 내지 도24는, 도18 및 도19의 PTH 비아(218)로 도시된 것과 같은, 구리 PTH 비아를 형성하는 패널 도금 방법을 도시하고 있다. 도20에 도시된 바와 같이, 기판(206)의 제1 표면(254)에 제1 구리층(252)이 배치되고, 기판(206)의 제2 표면(258)에 제2 구리층(256)이 배치되었다. 그리고, 도21에 도시된 바와 같이, 제2 구리층(252), 기판(206) 및 제2 구리층(256)을 통하여 홀(262)이 형성된다. 그후, 도22에 도시된 바와 같이, 이 기술분야에서 주지된 것과 같은, 구리 전기 도금 공정이 뒤따르는 비전해 구리 도금 기술을 이용하여, 홀(262)의 측벽(266)에 구리 측벽층(262)이 형성된다. 그리고, 도23에 도시된 바와 같이, 홀(262)과 제1구리층(252) 및 제2 구리층(262)의 일부에 레지스트층(252)이 패터닝된다. 그리고 나서, 도24에 도시된 바와 같이, 제1 구리층(252) 및 제2 구리층(256)이 에칭되고, 레지스트층(268)이 제거되어 PTH 비아(218)를 형성된다.
인터포저(204)의 제조는 패키지의 비용을 증가시키는 여러 공정 단계를 필요로 한다. 특히, PTH 비아(218)의 형성은 여러 가지 시간-집약적인 공정 단계를 갖는다. 그러므로, PTH 비아를 형성할 필요성을 제거할 수 있는 제조 기술 및 인터포저를 설계하는 것이 유리할 것이다.
본 발명은 도전 기판을 제조하기 위한 장치 및 방법에 관한 것으로, 특히, 인터포저(interposer)로 사용될 수 있는, 도전 물질층과 유전 물질층을 교번적으로 형성되는 적층 기판(laminated substrate)에 관한 것이다.
도1은 본 발명에 따른 병렬 도전 평면 기판 블록의 사시도.
도2는 본 발명에 따른 도1의 병렬 평면 기판 블록의 단면도.
도3은 본 발명에 따른 도1의 블록에서 커팅된 병렬 평면 기판의 사시도.
도4는 본 발명에 따른 병렬 평면 기판의 단면도.
도5 내지 도12는 본 발명에 따른 병렬 평면 기판을 이용한 인터포저 형성 방법을 도시한 단면도.
도13은 본 발명에 따른 마이크로 전자 패키지의 단면도.
도14는 본 발명에 따른 제1 교번 기판층의 사시도.
도15는 본 발명에 따른 제2 교번 기판층의 사시도.
도16은 본 발명에 따른, 도14의 제1 교번 기판층 및 도15의 제2 교번 기판층을 포함한 블록으로부터 커팅된 교번 병렬 평면 기판의 사시도.
도17은 본 발명에 따른 마이크로 전자 패키지의 단면도.
도18은 종래 기술에 따른 마이크로 전자 패키지의 단면도.
도19는 종래 기술에 따른 도18의 인터포저 및 상부 및 하부 트레이스 망을 통과하는 PTH 비아의 단면도.
도20 내지 도24는 종래 기술에 따른 PTH 비아 제조 방법을 도시한 단면도.
발명의 요약
교번적으로 형성되는 실질적으로 평면인 다수의 유전 물질층과 도전 물질층, 및 제1 표면 및 제2 표면을 갖는 마이크로 전자 기판이 기재되어 있다. 여기서, 상기 유전 물질층과 기판 도전 물질층은 상기 제1 표면과 상기 제2 표면 사이에서 실질적으로 직각으로 확장된다.
다음의 상세한 설명에서, 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시한 첨부 도면이 참조된다. 이 실시예들은 이 기술 분야의 통상의 지식을 가진 자가 본 발명을 실시할 수 있을만큼 충분히 상세하게 기재되어 있다. 본 발명의 다양한 실시예들이 반드시 상호 배타적인 것은 아니라는 것이 이해될 것이다. 예를 들면, 여기서 기재된 일실시예와 관련된 특정 형태, 구조 또는 특징들이, 본 발명의 사상 및 범위에서 벗어나지 않는 한, 다른 실시예에서도 구현될 수 있다. 또한,각각의 실시예 내의 개별 구성요소들의 위치 또는 배열은 본 발명의 사상 및 범위에서 벗어나지 않고 수정될 수 있다는 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해진 것이 아니며, 본 발명의 범위는 청구범위에서 주장된 것에 대한 등가물의 전 범위에 걸쳐 적절히 해석된 청구범위에 의해서만 정의된다. 도면에서, 동일한 참조 번호는 동일하거나 유사한 기능을 언급한다. 또한, 도면은 본 발명을 일정 비율로 도시한 것이 아니라, 단지 본 발명의 포괄적인 개념을 예시한 것이다.
도1은 본 발명에 따른 병렬 평면 기판 블록(parallel plane substrate block)(100)을 도시하고 있다. 병렬 평면 기판 블록(100)은 기판 유전 물질층(102) 및 기판 도전 물질층(104)을 포함한다. 기판 유전 물질층(102)은, 이에 제한되지는 않지만, 충전 에폭시 수지(filled epoxy resin), FR4, 폴리이미드, 비스벤조시클로부텐, 세라믹 물질 등을 포함할 수 있다. 기판 도전 물질층(104)은, 이에 제한되지는 않지만, 구리, 구리 합금, 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금 등을 포함할 수 있다. 병렬 평면 기판 블록(100)은 약 2" 내지 12" 두께(106), 높이(107) 및 깊이(108)로 이루어지는 것이 바람직하다.
도2에 도시된 바와 같이, 기판 블록(100)은 제1 기판 유전 물질층(1021)이 제공되고, 상기 제1 기판 유전 물질층(1021) 위에 제1 기판 도전 물질층(1041)을 배치함으로써 형성된다. 제2 기판 유전 물질층(1022)이 제1 기판 도전 물질층(1041) 위에 배치되고, 제2 기판 도전 물질층(1042)이 제2 기판 유전 물질층(1022) 위에 배치된다. 요구된 수의 기판 유전 물질층(102n) 및 요구된 수의 기판 도전 물질층(104n-1)이 형성될 때까지 이 공정이 반복된다. 이것은 유전 및 도전 물질층의 적층(lamination)인 기판 블록의 형성을 가져온다. 물론, 각 기판 유전 물질층(102)은 다수의 유전 물질층을 포함할 수 있고, 각 기판 도전 물질층(104)은 다수의 도전 물질층을 포함할 수 있다는 것이 이해되어야 한다.
25층 블록(12층의 구리 포일 및 13층의 충전 에폭시 수지)을 형성하기 위해, 충전 에폭시 수지가 그 위에 배치된 얇은 구리 포일과 함께 반복된 순차 적층으로 증착된다. 이후에, 25층 블록은 이 기술분야에서 통상의 지식을 가진 자에게는 주지된 적층 공정으로 압축된다. 그리고 나서, 병렬 평면 기판 블록(100)을 형성하기 위해, 각각의 25층 블록이 차례로 정렬되고, 서로 적층된다. 25보다 크거나 작은 수의 블록층으로 적층하는 다른 방법도 가능하다. 적층 동안에 필요한 결정적인 요인은 블록에 포함된 다수의 층 사이에 일정하고, 적절히 제어되는 유전 물질 두께를 유지하는 것이다.
도3에 도시된 바와 같이, 기판 블록(100)은 병렬 평면 기판(100)을 형성하기 위해, 적층된 기판 유전 물질층(102) 및 기판 도전 물질층(104)에 직각으로 슬라이싱된다. 이러한 방식으로 병렬 평면 기판(110)을 슬라이싱하는 것은, 병렬 평면 기판(110)의 제1 표면(116)으로부터 병렬 평면 기판(110)의 마주보는 제2 표면(130)(도5 참조)까지 확장되는 각각의 기판 유전 물질층(102) 및 각각의 기판 도전 물질층(104)을 생성한다. 슬라이싱은, 이에 제한되지는 않지만, 다이아몬드 톱 및 물톱과 같은, 이 기술분야에서 알려진 적절한 커팅 장치로 이루어진다. 병렬 평면 기판(110)은 0.5 mm 내지 3 mm 사이의 두께를 갖는 것이 바람직하며, 약 1 mm가 가장 바람직하다. 도4에 도시된 바와 같이, 병렬 평면 기판(110)은, 이 기술분야에서 주지된 바와 같이, 50 밀 피치 볼 그리드 어레이 패키지 형성을 돕기 위해, 기판 도전 물질층(104)이 약 0.3175 mm(12.5 밀) 피치 "A"로 이루어지도록 설계되는 것이 바람직하다. 기판 유전 물질층(102)은 약 0.2825 mm(11.12 밀) 두께 "B"를 가지며, 기판 도전 물질층(104)는 약 0.035 mm(1.38 밀) 두께 "C"를 갖는 것이 바람직하다.
병렬 평면 기판(110)은 인터포저에서 기판 코어로서 사용될 수 있다. 도5 내지 도12는 이러한 인터포저의 제조를 도시하고 있다. 도5에 도시된 바와 같이, 병렬 평면 기판의 제1 표면(116) 상의 요구된 위치에 적어도 하나의 도전 랜드(111)가 형성된다. 도전 랜드(111)는 각각의 해당 기판 도전 물질층(104)에 실질적으로 직각 방향으로 접촉된다. 도전 랜드(111)는 이 기술분야에서 주지된 기술을 이용하여 형성될 수 있다. 도전 랜드(111)는 주지된 패널 도금 기술을 이용하여 구리로 형성되는 것이 바람직하다.
도6에 도시된 바와 같이, 병렬 평면 기판의 제1 표면(116) 및 도전 랜드(111) 위에 제1 유전 물질층(114)이 배치된다. 도7에 도시된 바와 같이, 제1 유전 물질층(114)을 관통하여 적어도 하나의 비아(118)가 형성되어, 적어도 하나의 기판 도전 물질층(104)의 적어도 일부가 노출된다. 비아(118)는, 이에 제한되지는 않지만, 레이저 드릴링 및 에칭을 포함한 주지된 기술을 이용하여 형성될 수 있다.
그리고 나서, 도8에 도시된 바와 같이, 제1 유전 물질층(114)에 제1 레지스트층(122)이 패터닝된다. 그리고 나서, 도9에 도시된 바와 같이, 패터닝된 제1 레지스트층(122)으로 덮여지지 않은 제1 유전 물질층(114)의 부분들 위에 적어도 하나의 제1 유전 트레이스(124)가 형성되고, 제1 유전 물질층(114)을 통해 확장되어, 각각의 기판 도전 물질층(104)에 접촉된다. 도10에 도시된 바와 같이, 제1 유전 물질층(114) 및 제1 도전 트레이스(124) 위에 제2 유전 물질층(114')이 배치된다. 도11에 도시된 바와 같이, 앞서 설명된 방식으로, 패터닝된 제2 레지스트층(122')을 이용하여 제2 유전 물질층(114')에 적어도 하나의 제2 도전 트레이스(124')가 형성된다. 제2 도전 트레이스(124')는 제2 유전 물질층(114')을 통해 확장되어, 각각의 제1 유전 트레이스(124)에 접촉된다. 제2 레지스터층(122') 및 제2 도전 트레이스(124') 위에 제3 유전 물질층(114")이 배치된다. 패터닝된 제3 레지스트층(122")을 이용하여 제1 솔더볼 랜드(126)(그 위에 배치된 솔더(129)를 가진 트레이스(127)로 도시됨)가 형성되어, 제3 유전 물질층(114")을 통해 확장된다. 제3 레지스트층(122") 위에 제1 솔더 레지스트(128)가 형성되어, 제1 솔더볼 랜드(126)를 둘러싸고, 이에 따라, 상부 트레이스 망(144)가 형성된다. 물론, 각각의 제1 레지스트층(122), 제2 레지스트층(122') 및 제3 레지스트층(122")이 제거될 수 있다는 것이 이해될 것이다.
도12에 도시된 바와 같이, 상부 트레이스 망(144)과 유사한 방식으로, 도전 랜드(131), 제1, 제2 및 제3 유전 물질층(132, 132', 132"), 제1, 제2 및 제3 레지스트층(134, 134', 134") 및 제1, 제2 및 제3 도전 트레이스(136, 136', 136")를 가진 하부 트레이스 망(146)이 병렬 평면 기판의 제2 표면(130)에 형성되는데, 여기서, 제3 도전 트레이스(136")를 이용하여 제2 솔더볼 랜드(142)가 형성되고, 제3 레지스트층(134") 및 제3 도전 트레이스(136")의 일부 위에 제2 솔더 레지스트(138)가 형성되어, 제2 솔더볼 랜드(142)를 둘러싼다. 그 결과, 도12에 도시된 바와 같은 인터포저(148)가 생성된다. 물론, 3개의 유전 물질층 및 도전 트레이스가 도시되었지만, 본 발명은 이것으로 제한되지 않는다는 것이 이해되어야 한다. 3보다 크거나 작은 수의 층들이 존재할 수 있다.
상부 트레이스 망(144)의 제1 도전 트레이스(124)는 (그 사이에 전기적인 통신이 요구되는) 하부 트레이스 망(146)의 대응하는 제1 도전 트레이스(136)와 수직으로 정렬될 필요는 없다는 것을 알 수 있다. 상부 트레이스 망(144)의 제1 도전 트레이스(114) 및 하부 트레이스 망(146)의 대응하는 제1 도전 트레이스(136)는 단지 기판 도전 물질층(104)의 길이(도12에 대해 직각)를 따르는 어느 곳에라도 공통 기판 도전 물질층(104)에 접촉되면 된다. 마이크로 전자 다이(152)의 콘택(156)과 상부 트레이스 망(144)의 제1 솔더볼 랜드(126)(도12 참조) 사이에 소형 솔더볼(154)이 확장된다. 하부 트레이스 망(146)의 제2 솔더볼 랜드(142)(도12 참조)에 외부 콘택(158)(솔더볼로 도시됨)이 형성된다. 물론, 본 발명은, 도13에 도시된 바와 같이, 솔더볼(154)을 통해 접속되는 마이크로 전자 다이(152)로 제한되지는 않는다. 마이크로 전자 다이(152)는 와이어 본드를 통해 접속될 수 있거나, 또는 이 기술분야에서 통상의 지식을 가진 자에게는 잘 알려진 다른 접속 기술을 통해 접속될 수 있다.
물론, 도13에 도시된 것과 같이, 다수의 마이크로 전자 다이가 개별 패키지를 형성하기 위해 잘라지는 대형 병렬 평면 기판(110)에서 분리된 상부 트레이스 망에 접속될 수 있다는 것이 이해될 것이다.
본 발명은 전체 층을 통해 전도되는 기판 도전 물질층(104)에 제한되지는 않는다. 예를 들면, 본 발명의 일실시예는, 도14에 도시된 바와 같이, 제1 간헐 도전 물질층(160)일 수 있다. 제1 간헐 도전 물질층(160)은, 예를 들면, 약 0.1651 mm(6.5 밀) 폭(166)의 (구리와 같은) 도전 물질(162)과, 약 0.1524 mm(6.0 밀) 폭(168)의 (충전 에폭시 수지와 같은) 유전 물질(164) 섹션이 교번적으로 형성된 (FR4 또는 BT 수지 기판과 같은) 유전체 기판(165)을 포함한다. 제1 간헐 도전 물질층(160) 자체는 약 0.3175 mm 두께(170)가 될 수 있다. 제1 간헐 도전 물질층(160)은, 이 기술분야에서 주지된 바와 같이, 표준 인쇄 회로 기판 제조 장비를 이용하여 단일층 인쇄 회로 기판이 제조되는 것과 동일한 방식으로 제조될 수 있다. 보여지는 바와 같이, 기판 제조시 간헐 도전 물질층(160)의 사용은 도3에 도시된 실시예와 같이 전도판이 아니라 기판을 통해 확장되는 분리된 도전 비아를 생성하게 한다.
또한, 도전 물질 폭(166) 또는 유전 물질 폭(168)이 변경될 수 있다. 도15에 도시된 바와 같이, 제2 간헐 도전 물질층(176)을 형성하기 위해, 예를 들면, 약 16.9 mm(665.4 밀) 폭(174)인 넓은 섹션의 도전 물질(172)이, 도14에 기재된 것과 같은, 교번적으로 형성된 도전 물질(162)과 유전 물질(164)의 가운데에 만들어질 수 있다. 넓은 섹션의 도전 물질(172)은 전원을 전달하는데 사용될 수 있고(최종 어셈블리에서 마이크로 전자 다이 아래에 직접 위치되는 것이 바람직함), 도전 물질(162) 부분은 전자 신호를 전달하는데 사용될 수 있다.
도16은 도14 및 도15에 도시된 것과 같은 제1 간헐 도전 물질층(160) 및 제2 간헐 도전 물질층(176)을 포함하였고, 평면 도전 물질층(182)(도1 내지 도13의 기판 도전 물질층과 유사함)을 포함할 수 있는 기판 블록(80)으로부터 잘라진 기판(178)의 사시도를 도시하고 있다. 제1 간헐 도전 물질층(160), 제2 간헐 도전 물질층(176) 및 평면 도전 물질층(182)은 유전 물질층(184)에 의해 분리된다.
도17에 도시된 바와 같이, (도12에 도시된 것과 같은 인터포저(148)와 유사한) 인터포저(192)를 제조하기 위해, 도16에 도시된 것과 유사한 기판(195)에 상부 트레이스 망(186) 및 하부 트레이스 망(188)을 형성함으로써, 마이크로 전자 패키지(190)가 제조될 수 있다. 마이크로 전자 다이(194)는 소형 솔더볼(196)을 통해 상부 트레이스 망(186)에 접착되어 전기적으로 접촉된다. 소형 솔더볼(196)은 마이크로 전자 다이(194) 상의 콘택(197)과 상부 트레이스 망(184) 사이에 확장된다. 하부 트레이스 망(188)에 외부 콘택(198)(솔더볼로 도시됨)이 형성된다.
본 발명에 따르면, 서로 근접한 다수의 병렬 평면의 배치로 인해, 전원 공급을 위해 마이크로 전자 다이에 공급된 전류는, 통상적인 PTH를 갖는 표준 다층 패키지에서 보다 낮은 인덕턴스와 낮은 저항값의 경로를 따른다. 또한, 병렬 평면 코어를 통과하는 신호 트레이스는 PTH를 갖는 표준 다층 패키지보다 우수한 방식으로 서로로부터 보호된다. 도16에 도시된 바와 같이, 이것은 병렬 평면 코어를 통과하는 신호 트레이스가 접지 또는 공급 전압 레벨 중 하나를 갖는 기준 평면에 의해 모두 4개의 측면으로 둘러싸인다는 사실로부터 발생된다. 이러한 분리는 PTH를 갖는 표준 다층 패키지에서는 불가능하다.
본 발명의 실시예들이 상세히 설명되었지만, 본 발명의 사상 및 범위에서 벗어나지 않는 한, 첨부된 청구범위에 의해 정의되는 본 발명은 상기의 상세한 설명에 제시된 것으로 제한되지 않고, 많은 변형들이 가능하다는 것이 이해되어야 한다.

Claims (25)

  1. 교번적으로 형성되는 실질적으로 평면인 다수의 기판 유전 물질층과 기판 도전 물질층; 및
    제1 표면 및 제2 표면 - 여기서, 상기 교번적으로 형성되는 다수의 기판 유전 물질층과 기판 도전 물질층은 상기 제1 표면과 상기 제2 표면 사이에서 실질적으로 직각으로 확장됨 -
    을 포함하는 마이크로 전자 기판.
  2. 제1항에 있어서,
    상기 기판 유전 물질층은 충전 에폭시 수지, FR4 물질, 폴리이미드 및 비스벤조시클로부텐(bisbenzocyclobutene)으로 구성되는 그룹에서 선택되는
    마이크로 전자 기판.
  3. 제1항에 있어서,
    상기 기판 도전 물질층은 구리, 알루미늄 및 그것의 합금으로 구성되는 그룹에서 선택되는
    마이크로 전자 기판.
  4. 제1항에 있어서,
    상기 기판 도전 물질층은 적어도 하나의 연속적인 도전 물질층을 포함하는
    마이크로 전자 기판.
  5. 제1항에 있어서,
    상기 기판 도전 물질층은 적어도 하나의 간헐적인 도전 물질층을 포함하는
    마이크로 전자 기판.
  6. 제5항에 있어서,
    상기 적어도 하나의 간헐적인 도전 물질층은 교번적으로 형성되는 도전 물질섹션과 유전 물질 섹션을 포함하는
    마이크로 전자 기판.
  7. 제1 표면 및 제2 표면을 가지며, 교번적으로 형성되는 실질적으로 평면인 다수의 기판 유전 물질층과 기판 도전 물질층을 포함하는 기판 - 여기서, 각각의 기판 유전 물질층과 각각의 기판 도전 물질층은 상기 기판의 제1 표면과 제2 표면 사이에서 실질적으로 직각으로 확장됨 - ; 및
    상기 기판의 제1 표면 및 상기 제2 표면 중 적어도 하나에 배치되는 트레이스 망(trace network)
    을 포함하는 마이크로 전자 장치.
  8. 제7항에 있어서,
    상기 트레이스 망은 상기 기판의 제1 표면에 배치되는 적어도 하나의 유전층을 포함하고, 또한, 적어도 하나의 기판 도전 물질층과 접촉하기 위해, 상기 적어도 하나의 제1 표면 유전층에 배치되어 확장되는 적어도 하나의 도전 트레이스를 더 포함하는
    마이크로 전자 장치.
  9. 제8항에 있어서,
    상기 기판의 제2 표면에 배치되는 트레이스 망
    을 더 포함하고,
    여기서, 상기 트레이스 망은, 적어도 하나의 기판 도전 물질층과 접촉하기 위해, 상기 적어도 하나의 제2 표면 유전층에 배치되고, 상기 적어도 하나의 제2 표면 유전층을 통해 확장되는 적어도 하나의 도전 트레이스를 포함하는
    마이크로 전자 장치.
  10. 제7항에 있어서,
    상기 기판 유전 물질층은 충전 에폭시 수지, FR4 물질, 폴리이미드 및 비스벤조시클로부텐으로 구성되는 그룹에서 선택되는
    마이크로 전자 장치.
  11. 제7항에 있어서,
    상기 기판 도전 물질층은 구리, 알루미늄 및 그것의 합금으로 구성되는 그룹에서 선택되는
    마이크로 전자 장치.
  12. 제7항에 있어서,
    상기 기판 도전 물질층은 적어도 하나의 연속적인 도전 물질층을 포함하는
    마이크로 전자 장치.
  13. 제7항에 있어서,
    상기 기판 도전 물질층은 적어도 하나의 간헐적인 도전 물질층을 포함하는
    마이크로 전자 장치.
  14. 제13항에 있어서,
    상기 적어도 하나의 간헐적인 도전 물질층은 교번적으로 형성되는 도전 물질 섹션과 유전 물질 섹션을 포함하는
    마이크로 전자 장치.
  15. 블록을 형성하기 위해 실질적으로 평면인 다수의 유전 물질층과 도전 물질층을 교번적으로 적층(layering)하는 단계; 및
    상기 블록으로부터 상기 평면 유전 물질층과 상기 도전 물질층에 직각으로 섹션을 슬라이싱(slicing)하는 단계
    를 포함하는 마이크로 전자 기판 제조 방법.
  16. 제15항에 있어서,
    상기 도전 물질층을 적층하는 단계는 적어도 하나의 연속적인 도전 물질층을 적층하는 단계를 포함하는
    마이크로 전자 기판 제조 방법.
  17. 제15항에 있어서,
    상기 도전 물질층을 적층하는 단계는 적어도 하나의 간헐적인 도전 물질층을 적층하는 단계를 포함하는
    마이크로 전자 기판 제조 방법.
  18. 제17항에 있어서,
    상기 적어도 하나의 간헐적인 도전 물질층을 적층하는 단계는 교번적으로 형성되는 도전 물질 섹션과 유전 물질 섹션을 갖는 상기 적어도 하나의 간헐적인 도전 물질층을 적층하는 단계를 포함하는
    마이크로 전자 기판 제조 방법.
  19. 블록을 형성하기 위해 실질적으로 평면인 다수의 유전 물질층과 도전 물질층을 교번적으로 적층하는 단계;
    제1 표면 및 제2 표면을 갖는 기판을 제공하기 위해, 상기 블록으로부터 상기 평면 유전 물질층과 상기 도전 물질층에 직각으로 섹션을 슬라이싱하는 단계; 및
    상기 기판의 제1 표면 및 제2 표면 중 적어도 하나에 트레이스 망을 배치하는 단계
    를 포함하는 마이크로 전자 장치 제조 방법.
  20. 제19항에 있어서,
    상기 트레이스 망을 배치하는 단계는 상기 기판의 제1 표면에 적어도 하나의 유전층을 배치하는 단계를 포함하고, 또한, 적어도 하나의 기판 도전 물질층과 접촉하기 위해, 상기 적어도 하나의 제1 표면 유전층에 배치되어 확장되는 적어도 하나의 도전 트레이스를 배치하는 단계를 더 포함하는
    마이크로 전자 장치 제조 방법.
  21. 제20항에 있어서,
    적어도 하나의 기판 도전 물질층과 접촉하기 위해, 상기 적어도 하나의 제2 표면 유전층에 배치되고, 상기 적어도 하나의 제2 표면 유전층을 통해 확장되는 적어도 하나의 도전 트레이스를 포함하는 상기 기판의 제2 표면에 제2 트레이스 망을배치하는 단계
    를 더 포함하는 마이크로 전자 장치 제조 방법.
  22. 제19항에 있어서,
    상기 트레이스 망에 접착되는 적어도 하나의 마이크로 전자 다이를 접착하는 단계
    를 더 포함하는 마이크로 전자 장치 제조 방법.
  23. 제19항에 있어서,
    상기 도전 물질층을 적층하는 단계는 적어도 하나의 연속적인 도전 물질층을 적층하는 단계를 포함하는
    마이크로 전자 장치 제조 방법.
  24. 제19항에 있어서,
    상기 도전 물질층을 적층하는 단계는 적어도 하나의 간헐적인 도전 물질층을 적층하는 단계를 포함하는
    마이크로 전자 장치 제조 방법.
  25. 제19항에 있어서,
    상기 적어도 하나의 간헐적인 도전 물질층을 적층하는 단계는 교번적으로 형성되는 도전 물질 섹션과 유전 물질 섹션을 갖는 상기 적어도 하나의 간헐적인 도전 물질층을 적층하는 단계를 포함하는
    마이크로 전자 장치 제조 방법.
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