KR20030057174A - 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법 - Google Patents

산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법 Download PDF

Info

Publication number
KR20030057174A
KR20030057174A KR1020010087551A KR20010087551A KR20030057174A KR 20030057174 A KR20030057174 A KR 20030057174A KR 1020010087551 A KR1020010087551 A KR 1020010087551A KR 20010087551 A KR20010087551 A KR 20010087551A KR 20030057174 A KR20030057174 A KR 20030057174A
Authority
KR
South Korea
Prior art keywords
trench
oxide layer
etching
oxide
teos
Prior art date
Application number
KR1020010087551A
Other languages
English (en)
Other versions
KR100439933B1 (ko
Inventor
김영실
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2001-0087551A priority Critical patent/KR100439933B1/ko
Publication of KR20030057174A publication Critical patent/KR20030057174A/ko
Application granted granted Critical
Publication of KR100439933B1 publication Critical patent/KR100439933B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 분리영역 제조방법에 관한 것으로, 반도체 기판 상에 절연막을 적층한 후, 마스킹 식각에 의해 트렌치를 생성하고, 트렌치 내부에 절연물을 적층하여 소자 분리 영역을 형성하는 반도체 소자의 분리영역 제조방법에 있어서, 반도체 기판 상의 절연막에서 트렌치 식각시 사용되는 마스크인 산화물의 식각이 트렌치 영역에 삽입되는 절연물인 산화물의 식각보다 용이하게 일어나도록 각 산화물을 선택하여 소자의 분리영역을 제조하는 방법에 관한 것이다.

Description

산화막의 선택적 식각을 이용한 반도체 소자의 분리영역 제조방법{Method Making A Shallow Trench Isolation by the Selective Etching of Oxide Layers}
본 발명은 반도체 소자의 분리 방법에 관한 것으로, 상세하게는 좁은 트렌치(shallow trench)를 이용한 소자 분리(isolation)방법에 있어서 산화막 및질화막 제거의 효율성을 제고시킨 STI 제조방법에 관한 것이다.
일반적으로, 반도체 기판 상에 트랜지스터와 커패시터 등을 형성하기 위하여, 반도체 기판에는 전기적으로 통전이 가능한 활성영역(active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(isolation region)을 형성한다.
소자분리영역을 형성하는 방법의 하나로서, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성한 후 그 곳에 산화막을 증착시키고 화학기계연마공정 등으로 산화막 중의 불필요한 부분을 제거하는 등의 과정이 포함된 방법이 주로 이용된다. 그 과정을 보면, 반도체 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상하층간의 보호역할을 하는 질화막을 도포한 후, 포토공정을 이용한 식각으로 트렌치를 형성한다. 형성된 트렌치 내에 갭필링(Gap Filling)공정으로 갭필링산화막을 충진시킨 후 식각으로 불필요한 부분을 제어하여 소자분리막을 형성하게 된다.
그런데, 이러한 공정에서 질화막이나 질화산화막을 마스크로 이용하여 절연막을 채운 후 CMP 공정을 이용하여 평탄화 작업을 진행할 때, 절연막이나 마스크로 이용되는 필름의 두께가 균일하지 않거나 CMP 공정의 연마균일도(removal uniformity)가 나쁜 경우, 질화막 상에 산화막이 잔존하게 된다. 이와같이, 질화막 상에 산화막이 잔존하게 되면, 이후 공정인 질화막 제거 공정에서 질화막이 완전히 제거되지 못하는 문제가 발생하며, 이러한 문제는 활성영역(active region) 형성에 큰 장애가 된다. 또한, 이러한 문제를 해결하기 위해 CMP 공정에서 과도한평탄화가 진행되면, 트렌치를 채운 절연막의 두께가 균일하지 않게 되어, 예를들어 소자의 I-V(전류-전압) 특성커브에 험프(hump)가 형성되는 등의 악영향이 소자 특성을 악화시킬 수 있다.
본 발명을 이러한 문제를 해결하기 위한 것으로, 트렌치 에칭에서 마스크로 이용되는 산화막을 완전히 제거하여, 이후 질화막 제거 공정에서 질화막 잔존물의 발생으로 인한 활성영역 형성에 결함 등의 악영향을 끼지지 않도록 하는 소자제조방법을 제공하는 것을 목적으로 한다.
도1은 STI를 위한 트렌치가 형성된 반도체 소자의 단면도,
도2는 소자분리를 위해 트렌치에 절연막을 채운 반도체 소자의 단면도,
도3은 HDP 산화물층을 CMP 공정을 통해 연마한 후의 반도체 소자의 단면도,
도4는 HF증기를 이용하여 TEOS 산화막을 선택적으로 제거한 반도체 소자의 단면도, 그리고
도5는 STI 높이 조절과 질화막 제거 후의 반도체 소자의 단면도이다.
-도면의 주요부분에 대한 부호의 설명-
11: 패드산화막12: 질화막
13: TEOS산화막14: 트렌치
21: HDP산화물
이러한 목적을 달성하기 위하여, 본 발명은 먼저 트렌치 형성시 마스크로 이용되는 패드산화막+질화막+TEOS산화막으로 이루어진 필름에 패턴을 이용하여 트렌치를 형성한다. 트렌치에 절연막인 HDP 산화막을 채운 뒤, CMP 공정에서 TEOS 산화막을 중간까지 제거하고, 웨이퍼의 온도를 39℃로 유지하면서 HF증기를 이용하여 나머지 TEOS 산화막을 제거한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
도1은 STI를 위한 트렌치가 형성된 반도체 소자의 단면이다. 도1에는, 실리콘기판 위에 여러 필름을 형성한 후, 식각에 의해 트렌치(14)가 형성되어 있다. 여기서 패드산화막(11)은 60내지 200Å의 두께로서, 열산화 방식을 이용하여 형성된다. 패드산화막(11)은 패드산화막(11) 상부에 질화막(12)을 형성할 때 발생하는 스트레스를 완화시킴으로써 실리콘 기판의 활성영역을 보호하기 위한 막이다. 질화막(12)의 두께는 디바이스의 디자인룰에 따라 작아지는 경향에 있으며, 현재는 500 내지 2000Å 정도의 두께를 갖는다. 그리고, TEOS산화막(13)은 TEOS(Tetra Tthyl Ortho Silicate)를 이용하여 형성한 산화막으로서 두께는 수천Å인 것이 보통이다.
도2는 소자분리를 위해 트렌치에 절연막을 채운 반도체 소자의 단면이다. 도2에서, 소자 분리를 위해 절연성을 갖는 HDP(High Density Plasma) 산화물(21)이 트렌치(14)에 채워져 있다. HDP 산화물(21)의 두께는 트렌치 깊이와 도1의 패드산화막, 질화막 및 TEOS산화막의 두께를 합한 두께보다 높아야 한다.
도3은 HDP 산화물층을 CMP 공정을 통해 연마한 후의 반도체 소자의 단면이다. 소자 분리에 이용되는 HDP 산화물(21)을 CMP를 이용하여 폴리싱하며, 여기서는 트렌치 식각시 마스크로 이용되는 TEOS 산화막(13)을 완전히 제거하지 않고 대략 300내지 500Å정도의 두께를 남겨둔다.
도4는 HF증기를 이용하여 TEOS 산화막을 선택적으로 제거한 반도체 소자의 단면이다. 웨이퍼의 온도를 39℃(공정과 필름의 특성에 의하여 웨이퍼의 온도가 38℃ 내지 40℃ 사이에서 결정될 수 있음)를 유지한 채 HF 증기를 이용하여 각종 산화막을 식각할 때 TEOS 산화막 대 HDP 산화막의 선택비가 약 100:1 정도에 이른다. 이러한 식각선택비를 이용하여, 트렌치에 채워진 HDP 산화물의 식각은 거의 일어나지 않은 채로 질화막(12) 위의 TEOS 산화막을 선택적으로 제거할 수 있다. 이와같이, 질화막(12) 상의 TEOS 산화막을 완전히 제거하게 되면, 이후의 공정인 뜨거운 인산을 이용한 질화막 제거공정에서 상부의 TEOS 산화막 잔존으로 발생하는하부의 질화막 제거 불량, 즉 질화물 잔존의 문제를 제거할 수 있다.
도5는 STI 높이 조절과 질화막 제거 후의 반도체 소자의 단면이다. 도5에는, 트렌치를 습식에칭하여 HDP 산화물층(21)의 두께를 조정한 후의 반도체 소자의 단면이 도시되어 있다.
이러한 제조방법에 의하여 소자분리영역을 제조하게 되면, 트렌치 에칭에서 마스크로 이용되는 산화막을 완전히 제거할 수 있어서, 이후 질화막 제거 공정에서 질화막 잔존물의 발생으로 인하여 발생할 수 있는 활성영역 형성의 결함 등을 방지할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 실시 할 수 있는 다양한 형태의 변형례들을 모두 포함한다.

Claims (4)

  1. 반도체 기판 상에 절연막을 적층한 후, 마스킹 식각에 의해 트렌치를 생성하고, 트렌치 내부에 절연물을 적층하여 소자 분리 영역을 형성하는 반도체 소자의 분리영역 제조방법에 있어서,
    상기 반도체 기판 상의 절연막에서 트렌치 식각시 사용되는 마스크인 산화물의 식각이 트렌치 영역에 삽입되는 절연물인 산화물의 식각보다 용이하게 일어나도록 각 산화물을 선택하는 것을 특징으로 하는 반도체 소자의 분리영역 제조방법.
  2. 제1항에 있어서, 상기 각 산화물은
    상기 반도체 기판 상의 절연막에서 트렌치 식각시 사용되는 마스크인 절연막은 TEOS 산화물이고, 트렌치 영역에 삽입되는 절연물인 산화물은 HDP 산화물인 것을 특징으로 하는 반도체 소자의 분리영역 제조방법.
  3. 제2항에 있어서,
    상기 TEOS산화물 및 HDP산화물을 식각하는 수단은 HF 증기인 것을 특징으로 하는 반도체 소자의 분리영역 제조방법.
  4. 제3항에 있어서,
    식각 공정에서의 온도가 38℃ 내지 40℃인 것을 특징으로 하는 반도체 소자의 분리영역 제조방법.
KR10-2001-0087551A 2001-12-28 2001-12-28 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법 KR100439933B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087551A KR100439933B1 (ko) 2001-12-28 2001-12-28 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087551A KR100439933B1 (ko) 2001-12-28 2001-12-28 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법

Publications (2)

Publication Number Publication Date
KR20030057174A true KR20030057174A (ko) 2003-07-04
KR100439933B1 KR100439933B1 (ko) 2004-07-12

Family

ID=32215291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0087551A KR100439933B1 (ko) 2001-12-28 2001-12-28 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법

Country Status (1)

Country Link
KR (1) KR100439933B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200454080Y1 (ko) * 2010-05-25 2011-06-15 (주)훼밀리골프 이동형 컨테이너 스크린 골프연습장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100235972B1 (ko) * 1997-06-30 1999-12-15 김영환 반도체 소자의 소자분리막 제조방법
KR100297736B1 (ko) * 1999-08-13 2001-11-01 윤종용 트렌치 소자분리방법
KR20010058480A (ko) * 1999-12-30 2001-07-06 박종섭 반도체장치의 소자분리막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200454080Y1 (ko) * 2010-05-25 2011-06-15 (주)훼밀리골프 이동형 컨테이너 스크린 골프연습장치

Also Published As

Publication number Publication date
KR100439933B1 (ko) 2004-07-12

Similar Documents

Publication Publication Date Title
KR20020071063A (ko) 덴트 없는 트렌치 격리 구조 및 그 형성 방법
KR100567022B1 (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
US6258697B1 (en) Method of etching contacts with reduced oxide stress
US6333218B1 (en) Method of etching contacts with reduced oxide stress
KR100439933B1 (ko) 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법
KR100895825B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20050003758A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
JP3187375B2 (ja) 浅いトレンチ絶縁構造部を製造する方法
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
KR100444310B1 (ko) 반도체소자의소자분리막제조방법
KR20010008560A (ko) 반도체소자의 소자분리막 형성방법
KR100437541B1 (ko) 반도체소자의소자분리절연막형성방법
KR100505427B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100486875B1 (ko) 반도체 소자의 소자 분리막 및 그 형성 방법
JP4397522B2 (ja) コーナー効果の低減方法
KR100826791B1 (ko) 반도체 소자 제조 방법
KR100430582B1 (ko) 반도체 소자의 제조 방법
KR20040048458A (ko) 반도체 소자의 소자분리막 형성방법
KR20080062560A (ko) 반도체 소자의 소자분리막 형성방법
KR100900244B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100511917B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20030056388A (ko) 반도체 소자의 소자분리막 형성방법
KR20030049604A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080088984A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090701

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee