KR20030056677A - 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템 - Google Patents

구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템 Download PDF

Info

Publication number
KR20030056677A
KR20030056677A KR1020010086955A KR20010086955A KR20030056677A KR 20030056677 A KR20030056677 A KR 20030056677A KR 1020010086955 A KR1020010086955 A KR 1020010086955A KR 20010086955 A KR20010086955 A KR 20010086955A KR 20030056677 A KR20030056677 A KR 20030056677A
Authority
KR
South Korea
Prior art keywords
layer
forming
diffusion barrier
copper wiring
copper
Prior art date
Application number
KR1020010086955A
Other languages
English (en)
Other versions
KR100805843B1 (ko
Inventor
박형상
강상원
Original Assignee
지니텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지니텍 주식회사 filed Critical 지니텍 주식회사
Priority to KR1020010086955A priority Critical patent/KR100805843B1/ko
Priority to JP2003557034A priority patent/JP2005513813A/ja
Priority to PCT/KR2002/002468 priority patent/WO2003056612A1/en
Priority to AU2002359994A priority patent/AU2002359994A1/en
Priority to EP02793547A priority patent/EP1466352A4/en
Priority to US10/500,494 priority patent/US20050124154A1/en
Publication of KR20030056677A publication Critical patent/KR20030056677A/ko
Application granted granted Critical
Publication of KR100805843B1 publication Critical patent/KR100805843B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

매우 폭이 좁은 리세스영역내에 결손부분이 없는 확산방지층과 공극이 없는 구리 배선층을 형성하여 절연층의 절연 특성과 구리 배선층의 도전 특성을 향상시키고, 이들 층 사이의 접착성을 향상시킨 구리 배선의 형성방법 및 그에 따라 제조된 반도체소자와 구리 배선 형성 시스템이 개시된다. 본 발명의 구리 배선 형성방법은, 반도체기판 상의 절연층에 리세스영역을 형성한 후, 상기 리세스영역이 형성된 상기 절연층 상에 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층을 형성한다. 이어서, 상기 확산방지층 상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성한 후, 상기 접착층상에 구리 배선층을 화학 기상 증착한다.

Description

구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및 구리 배선 형성 시스템{Method of forming copper interconnection, semiconductor device fabricated by the same and system for forming copper interconnection}
본 발명은 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및 구리 배선 형성 시스템에 관한 것으로, 더욱 상세하게는 반도체기판상의 절연층에 형성된 매우 폭이 좁은 트랜치나 비아홀 등의 리세스영역내에 확산방지층의 결손부분이나 구리 배선층내에 공극 없이 이들 층간에 접착성이 향상된 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및 구리 배선 형성 시스템에 관한 것이다.
반도체 소자의 고집적화에 따라 금속 배선의 최소 선폭은 계속적으로 축소되고 있으며, 이에 따라 RC 지연에 따른 동작속도의 저하가 문제점으로 대두되고 있다. 따라서, 최근에는 반도체 소자의 고속동작에 대한 요구를 만족시키기 위해 도전율이 높은 구리가 종래에 일반적인 배선 물질로 사용되던 알루미늄을 대체할 재료로서 많은 연구가 이루어지고 있다.
구리는 도전율이 높기 때문에 반도체 소자의 고속화로 인해 도선에 흐르는 전자량이 증대하더라도 이에 따른 내성을 유지할 수 있다는 이점을 가진다. 그러나 구리는 알루미늄에 비해 식각하기가 어렵기 때문에 알루미늄 배선과 같이 사진식각공정에 의해 형성할 수 없다는 문제점이 있다. 따라서 구리 배선을 형성시키는 방법으로, 구리 배선이 위치할 절연층에 미리 회로 배선에 대응하는 길게 연장된 트랜치(trench)를 형성하고, 그곳에 구리를 매립한 후 화학기계적 연마(Chemical Mechanical Polishing;CMP) 공정을 실시하여 트랜치 이외에 형성된 구리를 제거하여 원하는 소정의 구리 배선을 형성하는 싱글 다마신(single damascene) 방법이 적용되고 있다. 또한, 절연층에 의해 상하로 분리된 하부 도전층과 상부 도전층을 연결하기 위해 상기 절연층을 관통하며 상기 하부 도전층을 노출시키는 비아홀과 트랜치를 함께 형성한 후, 이들 비아홀 및 트랜치에 구리를 함께 매립한 후 화학기계적 연마 공정에 의해 불필요한 구리를 제거하는 듀얼 다마신(dual damascene) 방법도 널리 적용되고 있다.
한편, 구리는 규소나 산화규소와 같은 절연층 속으로 빠르게 확산하는 성질이 있기 때문에 구리 배선을 사용하기 위해서는 구리 배선층이 산화규소와 직접 접촉하지 못하도록 구리의 확산을 방지하는 확산방지층을 절연층 상에 형성한 후 구리 배선을 형성하여야 한다.
종래에 일반적으로 널리 사용되는 구리 배선 형성방법을 살펴보면, 먼저 트랜치나 비아홀과 같은 리세스영역을 절연층에 형성시킨 후, 스퍼터링법과 같은 물리적 기상 증착법(Physical Vapor Deposition)을 사용하여 탄탈륨과 질소를 포함한 확산방지층을 트랜치나 비아홀이 형성된 반도체기판의 전면에 형성한다. 이어서, 확산방지층상에 스퍼터링법으로 전기도금을 위한 구리 씨드층(seed layer)을 얇게 형성한 후, 전기도금법에 의해 트랜치나 비아홀등의 리세스영역에 공극(void)의 발생없이 구리 배선층을 매립한다.
이렇게 스퍼터링법에 의해 형성된 확산방지층과 구리 씨드층은 비록 하부 기판과의 접착성이 매우 양호한 것으로 알려져 있으나, 스퍼터링 방법은 직시형(line of sight) 증착 특성 때문에 매우 좁은 트랜치나 비아홀의 측벽에는 확산방지층 및 구리 씨드층을 형성하기 어렵다는 문제점이 있다.
따라서, 트랜치나 비아홀의 바닥 구석부분에는 확산방지층 및 구리 씨드층이 충분히 증착되지 않기 때문에 후속되는 전기도금법에 의한 구리 배선층이 이 부분에 충분히 형성되지 않을 가능성이 많으며, 또한 이들 부분에 구리 배선층이 형성되더라도 이들 부분에 확산방지층이 형성되지 않은 결손부분을 통하여 구리 원자가 절연층으로 용이하게 확산되어 절연층의 절연 특성을 열화시키게 된다.
나아가, 트랜치나 비아홀의 직경이 매우 작은 경우 스퍼터링법에 의해 확산방지층 또는 구리 씨드층을 형성할 경우에는 트랜치나 비아홀이 다 채워지기 전에 그 개구부가 닫히는 소위 핀치-오포(pinch-off) 현상이 발생하기 때문에 이들 트랜치 또는 비아홀에 공극이 발생하게 되어 구리 배선층의 전기적 특성을 열화시키는요인이 된다.
한편, 종래의 구리 배선 형성방법에 있어서는 구리 씨드층을 형성한 후 구리 씨드층이 형성된 반도체기판을 도금액 속에 넣은 후 전기도금법에 의해 구리 배선층을 형성하게 되기 때문에 반도체 소자의 제조 공정에서 일반적으로 사용되는 화학기상 증착법 또는 스퍼터링법 등의 진공 증착공정과는 정합되지 않아 공정 단계의 수가 증가되며, 그 만큼 오염에 반도체 기판이 노출될 가능성이 높아진다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체기판상의 절연층에 형성된 매우 폭이 좁은 트랜치나 비아홀 등의 리세스영역내에 결손부분이 없는 확산방지층과 공극이 없는 구리 배선층을 형성하여 절연층의 절연 특성과 구리 배선층의 도전 특성을 향상시킬 수 있는 구리 배선의 형성방법 및 그에 따라 제조된 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체기판상의 절연층에 형성된 매우 폭이 좁은 트랜치나 비아홀 등의 리세스영역내에 확산방지층과 구리 배선층을 형성함에 있어서 이들 층 사이의 접착성을 향상시켜 후속 공정에 의하여 구리 배선층이 박리되지 않도록 하는 구리 배선의 형성방법 및 그에 따라 제조된 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 반도체소자의 제조공정에서 일반적으로 사용되는 진공 증착공정과 정합될 수 있는 구리 배선 형성 시스템 및이를 이용한 구리 배선 형성방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 구리 배선 형성방법을 설명하기 위한 공정단면도들이다.
도 5는 본 발명의 일 실시예에 따른 구리 배선 형성 시스템의 개략도이다.
도 6은 도 5의 원자층 증착챔버의 일 실시예를 나타낸 단면도이다.
상기 기술적 과제들을 달성하기 위한 본 발명에 따른 구리 배선 형성방법은, 반도체기판 상의 절연층에 리세스영역을 형성한 후, 상기 리세스영역이 형성된 상기 절연층 상에 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층을 형성한다. 이어서, 상기 확산방지층 상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성한 후, 상기 접착층상에 구리 배선층을 화학 기상 증착한다.
상기 절연층에 형성되는 상기 리세스영역은 그 측벽 및 바닥이 모두 절연층과 접하는 것일 수 있으며, 예를 들어 트랜치일 수 있거나, 그 바닥의 적어도 일부가 도전층과 접하는 것일 수 있으며, 예를 들어 비아홀일 수 있으며, 트랜치와 비아홀이 결합된 것일 수 있다. 상기 구리 배선층이 형성되는 상기 리세스영역내의 적어도 일부가 도전층과 접하는 경우에는 그 위에 형성되는 상기 확산방지층과의 접촉특성을 향상시키기 위해 상기 확산방지층을 형성하기 전에 상기 리세스영역을 세정하는 것이 바람직하다.
상기 확산방지층은 물리기상 증착법 또는 화학기상 증착법을 모두 사용하여 형성할 수 있으나, 상기 리세스영역의 폭이 매우 좁고 깊은 경우 리세스영역내에서의 확산방지층의 결손부분을 방지하기 위해 단차피복성이 우수한 화학기상 증착법 또는 원자층 증착법을 사용하여 형성하는 것이 바람직하며, 보다 바람직하게는 상기 반도체기판을 진공증착 챔버내로 로딩한 후, 원료기체를 공급하여 노출된 표면에 상기 원료기체를 흡착시킨 후 일정 시간동안 플라즈마 상태하에 유지시키는 단계를 포함하는 플라즈마 강화 원자층 증착법을 사용하여 형성할 수 있다.
상기 확산방지층은 티타늄 계열의 Ti 또는 TiN, 탄탈륨 계열의 Ta 또는 TaN, 텅스텐 계열의 W 또는 WN으로 이루어진 군으로부터 선택된 어느 하나로 형성할 수 있다. Ti 또는 Ta 또는 W 금속 또는 금속 질화물로 이루어진 상기 확산방지층은 탄소를 원자 비율로 일부, 예를 들어 수 내지 수십 %까지, 바람직하게는 수 내지 30% 까지 포함할 수도 있다.
한편, 상기 접착층도 물리기상 증착법 또는 화학기상 증착법을 모두 사용하여 형성할 수 있으나, 상기 리세스영역내에서의 단차피복성이 우수한 화학기상 증착법 또는 원자층 증착법에 의해 형성하는 것이 바람직하다.
상기 원자층 증착법에 의해 상기 접착층을 형성하는 단계는, 상기 반도체기판이 로딩된 반응실내에 원료기체를 공급하여 상기 확산방지층 상에 흡착시키는 단계, 상기 흡착된 원료기체를 산화시키는 단계 및 상기 산화된 원료기체를 환원시키는 단계를 복수번 반복하여 수행할 수 있으며, 바람직하게는 상기 산화된 원료기체를 환원시키는 단계에서 일정 시간 동안 고주파 전력을 인가하여 발생된 플라즈마 상태에서 상기 흡착된 원료기체를 유지하는 단계를 포함하는 플라즈마 강화 원자층 증착법을 사용하여 형성할 수 있다.
한편, 상기 접착층은 비탄화금속인 Co, Ni, Cu, Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au로 이루어진 군으로부터 선택된 어느 하나로 형성할 수 있다.
상기 접착층을 형성하는 단계와 상기 구리 배선층을 형성하는 단계 사이에,상기 접착층의 표면상에 표면촉매를 도입하는 단계를 더 포함함으로써, 구리 배선층의 화학기상 증착을 용이하게 하며, 리세스영역내에서의 구리 배선층의 형성속도를 보다 빠르게 할 수 있다. 상기 표면촉매는 아이오딘 또는 브롬과 같은 할로겐원소를 사용하며, 바람직하게는 아이오딘을 사용할 수 있다.
한편, 상기 본 발명의 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체기판 상에 형성된 하지층, 상기 하지층상에 형성된 리세스영역을 포함하는 절연층, 상기 리세스영역이 형성된 상기 절연층 상에 형성되어 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층, 상기 확산방지층 상에 형성되어 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층 및 상기 접착층상에 화학 기상 증착에 의해 형성된 구리 배선층을 포함한다.
상기 하지층은 절연층 또는 도전층일 수 있다. 상기 하지층이 절연층인 경우 상기 리세스영역이 상기 절연층을 관통하더라도 상기 리세스영역의 측벽 및 바닥은 모두 절연층일 수 있으며, 상기 리세스영역이 상기 절연층을 관통하지 않더라도 상기 리세스영역은 모두 절연층으로 둘러싸인 것일 수 있다. 상기 하지층이 도전층인 경우 상기 리세스영역이 상기 절연층을 관통하는 경우 상기 리세스영역의 바닥의 적어도 일부는 상기 도전층과 접할 수도 있다. 상기 리세스영역은 예를 들어, 트랜치나 비아홀일 수 있다.
상기 확산방지층은 티타늄 계열의 Ti 또는 TiN, 탄탈륨 계열의 Ta 또는 TaN, 텅스텐 계열의 W 또는 WN으로 이루어진 군으로부터 선택된 어느 하나로 형성된 것일 수 있으며, 상기 접착층은 Co, Ni, Cu, Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au로이루어진 군으로부터 선택된 어느 하나로 형성된 것일 수 있으며, 상기 확산방지층과 상기 구리 배선층 사이에는 탄화물이 형성되지 않은 것이 바람직하다.
한편, 상기 본 발명의 기술적 과제들을 달성하기 위한 본 발명에 따른 구리 배선 형성 시스템은, 중앙부에 위치하며, 반도체기판을 진공상태에서 이송시킬 수 있는 트랜스퍼챔버, 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판을 출입시킬 수 있는 로드락 챔버, 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판 상의 절연층에 형성된 리세스영역내에 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층을 형성시킬 수 있는 제1 진공증착 챔버 및 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 확산방지층이 형성된 반도체기판 상의 상기 리세스영역내에 구리 배선층을 형성시킬 수 있는 화학 기상증착 챔버를 포함한다.
상기 제1 진공증착 챔버는 상기 확산방지층을 형성시킨 후, 상기 반도체기판 상의 상기 확산방지층상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성시킬 수도 있으며, 상기 접착층을 형성시키기 위해 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판 상의 상기 확산방지층상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성시킬 수 있는 제2 진공증착 챔버를 더 포함할 수도 있다.
또한, 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판 상의 상기 절연층내의 리세스영역을 세정시킬 수 있는 세정 챔버를 더 포함할 수 있으며, 특히 상기 리세스영역의 바닥의 적어도 일부가 도전층과 접하는 경우에 이 도전층과 확산방지층과의 접촉 특성을 향상시킬 수 있다는 점에서 바람직하다.
상기 제1 진공증착 챔버 및 제2 진공증착 챔버는 화학 기상증착 챔버 또는 원자층 증착 챔버일 수 있으며, 바람직하게는 진공증착 챔버내에 플라즈마를 인가할 수 있는 플라즈마 강화 원자층 증착 챔버일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세하게 설명한다. 그러나, 이하의 실시예들은 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예들에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭하며, 도면상의 각 구성요소의 두께나 크기는 본 발명을 보다 명확히 설명하기 과장된 것일 수 있으며, 본 명세서에서 반도체기판 상의 특정층을 지칭하는 경우, 반도체기판 상에 직접 그 특정층이 형성되거나 반도체기판과 그 특정층 사이에 다른 층이 개재될 수도 있음을 의미한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 구리 배선 형성방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 예를 들어 실리콘 단결정으로 이루어진 반도체기판(100) 상에 하지층(105)을 형성한다. 상기 하지층(105)은 반도체소자의 제조공정에서 사용되는 실리콘질화물 또는 실리콘산화물 등과 같은 각종 절연층이거나, 혹은 금속 또는 도전성의 금속산화물 또는 도전성 반도체층을 포함하는 각종 도전층일 수 있다.
이어서, 상기 하지층(105) 상에 절연층(110)을 형성한 후, 상기 절연층(110)내에 리세스영역(120)을 형성한다. 상기 절연층(110)은 실리콘질화물 또는 실리콘산화물 등과 같은 각종 절연물질로서, 층간절연층일 수도 있다. 상기 리세스영역(120)은 상기 절연층(110)내에 형성되는 다양한 종류의 함몰부로서, 회로설계에 따라 후속공정에 의해 구리배선층이 형성될 부분이다. 따라서, 상기 리세스영역(120)은 라인형태로 길게 연장된 트랜치(trench)일 수도 있으며, 절연층(110)의 하부에 위치하는 특정 도전층의 표면을 노출시키는 비아홀(via hole)일 수도 있다. 또한, 리세스영역(120)은 이러한 트랜치 및 비아홀이 결합된 구조일 수도 있으며, 리세스영역(120)이 트랜치인 경우 절연층(110)을 관통하거나 관통하지 않은 구조일 수도 있다. 또한 상기 리세스영역(120)은 식각마스크층(도시안됨)을 이용한 통상의 사진식각공정을 이용하여 일단계 또는 다단계로 형성한 후 식각마스크층(도시안됨)은 제거한다.
이어서, 도 2를 참조하면, 상기 리세스영역(120)이 형성된 반도체기판(100)의 전면에 확산방지층(130)을 형성한다. 상기 확산방지층(130)은 후속공정에 의해 형성되는 구리 배선층의 구리 원자가 실리콘산화물 등의 절연층(110)으로 확산되어 구리 배선으로의 역할을 제대로 수행하지 못하는 것을 방지하기 위한 것이며, Ta 또는 TaN 등의 탄탈륨 계열, Ti 또는 TiN 등의 티타늄 계열 또는 W 또는 WN등의 텅스텐 계열의 금속 또는 금속질화물을 주로 사용한다. Ti 또는 Ta 또는 W 금속 또는 금속 질화물로 이루어진 상기 확산방지층은 탄소를 원자 비율로 일부, 예를 들어 수 내지 수십 %까지, 바람직하게는 수 내지 30% 까지 포함할 수도 있다.
상기 확산방지층(130)은 스퍼터링법등의 물리기상 증착법으로도 형성할 수있으나, 전술한 바와 같이 매우 폭이 좁고 깊은 트랜치나 비아홀인 경우 스퍼터링법의 직시형 특성으로 인하여 그 한계가 있기 때문에 본 발명에서는 단차피복성이 우수한 통상의 화학기상 증착법이나 공정 기체들의 공급을 주기적으로 반복하여 기판 상에 원자층 단위로 막을 형성하는 원자층 증착법으로 실시할 수 있으며, 나아가 원자층 증착법을 실시하되, 상기 공정 기체들의 공급 주기 동안 이를 활성화시키기 위한 일정시간 동안 플라즈마 상태하에 유지하여 박막을 형성할 수 있는 플라즈마 강화 원자층 증착법으로 실시할 수 있다.
박막형성의 대표적인 방법으로 화학기상 증착법은 스퍼터링법 등의 물리기상 증착법에 비하여 형성되는 박막의 단차피복성이 우수한 것으로서, 가열된 반도체기판의 표면 위에서 기체상태의 물질들이 반응하고, 그 반응으로 생성된 화합물이 반도체기판의 표면에 증착되는 방법이며, 박막이 증착되는 기판의 손상이 적고, 박막의 증착 비용이 적게 들며, 박막을 대량 생산할 수 있기 때문에 많이 적용되고 있다. 본 발명에서의 화학기상 증착법은 예를 들어, 대기압 정도에서 수행하는 상압 화학기상 증착법 또는 통상 1 Torr 전후 압력에서 수행되는 저압 화학기상 증착법을 사용할 수 있다.
원자층 증착법은 모든 공정 기체들을 동시에 주입하여 증착공정을 수행하는 화학기상 증착법과 다르게 원하는 박막을 얻는데 필요한 두 가지 이상의 공정 기체들을 기상에서 만나지 않도록 시간에 따라 순차적으로 분할하여 공급하되, 이들 공급 주기를 주기적으로 반복하여 박막을 형성하는 방법이며, 기판 표면에 흡착되는 물질에 의해서만 증착이 발생하게 되며, 이들의 흡착량은 기상으로 공급되는 양에크게 의존하지 않고 기판 전체에 걸쳐 균일하게 얻어지므로, 매우 높은 종횡비를 가지는 단차에서도 위치에 상관없이 일정한 두께의 박막을 얻을 수 있다. 원자층 증착을 위한 공정 주기는 원료 기체 공급 단계, 퍼지 단계, 반응 기체 공급 단계 및 퍼지 단계를 반복적으로 수행하게 된다.
한편, 플라즈마 강화 원자층 증착법(plasma enhanced atomic layer deposition)은, 일반적인 원자층 증착법에서는 원료 기체들 사이의 반응성이 매우 높으면 기상에 잔류하는 약간의 원료 기체도 입자 발생의 원인이 될 수 있으므로 퍼지 시간을 길게 할 필요가 있으며, 원료 기체들 사이의 반응성이 낮거나 반응에 시간이 오래 걸리면 원료 공급 시간을 충분히 길게 해야 하므로 증착 시간이 길어지는 문제점을 해결하기 위해 본 출원인에 주어진 대한민국 특허 0273473호에 기재된 방법으로서, 원료 기체와 반응 기체의 반응성을 높이고 퍼지 시간을 줄여서 증착 속도를 향상시킨 것이다. 플라즈마 강화 원자층 증착 방식에 의하면, 서로 반응성이 낮은 원료 기체들을 사용하여서도 플라즈마에 의해 반응성이 높은 라디칼(radical)과 이온(ion)들이 형성되고 이들이 반응에 참여함으로써 반응 속도를 높일 수 있다. 상기 대한민국 특허 0273473호는 본 명세서의 일부로서 여기에 함께 인용한다.
한편, 본 출원인은 플라즈마 강화 원자층 증착 장치 및 방법에 관하여 대한민국 특허출원 제01-46802호 및 제01-69597호로 출원한 바 있으며, 이들 출원도 본 명세서의 일부로서 여기에 함께 인용한다.
도 6은 상기 특허출원 제01-46802호에 기재된 플라즈마 강화 원자층 증착 장치를 개략적으로 도시한 단면도로서, 본 발명의 일 실시예 따른 구리 배선 형성방법에 사용할 수 있는 증착 장치이다.
도 6을 참조하면, 기판(556)을 지지하기 위한 기판 지지대(560)에는 기판(556)을 가열할 수 있는 히터(608)가 내장되어 있다. 금속 합금으로 이루어진 반응기벽(522)은 상부에는 개구부(516)가 형성되어 있고, 하부는 기판 지지대(560)와 연결된다. 기판 지지대(560)와 반응기벽(522)은 반응기 내부를 규정한다. 반응기벽(522)과 기판 지지대(560)의 연결 부위에서의 밀폐성을 확보하기 위하여 반응기벽(522)과 기판 지지대(560)의 연결 부위에 기체 밀폐링(558)이 더 구비될 수 있다. 반응기벽(522) 상부에는 공정 기체들을 공급할 수 있는 기체 유입관(510)이 구비된다. 기체 유입관(510)은 반응기벽(522) 상부에 형성된 개구부(516)에 내삽되어지며, 개구부(516)보다 작은 직경을 갖고 개구부(516)와의 사이에 공간(514)이 생기도록 구비될 수 있다.
또한, 기판 지지대(560)와 함께 반응실(554)을 규정하며, 기체 유입관(510)과 연결되어 반응기벽(522) 내에 설치되고, 반응실(554) 내로 기체를 공급하기 위한 복수개의 분사홀을 갖는 샤워헤드(542, 540)가 구비되어 있다. 샤워헤드(542, 540)는 고주파 접속단자(566)와 전기적으로 연결된다. 한편, 샤워헤드(542, 540)와 기체 유입관(510) 사이에는 미세 천공관(536)이 더 구비될 수 있다. 기체 유입관(510)과 샤워헤드(542, 540) 사이를 연결하는 절연체로 이루어진 미세 천공관(536)은 중간에 미세한 배관이 여럿이 있고, 이로 인해서 공정기체는 샤워헤드로 유입되지만 플라즈마는 이 관을 통해서 역류하거나 유출(leakage)되지 않으며, 이미세 배관들의 길이와 직경은 플라즈마가 발생하지 않을 정도로 만든다. 이때, 샤워헤드(542, 540)는 미세 천공관(536)의 끝단에 연결되게 된다. 샤워헤드(542, 540)는 기체 분산 그리드(542)와 체적 조절판(540)으로 구성된다. 기체 분산 그리드(542)는 기판(556)과 대향하도록 수평 설치되며 복수개의 분사홀을 가진다. 체적 조절판(540)의 상부는 미세 천공관(536)의 직경에 맞추어지도록 구멍이 나 있으며, 하부는 기체 분산 그리드(542)에 맞추어지도록 구멍난 원통형의 모양을 가지나, 내부는 나팔 모양의 곡면 형태로 가공되어 기체의 흐름을 원활히 분산시키면서도 기체 분산 그리드(542) 상부의 체적을 최소화하여 공정 기체의 전환이 수월하도록 설계된다. 이 경우, 순차적인 공정 기체의 공급과정에서 이전에 공급된 기체가 불필요하게 샤워헤드(540, 542) 내부에 누적되어 차후 공급되는 기체와 기상 반응을 일으키는 것을 최소화 할 수 있다. 샤워헤드(542, 540)의 상부 및 측부에는 샤워헤드(542, 540)를 절연시키기 위한 샤워헤드 절연벽(538)이 구비된다.
또한, 반응실(554) 내의 기체를 배출하기 위한 기체 유출관(518)이 구비되어 있고, 기체 유출관(518)은 진공펌프(598)에 연결된다. 기체 유출관(518)은 기체의 유출(배기) 흐름이 편중되지 않게 하기 위하여 기판(556)에 대하여 대칭이 되도록 설치한다. 기체 분산 그리드(542)를 통하여 반응실(554)로 분사된 공정기체는 반응기벽(522)의 개구부(516)와 기체 유입관(510) 사이의 틈(514)을 통하여 기체 유출관(518)으로 유출된다. 도 6에서 화살표는 공정기체의 흐름 방향을 나타낸 것이다.
또한, 반응기벽(522)을 용도에 따라 온벽 또는 열벽으로 구성할 수 있도록 반응기벽(522)의 측벽을 감싸는 히터(604)가 더 구비될 수 있다.
외부로부터 고주파 전력을 인가 받는 금속으로 된 고주파 접속단자(566)는 샤워헤드 체적 조절판(540) 및 기체 분산 그리드(542)와 전기적으로 연결되기 위해 외부로부터 반응기벽(522)을 관통하여 설치되며, 반응기벽(522)과는 전기적으로 차단되어야 하므로 고주파 접속단자(566)를 감싸는 절연 덮개(568)가 동시에 부착 설치된다. 한편, 교류 파형 고주파 전위가 걸리는 샤워헤드(540, 542)의 대응극(opposite electrode)으로 작동하게 되는 기판(556) 및 기판 지지대(560)는 전기적으로 반응기벽(522)을 통해 접지(594) 처리된다. 고주파 접속단자(566)를 통하여 기체 분산 그리드(542)에 고주파 전력을 인가하면 반응실(554)내 존재하는 공정기체가 플라즈마로 변해서 기판(556)에 박막이 증착되는 것을 돕는다.
한편, 플라즈마가 기체 분산 그리드(542)와 기판(556) 사이의 반응실(554)에서만 발생하게 하기 위하여 반응기벽(522)과 동일한 전위를 갖는 플라즈마 발생 차단벽(528)을 더 구비할 수 있다. 플라즈마 발생 차단벽(528)은 샤워헤드 절연벽(538)과의 사이에 틈이 형성되도록 샤워헤드 절연벽(538)과 반응기벽(522) 사이에 설치된다. 이때, 고주파 접속 단자(566)는 반응기벽(522), 플라즈마 발생 차단벽(528) 및 샤워헤드 절연벽(538)을 관통하여 샤워헤드(542, 540)에 연결되고, 반응기벽(522) 및 플라즈마 발생 차단벽(528)과 전기적으로 절연되도록 설치된다.
한편, 공정 기체가 흐르는 기체 유입관(510)과 샤워헤드(542, 540) 사이에 전위차에 의해 플라즈마가 발생할 수 있어서 샤워헤드(542, 540)와 기체 유입관(510)을 잇는 샤워헤드 절연벽(538)의 구멍 안쪽에 도전성 막이 형성될 수 있다. 샤워헤드 절연벽(538)의 구멍 안쪽에 형성된 도전성 막은 샤워헤드(542,540)와 접지된 기체 유입관(510) 사이에 전기적 단락을 일으킬 수 있다. 따라서, 목적하지 않는 상기 부위에서의 플라즈마 발생을 억제하기 위해 기체의 흐름은 유지하면서도, 플라즈마의 발생을 억제할 수 있도록 여러 개의 좁은 배관이 병렬로 연결된 미세 천공관(536)을 샤워헤드(540, 542)와 기체 유입관(510) 사이에 설치한다. 상기 미세 천공관(536)은 절연 소재로 형성한다. 미세 천공관(536)의 배관들은 플라즈마가 발생하지 않을 정도의 직경 및 길이를 갖도록 한다.
또한, 반응기벽(522)과 샤워헤드 절연벽(538) 사이에 전위차가 존재하므로 여기에 플라즈마가 발생할 수 있고 반응실(554)을 지난 공정 기체가 이 곳을 통과하므로 반응기벽(522) 안쪽과, 샤워헤드 절연벽(538) 바깥쪽에도 도전성 막이 형성될 수 있다. 샤워헤드 절연벽(538) 겉에 형성된 도전성 막은 샤워헤드(542, 540)와 접지된 반응기벽(522) 사이에 전기적 단락을 일으킬 수 있다.
도전성의 플라즈마 발생 차단벽(528)을 반응기벽(522)과 샤워헤드 절연벽(538) 사이에 설치하고 반응기벽(522)과 전기적으로 연결하면 플라즈마 발생 차단벽(528)과 반응기벽(522) 사이에 전위차가 없으므로 플라즈마가 발생하지 않는다. 플라즈마 발생 차단벽(528)과 샤워헤드 절연벽(538) 사이의 간격을 좁히면 이 부분에서 플라즈마가 발생하는 것을 억제할 수 있다. 이 경우 교류 파형 고주파 전위가 걸리는 샤워헤드(540, 542)와 접지된 부분 사이의 공간 중 상대적으로 넓은 기체 분산 그리드(542)와 기판(556) 사이의 반응실(554)에서 주로 플라즈마가 발생한다. 또한 플라즈마 발생 차단벽(528)과 샤워헤드 절연벽(538) 사이에 아르곤 등의 불확성 기체의 흐름(→로 표시)을 유지해서 공정 기체가 이 틈(548)으로 들어오는 것을 막을 수 있다. 이에 필요한 불활성 기체를 관 모양의 고주파 접속단자(566)를 통해 흘릴 수 있다. 불활성 기체는 고주파 접속 단자의 구멍(564)을 나와서 샤워헤드 절연벽(538)과 플라즈마 발생 차단벽(528) 사이의 틈(544, 548) 사이를 흐른다. 이 때, 샤워헤드 절연벽(538) 윗면을 마주보는 플라즈마 발생 차단벽(528)에 기체가 흐르기 쉬운 통로(624, 626, 628)를 형성하는 것이 바람직하다. 또한, 고주파 접속단자(566)를 통해 공급된 불활성 기체가 플라즈마 발생 차단벽(528)과 샤워헤드 절연벽(538) 사이의 틈에 균일하게 흐르도록 샤워헤드 절연벽(538)의 윗면 또는 이와 마주하는 플라즈마 발생 차단벽(528)에 도랑(624, 626)을 파서 대칭형의 완충(buffer) 통로를 제공하는 것이 바람직하다. 이렇게 해서 고주파 접속 단자(568)가 샤워 헤드(542, 540)의 중앙에 위치하지 않아도 샤워헤드 절연벽(538)과 플라즈마 발생 차단벽(528) 사이의 틈(544, 548)을 흐르는 불활성 기체의 흐름을 균일하고 대칭적이게 할 수 있다.
공정 기체가 공급되고 플라즈마가 발생하는 부분에서만 도전성 박막이 형성되므로 플라즈마 발생 차단벽(528)과 반응기벽(522) 사이에는 플라즈마가 발생하지 않고, 플라즈마 발생 차단벽(528)과 샤워헤드 절연벽(538) 사이에는 공정 기체가 공급되지 않아서 도전성 박막이 형성되지 않는다. 결과적으로 반응실(554)에만 도전성 박막이 형성되고 그 밖의 부분에는 도전성 박막이 형성되지 않기 때문에 기판(556)에 도전성 박막을 형성하는 공정을 반복하여도 전기적인 단락을 방지할 수 있다.
또한, 반응기벽(522)의 소정영역 및 기판 지지대(560)를 둘러싸 외관을 형성하며, 개폐가 가능한 불활성기체 유입구(590) 및 불활성기체 유출구(592)를 갖는 반응기 몸체(600)를 더 구비할 수 있다. 이때, 고주파 접속 단자(566)는 반응기 몸체(600) 및 반응기벽(522)을 관통하여 샤워헤드(542, 540)에 연결되고, 반응기 몸체(600) 및 반응기벽(522)과 전기적으로 절연되도록 설치된다. 또한, 본 발명의 플라즈마 강화 원자층 증착 장치가 앞서 설명한 샤워헤드 절연벽(538) 및 플라즈마 발생 차단벽(528)을 더 구비하는 경우에, 고주파 접속 단자(566)는 반응기 몸체(600), 반응기벽(522), 플라즈마 발생 차단벽(528) 및 샤워헤드 절연벽(538)을 관통하여 샤워헤드(542, 540)에 연결되고, 반응기 몸체(600), 반응기벽(522) 및 플라즈마 발생 차단벽(528)과 전기적으로 절연되도록 설치된다. 그리고, 반응기 몸체(600)는 표시되지는 않았으나, 상부 덮개와 하부 몸체로 이분되어 있다. 불활성기체 유입구(590)를 통하여 반응기 몸체(600)로 유입된 불활성 기체에 의하여 반응기 몸체(600) 내부의 압력이 기판(556) 상부에 형성된 반응실(554)의 압력과 비슷하거나 높으면 반응실(554) 내의 기체가 밖으로 빠져나오지 못한다.
기판 지지대(560)를 구동하기 위한 기판 지지대 구동부는 반응기 몸체(600) 하단 외부에 고정되어 있는 공압실린더(584)와, 공압실린더(584)와 기판 지지대(560)를 연결하는 구동축(580)과, 구동축(580)간의 평형을 조절해 주는 이동판(578)으로 구성된다. 기판(556)의 장입 및 탈착시에는 공압실린더(584)에 연결된 기판 지지대(560)가 아래로 이동하여 반응기벽(522)과 기판 지지대(560)가 분리되며 반응실(554)이 개방된다. 이때, 기판 지지대(560)의 가운데에 설치된 중앙지지핀(572)은 중앙축(574)과 연결되어, 특정 높이에서 더 이상의 하강을 멈추게 된다.기판 지지대(560)는 계속 하강하는데, 기판(556)은 중앙지지핀(572)에 의하여 지지되므로 기판(556)은 기판 지지대(560)와 분리된다. 기판(556)이 정지하는 높이는 외부에 설치된 기판 이송 장치의 로봇팔(robot arm)에 의해 기판(556) 이송이 가능하도록 미리 맞추어 지는데, 이를 위해 중앙축(574)과 중앙지지핀(572)의 길이는 조절할 수 있다.
상기 특허출원 제01-46802호에는 바람직한 플라즈마 강화 원자층 증착법을 설명하고 있다. 즉, 원료기체와 퍼지기체는 일정한 주기로 공급되며, 여기서 퍼지기체의 공급 중간에 일정 시간 동안 고주파 전위가 인가되어 플라즈마가 발생된다. 원료기체는 사염화티타늄처럼 막을 이루는 금속 원소를 포함하는 기체이고, 퍼지기체는 원료기체와 단순히 섞여서는 반응하지 않지만 플라즈마로 활성화되면 반응하여 막을 형성하는 기체이다.
다시 도 2를 참조하면, 상기 화학기상 증착법, 원자층 증착법 또는 플라즈마 강화 원자층 증착법에 의해 형성된 확산방지층(130)은 이들 박막 형성방법이 갖는 우수한 단차피복성으로 인하여 매우 작은 폭과 깊은 높이의 리세스영역(120)의 바닥 구석부분에 까지도 결손부분이 발생되지 않고 균일한 두께로 형성될 수 있다. 이어서, 상기 확산방지층(130) 상에 접착층(140)을 형성한다.
한편, 상기 접착층(140)도 전술한 확산방지층(130)과 마찬가지로 상기 리세스영역(120)내에서의 단차피복성이 우수한 화학기상 증착법, 원자층 증착법 또는 플라즈마 강화 원자층 증착법에 의해 형성한다.
특히, 상기 원자층 증착법에 의해 상기 접착층(140)을 형성하는 단계는, 확산방지층(130)이 형성된 반도체기판(100)을 진공 증착 챔버내로 로딩한 후, 원료기체를 공급하여 상기 확산방지층(130) 상에 흡착시키는 단계, 상기 흡착된 원료기체를 산화시키는 단계 및 상기 산화된 원료기체를 환원시키는 단계를 복수번 반복하여 수행한다. 이때, 상기 산화된 원료기체를 환원시키는 단계에서 일정 시간 동안 고주파 전력을 인가하여 발생된 플라즈마 상태에서 상기 흡착된 원료기체를 유지하는 단계를 포함하는 플라즈마 강화 원자층 증착법을 사용하여 형성할 수도 있다.
한편, 상기 접착층(140)은 비탄화금속인 Co, Ni, Cu, Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au로 이루어진 군으로부터 선택된 어느 하나로 형성할 수 있다. 한편, 탄탈륨 계열, 티타늄 계열 또는 텅스텐 계열의 확산방지층(130) 위에 후술하는 구리 배선층을 (hfac)Cu(vtms)처럼 흔히 쓰는 구리의 액체 화학 증착 원료를 써서 화학기상 증착하는 경우에 확산방지층(130)과 구리 배선층간의 접착성이 나빠서 구리 배선층을 형성한 후 리세스영역(120)이외의 구리 배선층을 제거하는 화학기계적 연마공정시 구리배선층이 확산방지층(130)으로부터 박리되는 문제점이 발생한다. 이는 확산방지층(130)과 구리 배선층간에 존재하는 탄소와 플루오르 불순물에 기인한 것으로 추정되며, 전술한 탄탈륨 계열, 티타늄 계열 또는 텅스텐 계열의 금속 또는 이들의 금속질화물 및 이들에 소량의 규소를 포함시킨 물질들은 모두 탄소와 반응하여 Ti-C, Ta-C, W-C, Si-C 와 같은 탄화물을 쉽게 형성하기 때문에 확산방지층(130)과 구리 배선층간의 접착층(140)으로서 상기와 같은 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속을 사용하는 경우 이들 사이에서 박리가 일어나지 않는다.
실제로, 이를 확인하기 위해 상기와 같은 비탄화금속, 특히 Ni, Ru, Au로 덮힌 기판상에 (hfac)Cu(vtms)를 증착 원료로 사용하여 200℃에서 5분 동안 화학기상 증착법으로 구리막을 형성한 후, 구리막상에 스카치 테이프를 붙였다가 떼어도 Ni, Ru, Au층과 구리막 사이에는 박리가 일어나지 않지만, TiN, TaN으로 덮힌 기판 위에 상기 와 동일한 조건에서 형성한 구리막을 형성한 경우에는 같은 방법으로 시험하면 TiN, TaN층과 구리막 사이가 분리되는 것을 관찰할 수 있다.
한편, 상기 접착층(140)은 후술하는 도 3에서와 같이 아이오딘과 같은 구리의 화학기상 증착을 돕는 표면촉매를 쉽게 도입할 수 있는 물질인 것이 바람직하다.
따라서 본 발명에서 탄화물을 형성하지 않는 비탄화금속인 Co, Ni, Cu, Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au 등을 접착층(140)으로 사용하는 경우 다음의 두 가지 효과를 기대할 수 있다. 첫째, 탄화물을 형성하지 않기 때문에 Ni, Ru, Au에서 보았듯이 (hfac)Cu(vtms)을 증착 원료로 사용하여 화학기상 증착법으로 형성한 구리막과 접착층 사이에 박리의 문제를 해결할 수 있다. 둘째, 쉽게 기체 상태로 운반할 수 있는 아이오딘화에탄을 써서 표면에 아이오딘 촉매를 용이하게 도입할 수 있다.
도 3을 참조하면, 상기 접착층(140)이 형성된 반도체기판(100)의 표면상에 표면촉매(150)를 도입한다. 상기 표면촉매(150)로서는 브롬이나 아이오딘과 같은 할로겐원소를 사용할 수 있으며, 특히 아이오딘의 경우 구리의 증착속도를 빠르게 하는 매우 바람직한 표면촉매이다.
구리로 덮인 기판을 아이오딘화에탄으로 처리하면 표면에 생긴 아이오딘 원자가 촉매로 작용하여 (hfac)Cu(vtms)을 증착 원료로 사용하여 같은 조건에서 화학기상 증착을 수행하면, 아이오딘화에탄으로 처리하지 않은 것에 비해 매우 빠른 속도로 구리막을 형성할 수 있어서 150oC에서도 의미있는 속도로 구리막을 증착할 수 있다는 것을 본 출원인에 의해 출원된 대한민국 특허출원 제98-37521호 및 이를 국내우선권으로 주장하여 출원한 대한민국 특허출원 제98-53575호에 기재되어 있으며, 본 명세서의 일부로서 여기에 함께 인용한다.
한편, 표면이 Ni이나 Ru으로 덮인 기판을 아이오딘화에탄으로 처리한 후 150oC에서 (hfac)Cu(vtms)을 증착 원료로 사용하여 화학기상 증착법을 수행하여 구리막을 형성한 경우에도 이러한 아이오딘 촉매 효과를 볼 수 있었다.
구리 표면에서 아이오딘화에탄은 표면에 흡착한 아이오딘 원자와 C2H5로 쉽게 분해하고{ C2H5I → C2H5(ad) + I(ad) }, C2H5는 다시 분해하여 H2C=CH2분자와 H2분자로 구리 표면에서 제거된다는 것이 알려져 있다. 탄화물을 형성하지 않는 전술한 비탄화금속으로 된 접착층(140)의 표면에서는 아이오딘화에탄이 이렇게 분해하여 표면에 흡착한 아이오딘 원자를 남기는 반응이 일어날 것을 일반적으로 기대할 수 있다.
이어서, 도 4를 참조하면, 상기 표면촉매(150) 처리가 된 접착층(140)상에 (hfac)Cu(vtms)을 증착 원료로 사용하여 화학기상 증착법으로 구리 배선층(160)을 형성한다. 상기 구리 배선층(160)을 형성한 후에는 리세스영역(120) 이외의 구리배선층(160)을 제거하여 구리 배선을 형성하는 화학기계적 연마공정을 수행한다. 본 발명에서의 화학기상 증착법은 예를 들어, 대기압 정도에서 수행하는 상압 화학기상 증착법 또는 통상 1 Torr 전후 압력에서 수행되는 저압 화학기상 증착법을 사용할 수 있다.
본 출원인에 의해 출원된 대한민국 특허 제99-57939호와 이를 국내우선권 주장하여 출원한 대한민국 특허출원 제00-1232호에서는 아이오딘 촉매를 도입한 표면에서는 150oC에서도 의미있는 속도로 구리 배선층을 형성할 수 있으며, 특히 리세스영역(120)에는 구리배선층(160)이 공극없이 매우 빠른 속도로 채워진다는 것을 개시하고 있으며, 상기 대한민국 특허출원 제99-57939호 및 제00-1232호도 본 명세서의 일부로서 여기에 함께 인용한다.
상기와 같이, 리세스영역(120)에서의 구리 배선층(160)의 성장속도가 그 외의 부분에서의 구리 배선층(160)의 성장속도보다 더 빠르도록 하여 상기 리세스영역(120)을 구리로 채울 수 있다면 반도체기판의 전면에 금속막을 형성시키는 경우에 비해 고가의 화학증착원료의 소비량이 적어 공정비용을 낮출 수 있다. 그리고 리세스영역(120)을 다 채운 상태에서 반도체기판(100)의 표면이 대체로 평탄하면 구리 배선을 완성하기 위해 제거해야 할 구리 배선층(160)의 두께가 얇기 때문에 후속되는 화학기계적 연마 공정이 쉽고 화학기계적 연마 공정에 걸리는 시간을 줄여서 공정 비용을 낮출 수 있다.
본 발명의 실시예에 따라 상기 확산방지층(130), 접착층(140) 및 구리 배선층(160)을 형성한 구체적인 실험예는 다음과 같다.
<실험예 1>
전술한 대한민국 특허출원 제01-46802호에 개시한 도 6의 장치를 이용하여 TiN막과 Ru막을 플라즈마 플라즈마 강화 원자층 증착법으로 형성하였다. 반응기의 압력을 3 torr로 유지하고 반도체기판의 온도를 350oC로 유지하였다. Ar 기체와 N2기체와 H2기체의 혼합 기체를 연속적으로 공급하며 TiCl4원료 기체를 0.3초 동안 공급한 후, 1.1초가 지난 뒤 13.56 MHz 고주파 전력 150W를 인가하고, 0.8초가 지난 뒤 고주파 전력을 끄고, 0.8초가 지난 뒤 다시 TiCl4원료 기체의 공급을 시작하는, 3초의 기체 공급 주기를 450회 반복하여 TiN막을 형성하였다.
이어서, 상기 TiN막 상에 85oC로 유지한 비스(에틸사이클로펜타다이에닐)루테늄[bis(ethylcyclopentadienyl)ruthenium] 버블러에 Ar 운반 기체를 흘려서 반응기에 루테늄 원료를 2초 동안 공급한 후, Ar 운반 기체의 공급을 끊고, Ar 기체로 반응기를 2초 동안 씻어낸 후, O2기체를 2초 동안 반응기에 공급하여 루테늄 원료를 산화시키고, Ar 기체로 다시 2초 동안 반응기를 씻어내었다. 그리고 H2기체를 1초 동안 흘리고, 13.56 MHz 고주파 전력 150W를 인가하며 H2기체를 2초 동안 흘려서 수소 라디칼을 발생시켜 기판 표면을 환원시켜고, 고주파 전력을 끄고 Ar 기체로 다시 2초 동안 반응기를 씻어내었다. 이렇게 13초의 루테늄 원료 공급-산화-환원 주기를 반복하여 Ru막을 형성하였다. 원료 공급-산화-환원 주기를 300회 반복하여 Ru 막을 형성하였다.
이렇게 형성한 Ru막을 공기에 노출시키지 않고 바로 아이오딘화에탄으로 처리하고 진공에서 운반한 후 (hfac)Cu(vtms)을 원료로 써서 기판 온도 150oC에서 5분 동안 구리막을 증착하였다. 이렇게 형성한 구리막은 기판과 접착성이 매우 좋아서 스카치 테이프를 붙였다가 떼어도 벗겨지지 않았을 뿐만 아니라 못으로 그어도 긁히기만 할뿐 벗겨지지 않았다.
<실험예 2>
전술한 대한민국 특허출원 제01-46802호에 개시한 장치와 유사한 장치를 이용하여 Ni 막을 플라즈마 강화 원자층 증착법으로 형성하였다. 반응기의 압력을 3 torr로 유지하고, TiN(15nm)/SiO2(100nm)/Si 기판의 온도를 165oC로 유지하였다. 50 ℃로 가열한 비스(사이클로펜타다이에닐)니켈[bis(cyclopentadienyl)nickel] 용기에 Ar 운반 기체를 흘려서 반응기에 니켈 원료를 공급한 후, Ar 운반 기체의 공급을 끊고, Ar 기체로 반응기를 씻어낸 후, H2O 기체를 반응기에 공급하여 니켈 원료를 산화시키고, Ar 기체로 다시 반응기를 씻어내었다. 그리고 H2기체를 흘리며 13.56MHz 고주파 전력 150W를 인가하여 수소 라디칼을 발생시켜 기판 표면을 환원시켜고, 고주파 전력을 끄고, Ar 기체로 다시 반응기를 씻어내었다. 이렇게 니켈 원료 공급-산화-환원 주기를 반복하여 Ni막을 형성하였다. 니켈 원료 공급-산화-환원 주기를 80회 반복하여 15nm 두께의 연속막을 형성하였다. 이렇게 형성한 Ni 막을 공기에 노출시키지 않고 바로 진공에서 운반한 후 그 위에 (hfac)Cu(vtms)을 원료로 써서 증착한 1㎛ 두께의 구리막은 스카치 테이프를 붙였다가 떼어도 벗겨지지 않았다.
<실험예3>
전술한 대한민국특허 제 0273473호와 대한민국 특허출원 제01-69597호에 개시한 플라즈마 강화 원자층 증착법을 써서 TiCl4, WF6를 수소 라디칼로 환원시켜 Ti, W 금속층을 형성하는 것과 마찬가지로 증기압이 높은 할로겐화금속 원료를 기화시켜 공급하고 수소 라디칼로 환원시켜 탄화물을 형성하지 않는 접착층을 형성할 수 있다. 예를 들어 ReF6는 48oC에서 증기압이 760 torr여서 쉽게 기체 상태로 운반할 수 있다. ReF6를 반응기에 공급한 후, 반응기를 씻어내고, 수소(H2) 기체를 공급하며 고주파 전력을 인가하여 수소 라디칼을 발생시키고, 고주파 전력을 끄는 주기를 반복하여 플라즈마 강화 원자층 증착법으로 Re 금속 막을 형성할 수 있다.
이렇게 형성한 Re 막을 공기에 노출시키지 않고 바로 진공에서 운반한 후 그 위에 (hfac)Cu(vtms)을 원료로 써서 구리막을 증착하는 것은 전술한 바와 같다.
도 5는 본 발명의 일 실시예에 따라 구리 배선을 형성하는 시스템으로서, 이 시스템에서의 구리 배선 형성방법에 관하여 설명한다.
도 5를 참조하면, 중앙부에 공정이 수행될 절연층(110)에 리세스영역(120)이 형성된 도 1의 반도체기판(100)을 진공상태에서 이송시킬 수 있도록 진공펌프(도시안됨)에 의해 일정한 진공상태로 유지되는 트랜스퍼 챔버(230)가 설치되어 있으며, 상기 트랜스퍼 챔버(230)를 둘러싸고 그의 일측에 상기 반도체기판(100)을 출입시킬 수 있는 로드락 챔버(210, 220)가 설치되어 있다.
상기 트랜스퍼 챔버(230)의 일측에 상기 반도체기판(100) 상의 절연층(110)에 형성된 리세스영역(120)내에 상기 절연층(110)으로의 구리의 확산을 방지해주는 확산방지층(130)을 형성시킬 수 있는 제1 진공증착 챔버(250)이 설치되어 있다. 상기 제1 진공증착 챔버(250)에서는 상기 반도체기판(100) 상의 상기 확산방지층상(130)에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층(140)을 연속적으로 형성시킬 수도 있다.
한편, 상기 트랜스퍼 챔버(230)의 일측에는 상기 확산방지층(130)이 형성된 반도체기판(100) 상의 상기 리세스영역(120)내에 구리 배선층(160)을 형성시킬 수 있는 화학 기상증착 챔버(270)가 설치되어 있다.
한편, 상기 제1 진공증착 챔버(250)의 인접하여 상기 트랜스퍼 챔버(230)의 일측에는 상기 반도체기판(100) 상의 상기 확산방지층(130)상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층(140)을 형성시킬 수 있는 제2 진공증착 챔버(260)가 제1 진공증착 챔버(250)와는 별개로 더 설치될 수 있다.
또한, 상기 트랜스퍼 챔버(230)의 일측에는 상기 반도체기판(100) 상의 상기 절연층(110)내의 리세스영역(120)을 세정시킬 수 있는 세정 챔버(240)가 설치되어 있다.
상기 제1 진공증착 챔버(250) 및 제2 진공증착 챔버(260)는 화학 기상증착 챔버, 원자층 증착 챔버 또는 도 6에 도시된 플라즈마 강화 원자층 증착 챔버로 형성할 수 있다.
도 5에 의하면, 구리 배선의 형성에 필요한 확산방지층(130)과 구리 배선층(160) 형성 공정을 하나의 시스템내에서 시행하기 때문에 공정시간이 매우 단축되어 공정원가가 저렴하게 되어 바람직하다. 또한, 구리가 확산되어서는 안될 절연층(110)을 구리에 노출시키면 안되기 때문에 확산방지층(130)을 형성하는 공정과 구리 배선층(160)의 화학 증착 공정은 하나의 공정챔버내에서 실행할 수 없기 때문에 확산방지층(130)과 구리 배선층(160)의 형성에 필요한 공정챔버는 최소한 2 개가 필요하다. 전술한 바와 같이 하나의 제1 진공증착 챔버(250)에서 확산방지층(130)과 접착층(140)을 형성하고, 계속하여 아이오딘 표면촉매 처리를 한 후, 화학기상 증착 챔버(270)에서 구리 배선층(160)에 대한 화학기상 증착 공정을 수행해서 제조 공정에 필요한 장비의 구성을 간단하게 하고 장비의 가격을 낮출 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 물론이다. 보다 구체적으로는, 본 발명에서의 구리 배선의 위치와 구조는 리세스영역인 한 다양한 형태에 적용될 수 있으며, 도 3에서와 같은 표면촉매의 도입을 하지 않고 접착층(140)상에 바로 일반적인 화학기상 증착법에 의해 구리 배선층을 형성할 수 있음은 물론이다.
본 발명에 따르면, 확산방지층을 단차피복성이 우수한 화학기상 증착법이나원자층 증착법에 의해 형성하기 때문에 매우 폭이 좁고 깊은 리세스영역내에도 구리의 확산을 막을 수 있는 확산방지층을 결손부분이 없이 형성할 수 있기 때문에 절연층의 절연특성이 양호하게 유지될 수 있다.
또한 본 발명에 따르면, 구리 배선층을 단차피복성이 우수한 화학기상 증착법에 의해 형성하기 때문에 매우 폭이 좁고 깊은 리세스영역내에도 구리 배선층을 공극 없이 채울 수 있어 구리 배선의 전기적 특성이 양호하게 유지될 수 있다.
또한 본 발명에 의하면, 구리의 확산을 막을 수 있는 확산방지층과 구리 배선층을 서로 정합성이 있는 진공증착 공정으로 수행할 수 있기 때문에 하나의 시스템내에서 구리 배선을 형성할 수 있어 두 공정을 시행하는 데 필요한 장비의 구성을 간단하게 하고 장비의 가격을 낮출 수 있다.
또한 본 발명에 의하면, 표면촉매를 이용하는 경우 리세스영역에서의 구리막 성장속도가 그 외의 부분에서의 구리막 성장속도보다 더 빠르도록 하여 상기 리세스영역을 구리로 채울 수 있기 때문에 구리의 증착원료의 소비량이 적어 공정 비용을 낮출 수 있다.
또한 본 발명에 의하면, 리세스영역을 다 채운 상태에서 기판 표면이 대체로 평탄하기 때문에 구리 배선을 완성하기 위해 제거해야 할 구리막의 두께가 얇기 때문에 뒤따르는 화학기계적 연마 공정이 쉽고 화학기계적 연마 공정에 걸리는 시간을 줄일 수 있어서 공정 비용을 낮출 수 있다.

Claims (27)

  1. 반도체기판 상의 절연층에 리세스영역을 형성하는 단계;
    상기 리세스영역이 형성된 상기 절연층 상에 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층을 형성하는 단계;
    상기 확산방지층 상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성하는 단계; 및
    상기 접착층상에 구리 배선층을 화학 기상 증착하는 단계를 포함하는 구리 배선 형성방법.
  2. 제 1 항에 있어서, 상기 리세스영역의 측벽 및 바닥이 모두 절연층과 접하는 것을 특징으로 하는 구리 배선 형성방법.
  3. 제 1 항에 있어서, 상기 리세스영역의 바닥의 적어도 일부는 도전층과 접하는 것을 특징으로 하는 구리 배선 형성방법.
  4. 제 3 항에 있어서, 상기 확산방지층을 형성하기 전에 상기 리세스영역을 세정하는 단계를 더 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  5. 제 1 항에 있어서, 상기 확산방지층은 원자층 증착법 또는 화학기상 증착법에 의해 형성하는 것을 특징으로 하는 구리 배선 형성방법.
  6. 제 1 항에 있어서, 상기 확산방지층을 형성하는 단계는, 상기 반도체기판을 진공증착 챔버내로 로딩한 후, 원료기체를 공급하여 노출된 표면에 상기 원료기체를 흡착시킨 후 일정 시간동안 플라즈마 상태하에 유지시키는 단계를 포함하는 플라즈마 강화 원자층 증착법에 의해 형성하는 것을 특징으로 하는 구리 배선 형성방법.
  7. 제 1 항에 있어서, 상기 확산방지층은 티타늄, 탄탈륨 또는 텅스텐 계열로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 구리 배선 형성방법.
  8. 제 1 항에 있어서, 상기 확산방지층은 탄소를 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  9. 제 1 항에 있어서, 상기 접착층은 원자층 증착법 또는 화학기상 증착법에 의해 형성하는 것을 특징으로 하는 구리 배선 형성방법.
  10. 제 1 항에 있어서, 상기 접착층을 형성하는 단계는,
    상기 반도체기판이 로딩된 진공증착 챔버내에 원료기체를 공급하여 상기 확산방지층 상에 흡착시키는 단계;
    상기 흡착된 원료기체를 산화시키는 단계; 및
    상기 산화된 원료기체를 환원시키는 단계를 복수번 반복하여 수행하는 원자층 증착법에 의해 수행하는 것을 특징으로 하는 구리 배선 형성방법.
  11. 제 10 항에 있어서, 상기 산화된 원료기체를 환원시키는 단계에서 일정 시간 동안 고주파 전력을 인가하여 발생된 플라즈마 상태에서 상기 흡착된 원료기체를 유지하는 것을 특징으로 하는 구리 배선 형성방법.
  12. 제 1 항에 있어서, 상기 접착층은 Co, Ni, Cu, Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 구리 배선 형성방법.
  13. 제 1 항에 있어서, 상기 접착층을 형성하는 단계와 상기 구리 배선층을 형성하는 단계 사이에, 상기 접착층의 표면상에 표면촉매를 도입하는 단계를 더 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  14. 제 13 항에 있어서, 상기 표면촉매는 할로겐원소인 것을 특징으로 하는 구리 배선 형성방법.
  15. 제 14 항에 있어서, 상기 표면촉매는 아이오딘인 것을 특징으로 하는 구리 배선 형성방법.
  16. 제 1 항에 있어서, 상기 구리 배선층을 형성하는 단계 이후에, 표면 평탄화를 위해 화학기계적 연마 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  17. 반도체기판 상에 형성된 하지층;
    상기 하지층상에 형성된 리세스영역을 포함하는 절연층;
    상기 리세스영역이 형성된 상기 절연층 상에 형성되어 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층;
    상기 확산방지층 상에 형성되어 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층; 및
    상기 접착층상에 화학 기상 증착에 의해 형성된 구리 배선층을 포함하는 반도체소자.
  18. 제 17 항에 있어서, 상기 리세스영역의 측벽 및 바닥은 모두 절연층과 접하는 것을 특징으로 하는 반도체소자.
  19. 제 17 항에 있어서, 상기 리세스영역의 바닥의 적어도 일부는 도전층과 접하는 것을 특징으로 하는 반도체소자.
  20. 제 17 항에 있어서, 상기 확산방지층은 티타늄, 탄탈륨 또는 텅스텐 계열로 이루어진 군으로부터 선택된 어느 하나로 형성된 것임을 특징으로 하는 반도체소자.
  21. 제 17 항에 있어서, 상기 접착층은 Co, Ni, Cu, Ru, Rh, Pd, Ag, Re, Os, Ir, Pt, Au로 이루어진 군으로부터 선택된 어느 하나로 형성된 것임을 특징으로 하는 반도체소자.
  22. 제 17 항에 있어서, 상기 확산방지층과 상기 구리 배선층사이에는 탄화물이 형성되지 않은 것을 특징으로 하는 반도체소자.
  23. 중앙부에 위치하며, 반도체기판을 진공상태에서 이송시킬 수 있는 트랜스퍼챔버;
    상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판을 출입시킬 수 있는 로드락 챔버;
    상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판 상의 절연층에 형성된 리세스영역내에 상기 절연층으로의 구리의 확산을 방지해주는 확산방지층을 형성시킬 수 있는 제1 진공증착 챔버; 및
    상기 트랜스퍼 챔버의 일측에 설치되며, 상기 확산방지층이 형성된 반도체기판 상의 상기 리세스영역내에 구리 배선층을 형성시킬 수 있는 화학 기상증착 챔버를 포함하는 구리 배선 형성 시스템.
  24. 제 23 항에 있어서, 상기 제1 진공증착 챔버는 상기 반도체기판 상의 상기 확산방지층상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성시킬 수 있는 것을 특징으로 하는 구리 배선 형성 시스템.
  25. 제 23 항에 있어서, 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판 상의 상기 확산방지층상에 탄소와 반응하여 탄화물을 형성하지 않는 비탄화금속으로 이루어진 접착층을 형성시킬 수 있는 제2 진공증착 챔버를 더 포함하는 구리 배선 형성 시스템.
  26. 제 23 항에 있어서, 상기 트랜스퍼 챔버의 일측에 설치되며, 상기 반도체기판 상의 상기 절연층내의 리세스영역을 세정시킬 수 있는 세정 챔버를 더 포함하는 구리 배선 형성 시스템.
  27. 제 23 항 또는 제 25 항에 있어서, 상기 제1 진공증착 챔버 및 제2 진공증착 챔버는 화학 기상증착 챔버 또는 원자층 증착 챔버인 것을 특징으로 하는 구리 배선 형성 시스템.
KR1020010086955A 2001-12-28 2001-12-28 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템 KR100805843B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020010086955A KR100805843B1 (ko) 2001-12-28 2001-12-28 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템
JP2003557034A JP2005513813A (ja) 2001-12-28 2002-12-28 基板上に半導体集積回路用銅配線を形成する方法
PCT/KR2002/002468 WO2003056612A1 (en) 2001-12-28 2002-12-28 Method of forming copper interconnections for semiconductor integrated circuits on a substrate
AU2002359994A AU2002359994A1 (en) 2001-12-28 2002-12-28 Method of forming copper interconnections for semiconductor integrated circuits on a substrate
EP02793547A EP1466352A4 (en) 2001-12-28 2002-12-28 PROCESS FOR FORMING COPPER CONNECTIONS FOR INTEGRATED SEMICONDUCTOR CIRCUITS ON A SUBSTRATE
US10/500,494 US20050124154A1 (en) 2001-12-28 2002-12-28 Method of forming copper interconnections for semiconductor integrated circuits on a substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010086955A KR100805843B1 (ko) 2001-12-28 2001-12-28 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템

Publications (2)

Publication Number Publication Date
KR20030056677A true KR20030056677A (ko) 2003-07-04
KR100805843B1 KR100805843B1 (ko) 2008-02-21

Family

ID=19717790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010086955A KR100805843B1 (ko) 2001-12-28 2001-12-28 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템

Country Status (6)

Country Link
US (1) US20050124154A1 (ko)
EP (1) EP1466352A4 (ko)
JP (1) JP2005513813A (ko)
KR (1) KR100805843B1 (ko)
AU (1) AU2002359994A1 (ko)
WO (1) WO2003056612A1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687436B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 반도체소자의 구리배선막 형성방법
KR100889401B1 (ko) * 2004-10-27 2009-03-20 도쿄엘렉트론가부시키가이샤 성막 방법, 반도체 장치의 제조 방법, 반도체 장치,프로그램 및 기록매체
KR100924865B1 (ko) * 2007-12-27 2009-11-02 주식회사 동부하이텍 반도체 소자의 금속배선 형성방법
KR101379015B1 (ko) * 2006-02-15 2014-03-28 한국에이에스엠지니텍 주식회사 플라즈마 원자층 증착법을 이용한 루테늄 막 증착 방법 및고밀도 루테늄 층
KR20160144452A (ko) * 2014-04-11 2016-12-16 어플라이드 머티어리얼스, 인코포레이티드 Mol(middle of the line) 애플리케이션들을 위한 유기 금속 텅스텐을 형성하기 위한 방법들
KR20210031763A (ko) * 2018-08-11 2021-03-22 어플라이드 머티어리얼스, 인코포레이티드 그래핀 확산 장벽

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494927B2 (en) 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
KR100782529B1 (ko) * 2001-11-08 2007-12-06 에이에스엠지니텍코리아 주식회사 증착 장치
KR100476556B1 (ko) * 2002-04-11 2005-03-18 삼성전기주식회사 압전트랜스 장치, 압전트랜스 하우징 및 그 제조방법
US7264846B2 (en) 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7404985B2 (en) 2002-06-04 2008-07-29 Applied Materials, Inc. Noble metal layer formation for copper film deposition
US7910165B2 (en) 2002-06-04 2011-03-22 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7279423B2 (en) 2002-10-31 2007-10-09 Intel Corporation Forming a copper diffusion barrier
US7534967B2 (en) * 2003-02-25 2009-05-19 University Of North Texas Conductor structures including penetrable materials
KR100505680B1 (ko) * 2003-03-27 2005-08-03 삼성전자주식회사 루테늄층을 갖는 반도체 메모리 소자의 제조방법 및루테늄층제조장치
US7842581B2 (en) * 2003-03-27 2010-11-30 Samsung Electronics Co., Ltd. Methods of forming metal layers using oxygen gas as a reaction source and methods of fabricating capacitors using such metal layers
US20050274621A1 (en) * 2004-06-10 2005-12-15 Zhi-Wen Sun Method of barrier layer surface treatment to enable direct copper plating on barrier metal
US20050070109A1 (en) * 2003-09-30 2005-03-31 Feller A. Daniel Novel slurry for chemical mechanical polishing of metals
US20050085031A1 (en) * 2003-10-15 2005-04-21 Applied Materials, Inc. Heterogeneous activation layers formed by ionic and electroless reactions used for IC interconnect capping layers
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
US20050095830A1 (en) * 2003-10-17 2005-05-05 Applied Materials, Inc. Selective self-initiating electroless capping of copper with cobalt-containing alloys
US7205233B2 (en) * 2003-11-07 2007-04-17 Applied Materials, Inc. Method for forming CoWRe alloys by electroless deposition
US20050161338A1 (en) * 2004-01-26 2005-07-28 Applied Materials, Inc. Electroless cobalt alloy deposition process
US20050170650A1 (en) * 2004-01-26 2005-08-04 Hongbin Fang Electroless palladium nitrate activation prior to cobalt-alloy deposition
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7605469B2 (en) * 2004-06-30 2009-10-20 Intel Corporation Atomic layer deposited tantalum containing adhesion layer
KR100552820B1 (ko) * 2004-09-17 2006-02-21 동부아남반도체 주식회사 반도체 소자의 제조 방법
US20060071338A1 (en) * 2004-09-30 2006-04-06 International Business Machines Corporation Homogeneous Copper Interconnects for BEOL
US7189431B2 (en) * 2004-09-30 2007-03-13 Tokyo Electron Limited Method for forming a passivated metal layer
JP2006148089A (ja) * 2004-10-22 2006-06-08 Tokyo Electron Ltd 成膜方法
US7476618B2 (en) * 2004-10-26 2009-01-13 Asm Japan K.K. Selective formation of metal layers in an integrated circuit
US7429402B2 (en) * 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
US7265048B2 (en) 2005-03-01 2007-09-04 Applied Materials, Inc. Reduction of copper dewetting by transition metal deposition
US7666773B2 (en) 2005-03-15 2010-02-23 Asm International N.V. Selective deposition of noble metal thin films
US8025922B2 (en) 2005-03-15 2011-09-27 Asm International N.V. Enhanced deposition of noble metals
US7608549B2 (en) * 2005-03-15 2009-10-27 Asm America, Inc. Method of forming non-conformal layers
US7273814B2 (en) * 2005-03-16 2007-09-25 Tokyo Electron Limited Method for forming a ruthenium metal layer on a patterned substrate
US7651934B2 (en) 2005-03-18 2010-01-26 Applied Materials, Inc. Process for electroless copper deposition
TW200707640A (en) * 2005-03-18 2007-02-16 Applied Materials Inc Contact metallization scheme using a barrier layer over a silicide layer
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
US20060246217A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Electroless deposition process on a silicide contact
US20090029047A1 (en) * 2005-03-23 2009-01-29 Tokyo Electron Limited Film-forming apparatus and film-forming method
US20060251872A1 (en) * 2005-05-05 2006-11-09 Wang Jenn Y Conductive barrier layer, especially an alloy of ruthenium and tantalum and sputter deposition thereof
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
US20070054487A1 (en) * 2005-09-06 2007-03-08 Applied Materials, Inc. Atomic layer deposition processes for ruthenium materials
US20070077750A1 (en) * 2005-09-06 2007-04-05 Paul Ma Atomic layer deposition processes for ruthenium materials
US20070071888A1 (en) * 2005-09-21 2007-03-29 Arulkumar Shanmugasundram Method and apparatus for forming device features in an integrated electroless deposition system
KR20080047482A (ko) 2005-09-23 2008-05-28 엔엑스피 비 브이 반도체 디바이스용 구조체 제조 방법
US7785658B2 (en) 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
US7850779B2 (en) 2005-11-04 2010-12-14 Applied Materisals, Inc. Apparatus and process for plasma-enhanced atomic layer deposition
US7365011B2 (en) * 2005-11-07 2008-04-29 Intel Corporation Catalytic nucleation monolayer for metal seed layers
US7968437B2 (en) 2005-11-18 2011-06-28 Hitachi Kokusai Electric Inc. Semiconductor device manufacturing method and substrate processing apparatus
KR100717501B1 (ko) * 2005-12-29 2007-05-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
US7354849B2 (en) * 2006-02-28 2008-04-08 Intel Corporation Catalytically enhanced atomic layer deposition process
US20070218702A1 (en) * 2006-03-15 2007-09-20 Asm Japan K.K. Semiconductor-processing apparatus with rotating susceptor
US20070215036A1 (en) * 2006-03-15 2007-09-20 Hyung-Sang Park Method and apparatus of time and space co-divided atomic layer deposition
JP2007258390A (ja) * 2006-03-23 2007-10-04 Sony Corp 半導体装置、および半導体装置の製造方法
US7833358B2 (en) 2006-04-07 2010-11-16 Applied Materials, Inc. Method of recovering valuable material from exhaust gas stream of a reaction chamber
US20080124924A1 (en) * 2006-07-18 2008-05-29 Applied Materials, Inc. Scheme for copper filling in vias and trenches
JP4634977B2 (ja) * 2006-08-15 2011-02-16 Okiセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
KR101487564B1 (ko) 2006-08-30 2015-01-29 램 리써치 코포레이션 구리 상호접속부의 배리어 계면 제작 방법 및 장치
US8916232B2 (en) * 2006-08-30 2014-12-23 Lam Research Corporation Method for barrier interface preparation of copper interconnect
US7435484B2 (en) 2006-09-01 2008-10-14 Asm Japan K.K. Ruthenium thin film-formed structure
KR20080027009A (ko) * 2006-09-22 2008-03-26 에이에스엠지니텍코리아 주식회사 원자층 증착 장치 및 그를 이용한 다층막 증착 방법
WO2008084867A1 (ja) * 2007-01-10 2008-07-17 Nec Corporation 半導体装置及びその製造方法
US20080242078A1 (en) * 2007-03-30 2008-10-02 Asm Nutool, Inc. Process of filling deep vias for 3-d integration of substrates
US20080241384A1 (en) * 2007-04-02 2008-10-02 Asm Genitech Korea Ltd. Lateral flow deposition apparatus and method of depositing film by using the apparatus
JP5317436B2 (ja) * 2007-06-26 2013-10-16 富士フイルム株式会社 金属用研磨液及びそれを用いた研磨方法
JP5220357B2 (ja) * 2007-07-23 2013-06-26 株式会社アルバック 薄膜形成方法
US20100007022A1 (en) * 2007-08-03 2010-01-14 Nobuaki Tarumi Semiconductor device and manufacturing method thereof
US8026168B2 (en) * 2007-08-15 2011-09-27 Tokyo Electron Limited Semiconductor device containing an aluminum tantalum carbonitride barrier film and method of forming
US7737028B2 (en) * 2007-09-28 2010-06-15 Applied Materials, Inc. Selective ruthenium deposition on copper materials
KR101544198B1 (ko) 2007-10-17 2015-08-12 한국에이에스엠지니텍 주식회사 루테늄 막 형성 방법
KR101376336B1 (ko) 2007-11-27 2014-03-18 한국에이에스엠지니텍 주식회사 원자층 증착 장치
JP2009130288A (ja) * 2007-11-27 2009-06-11 Ulvac Japan Ltd 薄膜形成方法
US7655564B2 (en) 2007-12-12 2010-02-02 Asm Japan, K.K. Method for forming Ta-Ru liner layer for Cu wiring
KR20090067505A (ko) * 2007-12-21 2009-06-25 에이에스엠지니텍코리아 주식회사 루테늄막 증착 방법
US7799674B2 (en) 2008-02-19 2010-09-21 Asm Japan K.K. Ruthenium alloy film for copper interconnects
US8273178B2 (en) * 2008-02-28 2012-09-25 Asm Genitech Korea Ltd. Thin film deposition apparatus and method of maintaining the same
US8247030B2 (en) * 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US7993462B2 (en) 2008-03-19 2011-08-09 Asm Japan K.K. Substrate-supporting device having continuous concavity
US20090246952A1 (en) * 2008-03-28 2009-10-01 Tokyo Electron Limited Method of forming a cobalt metal nitride barrier film
US20090269507A1 (en) 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
US8679970B2 (en) * 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
US8013446B2 (en) * 2008-08-12 2011-09-06 International Business Machines Corporation Nitrogen-containing metal cap for interconnect structures
US7985680B2 (en) * 2008-08-25 2011-07-26 Tokyo Electron Limited Method of forming aluminum-doped metal carbonitride gate electrodes
US8084104B2 (en) 2008-08-29 2011-12-27 Asm Japan K.K. Atomic composition controlled ruthenium alloy film formed by plasma-enhanced atomic layer deposition
US8133555B2 (en) * 2008-10-14 2012-03-13 Asm Japan K.K. Method for forming metal film by ALD using beta-diketone metal complex
US9379011B2 (en) 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US8329569B2 (en) * 2009-07-31 2012-12-11 Asm America, Inc. Deposition of ruthenium or ruthenium dioxide
WO2011080827A1 (ja) 2009-12-28 2011-07-07 富士通株式会社 配線構造及びその形成方法
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
WO2013095396A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Conformal low temperature hermetic dielectric diffusion barriers
US9103731B2 (en) 2012-08-20 2015-08-11 Unison Industries, Llc High temperature resistive temperature detector for exhaust gas temperature measurement
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
US9595466B2 (en) 2015-03-20 2017-03-14 Applied Materials, Inc. Methods for etching via atomic layer deposition (ALD) cycles
US9859124B2 (en) * 2015-04-17 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd Method of manufacturing semiconductor device with recess
US9607842B1 (en) 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
US20190348369A1 (en) * 2018-05-10 2019-11-14 Mehul B. Naik Method and apparatus for protecting metal interconnect from halogen based precursors
CN112928164B (zh) * 2019-12-05 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779136B2 (ja) * 1986-06-06 1995-08-23 株式会社日立製作所 半導体装置
US5391517A (en) * 1993-09-13 1995-02-21 Motorola Inc. Process for forming copper interconnect structure
KR0172772B1 (ko) * 1995-05-17 1999-03-30 김주용 반도체 장치의 확산장벽용 산화루테늄막 형성 방법
KR100186502B1 (ko) * 1996-06-29 1999-04-15 문정환 반도체 제조 공정의 잔열 방지형 알.티.피.시스템
JPH10340994A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 半導体装置の製造方法
KR100559030B1 (ko) * 1998-12-30 2006-06-16 주식회사 하이닉스반도체 반도체 소자의 구리 금속 배선 형성 방법
KR100332118B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 금속 배선 형성 방법
KR100323875B1 (ko) * 1999-06-29 2002-02-16 박종섭 반도체 소자의 금속 배선 형성 방법
KR100301248B1 (ko) * 1999-06-29 2001-11-01 박종섭 반도체 소자의 금속 배선 형성 방법
KR100396878B1 (ko) * 1999-09-15 2003-09-02 삼성전자주식회사 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자
JP5173098B2 (ja) * 1999-10-15 2013-03-27 エーエスエム インターナショナル エヌ.ヴェー. ダマシン・メタライゼーションのためのコンフォーマルライニング層
EP1247292B1 (en) * 1999-12-15 2009-02-04 Genitech Co., Ltd. Method of forming copper interconnections and thin films using chemical vapor deposition with catalyst
TW490718B (en) * 2000-01-25 2002-06-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR20010096408A (ko) * 2000-04-11 2001-11-07 이경수 금속 배선 형성방법
JP5173101B2 (ja) * 2000-05-15 2013-03-27 エイエスエム インターナショナル エヌ.ヴェー. 集積回路の製造方法
KR100604805B1 (ko) * 2000-06-05 2006-07-26 삼성전자주식회사 반도체 소자의 금속배선 형성방법
KR100383759B1 (ko) * 2000-06-15 2003-05-14 주식회사 하이닉스반도체 반도체 소자의 구리 금속 배선 형성 방법
US6461909B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Process for fabricating RuSixOy-containing adhesion layers
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889401B1 (ko) * 2004-10-27 2009-03-20 도쿄엘렉트론가부시키가이샤 성막 방법, 반도체 장치의 제조 방법, 반도체 장치,프로그램 및 기록매체
KR100687436B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 반도체소자의 구리배선막 형성방법
KR101379015B1 (ko) * 2006-02-15 2014-03-28 한국에이에스엠지니텍 주식회사 플라즈마 원자층 증착법을 이용한 루테늄 막 증착 방법 및고밀도 루테늄 층
KR100924865B1 (ko) * 2007-12-27 2009-11-02 주식회사 동부하이텍 반도체 소자의 금속배선 형성방법
KR20160144452A (ko) * 2014-04-11 2016-12-16 어플라이드 머티어리얼스, 인코포레이티드 Mol(middle of the line) 애플리케이션들을 위한 유기 금속 텅스텐을 형성하기 위한 방법들
KR20210031763A (ko) * 2018-08-11 2021-03-22 어플라이드 머티어리얼스, 인코포레이티드 그래핀 확산 장벽

Also Published As

Publication number Publication date
US20050124154A1 (en) 2005-06-09
AU2002359994A1 (en) 2003-07-15
EP1466352A4 (en) 2005-04-06
WO2003056612A1 (en) 2003-07-10
EP1466352A1 (en) 2004-10-13
KR100805843B1 (ko) 2008-02-21
JP2005513813A (ja) 2005-05-12

Similar Documents

Publication Publication Date Title
KR100805843B1 (ko) 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템
JP5057355B2 (ja) 集積回路内での金属層の選択的形成
US6998014B2 (en) Apparatus and method for plasma assisted deposition
US7365005B1 (en) Method for filling of a recessed structure of a semiconductor device
KR100737305B1 (ko) 집적회로 금속화 구성에서 바닥에 장벽층을 증착하지 않는 증착 방법
JP5173098B2 (ja) ダマシン・メタライゼーションのためのコンフォーマルライニング層
US20070054487A1 (en) Atomic layer deposition processes for ruthenium materials
US20040211357A1 (en) Method of manufacturing a gap-filled structure of a semiconductor device
US9076661B2 (en) Methods for manganese nitride integration
US20080081464A1 (en) Method of integrated substrated processing using a hot filament hydrogen radical souce
US20080078325A1 (en) Processing system containing a hot filament hydrogen radical source for integrated substrate processing
US20070077750A1 (en) Atomic layer deposition processes for ruthenium materials
TWI576459B (zh) 沉積錳與氮化錳的方法
US20060153973A1 (en) Ruthenium layer formation for copper film deposition
US20060240187A1 (en) Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
US20040241321A1 (en) Ruthenium layer formation for copper film deposition
US7846841B2 (en) Method for forming cobalt nitride cap layers
KR20110108382A (ko) 비저항이 감소되고 표면 형태가 개선된 텅스텐 필름을 증착하는 방법
US20110306203A1 (en) Interconnect structure and method of manufacturing a damascene structure
KR101511925B1 (ko) 구리 금속배선에 대해 변하는 조성을 갖는 배리어층의 제조 방법
TW200419642A (en) Integration of ALD/CVD barriers with porous low k materials
KR20010078086A (ko) 금속질화물층의 플라즈마 강화 화학 기상 증착
WO2016032468A1 (en) Improved through silicon via
US7067420B2 (en) Methods for forming a metal layer on a semiconductor
KR100985363B1 (ko) 반도체 장치의 제조방법 및 기판처리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130117

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140120

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180118

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190116

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200115

Year of fee payment: 13