KR20030052955A - 복수 비트의 데이터를 병렬로 기입하는 박막 자성체 기억장치 - Google Patents

복수 비트의 데이터를 병렬로 기입하는 박막 자성체 기억장치 Download PDF

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Abstract

각 메모리 셀 열마다, 비트선 BL 및 전류 귀환 배선 RL이 배치된다. 복수 비트의 기입 데이터를 각각 기입하기 위해 선택되는 복수의 선택 비트선은, 1개의 전류 경로에 직렬로 접속되어, 비트선 기입 전류의 공급을 받는다. 인접하는 선택 비트선을 통하여 서로 다른 레벨의 데이터가 기입되는 경우에는, 선택 비트선의 일단측끼리 혹은 타단측끼리 접속하여, 인접하는 선택 비트선으로 비트선 기입 전류를 전달한다. 한편, 인접하는 선택 비트선을 통하여 동일한 레벨의 데이터가 기입되는 경우에는, 대응하는 전류 귀환 배선 RL을 이용하여 비트선 기입 전류를 반환한 후에, 다음의 선택 비트선으로 비트선 기입 전류를 전달한다.

Description

복수 비트의 데이터를 병렬로 기입하는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE FOR WRITING DATA OF A PLURALITY OF BITS IN PARALLEL}
본 발명은, 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는, 자기터널 접합(MTJ: Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비 전력으로 불휘발적인 데이터 기억이 가능한 기억 장치로서, MRAM (Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여, 불휘발적인 데이터 기억을 행하고 박막 자성체의 각각을 메모리 셀로 하여, 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 "Non-volatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.
도 16은 자기 터널 접합부를 갖는 메모리 셀(이하, 간단히「MTJ 메모리 셀」이라고 함)의 구성을 도시한 개략도이다.
도 16을 참조하면, MTJ 메모리 셀은 자기적으로 기입된 기억 데이터의 데이터 레벨에 따라서 전기 저항이 변화하는 터널 자기 저항 소자 TMR와, 액세스 트랜지스터 ATR를 포함한다. 액세스 트랜지스터 ATR는, 비트선 BL 및 소스선 SRL의 사이에, 터널 자기 저항 소자 TMR와 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터 ATR로서, 반도체 기판 상에 형성된 전계 효과형 트랜지스터가 적용된다.
MTJ 메모리 셀에 대해서는, 데이터 기입 시에 다른 방향의 데이터 기입 전류를 각각 흘리기 위한 비트선 BL 및 라이트 디지트선 WDL과, 데이터 판독을 지시하기 위한 워드선 WL과, 데이터 판독 시에 터널 자기 저항 소자 TMR를 접지 전압 GND으로 풀다운하기 위한 소스선 SRL이 설치된다. 데이터 판독 시에서는, 액세스 트랜지스터 ATR의 턴온에 응답하여, 터널 자기 저항 소자 TMR는 소스선 SRL(접지 전압 GND) 및 비트선 BL 사이에 전기적으로 결합된다.
도 17은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 17을 참조하면, 터널 자기 저항 소자 TMR는 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 간단히「고정 자화층」이라고 함) FL과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히「자유 자화층」이라고함) VL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL 사이에는, 절연체막으로 형성되는 터널 배리어(터널막) TB가 설치된다. 자유 자화층 VL은, 기입되는 기억 데이터의 레벨에 따라서, 고정 자화층 FL과 동일 방향 또는 고정 자화층 FL과 반대 방향으로 자화된다. 이들 고정 자화층 FL, 터널 배리어 TB 및 자유 자화층 VL에 의해, 자기 터널 접합이 형성된다.
터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL 및 자유 자화층 VL의 각각의 자화 방향의 상대 관계에 따라서 변화한다. 구체적으로는, 터널 자기 저항 소자 TMR의 전기 저항값은, 고정 자화층 FL의 자화 방향과 자유 자화층 VL의 자화 방향이 평행한 경우에 최소값 Rmin으로 되고, 양자의 자화 방향이 반대(반평행) 방향인 경우에 최대값 Rmax으로 된다.
데이터 기입 시에서는, 워드선 WL이 비활성화되어, 액세스 트랜지스터 ATR는 턴 오프 상태로 된다. 이 상태에서, 자유 자화층 VL을 자화하기 위한 데이터 기입 전류는, 비트선 BL 및 라이트 디지트선 WDL의 각각에서, 기입 데이터의 레벨에 따른 방향으로 흐른다.
도 18은, 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도이다.
도 18을 참조하면, 횡축 H(EA)은, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에서 자화 용이축(EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)은, 자유 자화층 VL에서 자화 곤란축(HA: Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는, 비트선 BL 및 라이트 디지트선 WDL을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리 셀에서는, 고정 자화층 FL의 고정된 자화 방향은, 자유 자화층 VL의 자화 용이축을 따라서 있으며, 자유 자화층 VL은, 기억 데이터의 레벨("1" 및 "0")에 따라, 자화 용이축 방향을 따라서, 고정 자화층 FL과 평행 혹은 반평행(반대) 방향으로 자화된다. MTJ 메모리 셀은, 자유 자화층 VL의 2가지의 자화 방향과 대응시켜, 1비트의 데이터("1" 및 "10")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면 중에 도시한 아스테로이드 특성선의 외측의 영역에 도달하는 경우에서만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측의 영역에 상당하는 강도인 경우에는, 자유 자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드 특성선으로 도시한 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데 필요한 자화 임계값을 내릴 수 있다.
도 18에 도시한 예와 같이 데이터 기입 시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리 셀에서, 자화 용이축 방향의 데이터 기입 자계는, 그 강도가 HWR로 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR가 얻어지도록, 비트선 BL 또는 라이트 디지트선 WDL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR는, 자화 방향의 전환에 필요한 스위칭 자계 HSW와 마진분 ΔH과의 합으로 표시된다. 즉, HWR=HSW+ΔH로 표시된다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는, 라이트 디지트선 WDL과 비트선 BL과의 양방에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 따라, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL은, 자화 용이축(EA)을 따른 데이터 기입 자계의 방향에 따라, 고정 자화층 FL과 평행 혹은, 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는, 새로운 데이터 기입이 실행되기까지의 동안 불휘발적으로 보존된다.
도 19는 MTJ 메모리 셀로부터의 데이터 판독을 설명하는 개념도이다.
도 19를 참조하면, 데이터 판독 시에서는, 액세스 트랜지스터 ATR는, 워드선 WL의 활성화에 응답하여 턴온한다. 이에 따라, 터널 자기 저항 소자 TMR는, 접지 전압 GND으로 풀다운된 상태에서 비트선 BL과 전기적으로 결합된다.
이 상태에서, 비트선 BL을 소정 전압으로 풀업하면, 비트선 BL 및 터널 자기 저항 소자 TMR를 포함하는 전류 경로를, 터널 자기 저항 소자 TMR의 전기 저항에 따른, 즉 MTJ 메모리 셀의 기억 데이터의 레벨에 따른 메모리 셀 전류 Icell이 통과한다. 예를 들면, 이 메모리 셀 전류 Icell을 소정의 기준 전류와 비교함으로써, MTJ 메모리 셀로부터 기억 데이터를 판독할 수 있다.
이와 같이 터널 자기 저항 소자 TMR는, 인가되는 데이터 기입 자계에 의해재기입 가능한 자화 방향에 따라서 그 전기 저항이 변화하므로, 터널 자기 저항 소자 TMR의 전기 저항값 Rmax및 Rmin과, 기억 데이터의 레벨("1" 및 "0")과 각각 대응함으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
도 20은 반도체 기판 상에 제작된 MTJ 메모리 셀의 구조도이다.
도 20을 참조하면, 반도체 주 기판 SUB 상에 형성된 액세스 트랜지스터 ATR는, n형 영역인 소스/드레인 영역(510 및 520)과, 게이트(530)를 갖는다. 소스/드레인 영역(510)은, 컨택트홀(541)에 형성되는 금속막을 통해 소스선 SRL과 전기적으로 결합된다.
라이트 디지트선 WDL은, 소스선 SRL의 상층에 설치된 금속 배선층에 형성된다. 터널 자기 저항 소자 TMR는 라이트 디지트선 WDL의 상층측에 배치된다. 터널 자기 저항 소자 TMR는, 스트랩 SL 및 컨택트홀(540)에 형성된 금속막을 통해 액세스 트랜지스터 ATR의 소스/드레인 영역(520)과 전기적으로 결합된다. 스트랩 SL은, 터널 자기 저항 소자 TMR를 액세스 트랜지스터 ATR와 전기적으로 결합시키기 위해 설치되고, 도전성의 물질로 형성된다.
비트선 BL은, 터널 자기 저항 소자 TMR와 전기적으로 결합되어, 터널 자기 저항 소자 TMR의 상층 측에 설치된다. 이미 설명한 바와 같이, 데이터 기입 시에서는, 비트선 BL 및 라이트 디지트선 WDL의 양방에 데이터 기입 전류를 흘릴 필요가 있다. 한편, 데이터 판독 시에서는, 워드선 WL을 예를 들면 고전압 상태로 활성화함으로써, 액세스 트랜지스터 ATR가 턴온한다. 이에 따라, 액세스 트랜지스터ATR를 통해 접지 전압 GND으로 풀다운된 터널 자기 저항 소자가, 비트선 BL과 전기적으로 결합된다.
이와 같이, MRAM 디바이스에서는, 데이터 기입 시에 데이터 기입 대상이 되는 선택 메모리 셀에 대응하는 라이트 디지트선 WDL 및 비트선 BL의 양방에 데이터 기입 전류를 공급할 필요가 있다. 이들 데이터 기입 전류는, 선택 메모리 셀의 터널 자기 저항 소자 TMR에서 소정 강도 이상의 데이터 기입 자계를 발생시킬 필요가 있기 때문에, 일반적으로는 수 ㎃ 정도의 레벨이 필요하게 된다.
한편, 반도체 기억 장치의 적용 분야에서는, 데이터 처리의 대용량화 및 고속화가 요구되고 있으며, 1회의 데이터 판독 동작 및 데이터 기입 동작에서, 복수 비트의 데이터를 병렬로 입출력하는 것이 가능한, 소위 다비트 구성이 요구되고 있다.
따라서, 이러한 다비트 구성의 반도체 기억 장치로서 상술한 MRAM 디바이스를 이용하면, 데이터 기입 시의 소비 전류가 현저히 증대한다는 문제점이 생긴다.
또한, 선택 메모리 셀에 대해서는, 터널 자기 저항 소자 TMR의 자화 용이축(EA)에 따라서, 기입 데이터의 레벨에 따른 방향의 자계를 생기게 할 필요가 있다. 즉, 비트선 BL 및 라이트 디지트선 WDL의 한쪽에 대응시켜, 데이터 기입 전류의 방향을 기입 데이터 레벨에 따라서 제어하기 위한 라이트 드라이버를 배치할 필요가 있다. 이러한 라이트 드라이버는, 메모리 셀의 각 열 또는 각 행에 대응하여 배치할 필요가 있기 때문에, 그 구성이 복잡화하면 MRAM 디바이스의 소면적화를도모하는 것이 곤란하게 된다.
본 발명의 목적은 소비 전류가 낮은 다비트 구성의 MRAM 디바이스의 구성을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스의 전체 구성을 도시한 개략 블록도.
도 2는 도 1에 도시한 메모리 어레이의 구성을 도시한 블록도.
도 3의 (a) 및 도 3의 (b)는 제1 실시예에 따른 비트선 기입 전류의 공급을 설명하는 개념도.
도 4는 제1 실시예에 따른 라이트 드라이버의 구성을 도시한 회로도.
도 5는 라이트 드라이버를 제어하는 비트선 전류 제어 회로의 구성을 도시한 회로도.
도 6은 각 선택 비트선에 동일한 방향의 비트선 기입 전류를 흘리는 경우에서의 라이트 드라이버의 제어를 도시한 도면.
도 7은 제2 실시예에 따른 메모리 어레이의 구성을 도시한 블록도.
도 8은 도 7에 도시한 라이트 드라이버 밴드 및 접속 제어부의 구성을 상세히 도시한 회로도.
도 9는 제2 실시예에 따른 비트선 기입 전류의 공급을 설명하는 제1 회로도.
도 10은 제2 실시예에 따른 비트선 기입 전류의 공급을 설명하는 제2 회로도.
도 11은 제2 실시예에 따른 기입 전류 제어 회로의 구성을 도시한 회로도.
도 12는 CMOS 인버터로 구성된 라이트 드라이버의 구성을 도시한 회로도.
도 13은 제3 실시예에 따른 메모리 어레이의 구성을 도시한 블록도.
도 14는 제3 실시예에 따른 기입 전류 제어 회로의 구성을 설명하기 위한 회로도.
도 15는 제3 실시예에 따른 구성에서의 비트선 기입 전류의 공급 예를 설명하는 회로도.
도 16은 MTJ 메모리 셀의 구성을 도시한 개략도.
도 17은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 18은 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도.
도 19는 MTJ 메모리 셀로부터의 데이터 판독을 설명하는 개념도.
도 20은 반도체 기판 상에 제작된 MTJ 메모리 셀의 구조도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : MRAM 디바이스
10 : 메모리 어레이
11, 101 : 라이트 드라이버 밴드
11a, 11b : 라이트 드라이버
20 : 행 디코더
21 : 디지트선 드라이버
31, 32 : 비트선 전류 제어 회로
110, 120 : 접속 제어부
130, 135, 160 : 기입 전류 제어 회로
150 : 전류 방향 조정 회로
본 발명은 요약하면, K비트(K: 2 이상의 정수)의 기입 데이터를 병렬로 기입하는 박막 자성체 기억 장치는, 복수의 메모리 셀과, 복수의 라이트 디지트선과, 복수의 비트선과, 적어도 K개의 전류 귀환 배선과, 라이트 드라이버를 구비한다. 복수의 메모리 셀은 행렬 형상으로 배치되고, 각각이 전기적으로 기입된 기억 데이터에 따른 전기 저항을 갖는다. 복수의 라이트 디지트선은 메모리셀 행에 각각 대응하여 설치되고, 데이터 기입 시에 복수의 라이트 디지트선 선택 행에서 일정 방향의 소정 기입 전류를 흘린다. 복수의 비트선은 메모리 셀 열에 각각 대응하여 설치되고, 기입 데이터의 레벨에 따른 방향의 데이터 기입 전류를 흘린다. 각 전류 귀환 배선은 K비트의 기입 데이터의 기입 대상으로 선택된 K개의 선택 열에 각가 대응하는 K개의 선택 비트선의 1개를 흘리는 데이터 기입 전류를 필요에 따라 반환한다. 라이트 드라이버는 K개의 선택 비트선의 각각에 대하여, K비트의 각각에 따른 방향으로 데이터 기입 전류를 흘린다. 라이트 드라이버는 데이터 기입 시에서, K개의 선택 비트선 및 전류 귀환 배선 중 L개(L: 0 이상 K 이하의 정수)를, 제1 및 제2 전압 사이에 직렬로 접속한다.
또한 바람직하게는, K개의 선택 비트선 중의 제 i번째(i: 1 이상, (K-1) 이하의 정수)의 선택 비트선에서, 제i번째 및 제(i+1)번째의 선택 비트선에 각각 대응하는 기입 데이터의 비트가 동일한 레벨일 때, 제i번째의 선택 비트선을 흐르는 데이터 기입 전류는, 제i번째의 선택 비트선에 대응하는 전류 귀환 배선에 의해 반환한 후에, 제(i+1)번째 선택 비트선으로 전달된다.
이와 같은 박막 자성체 기억 장치에서는, 인접하는 선택 비트선을 통하여 동일 방향의 비트선 기입 전류를 흘리는 경우에는, 비트선 기입 전류를 대응하는 전류 귀환 배선에 의해 반환한 다음, 다음의 선택 비트선으로 전달한다. 따라서, 복수의 선택 비트선을 직렬로 접속하여, 즉, 1개의 전류 경로를 공유한 상태에서, 복수비트의 기입 데이터의 각각의 비트에 따른 방향의 비트선 기입 전류를, 선택 비트선의 각각으로 흘릴 수 있다. 이 결과, 소비 전류를 증대시키지 않고, 복수 비트의 데이터를 병렬로 기입할 수 있다.
또한 바람직하게는, 전류 귀환 배선은, 복수의 비트선과 서로 다른 배선층에설치된다. 각 메모리 셀은, 기억 데이터에 따른 전기 저항을 갖는 자기 저항 소자와, 대응하는 비트선과 전류 귀환 배선의 1개와의 사이에 자기 저항 소자와 직렬로전기적으로 결합되어, 데이터 판독 시에 선택적으로 턴온되는 액세스 소자를 포함한다. 데이터 판독 시에서, 각 전류 귀환 배선은 접지 전압과 결합된다.
이에 따라, 데이터 판독 시에 접지 전압을 공급하기 위한 신호선을 공유하여, 새로운 배선을 설치하지 않고 전류 귀환 배선을 배치할 수 있다.
본 발명의 다른 양태에 따르면, 박막 자성체 기억 장치는, 각각이 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이와, 복수의 메모리 셀 행에 각각 대응하여 설치되고, 데이터 기입 시에, 선택 행에서 일정 방향의 소정 기입 전류를 흘리기 위한 복수의 라이트 디지트선과, 복수의 메모리 셀 열에 각각 대응하여 설치되며, 데이터 기입 시에 선택 열에서 기입 데이터의 레벨에 따른 방향의 데이터 기입 전류를 흘리기 위한 복수의 비트선과, 복수의 비트선의 일단측 및 타단측의 각각에 대응하여 메모리 셀 행을 따른 방향에 배치되고, 복수의 비트선에 의해 공유되는 제1 및 제2 기입 전류 제어 배선과, 데이터 기입 시에, 제1 및 제2 기입 전류 제어 배선의 한쪽을 제1 전압과 접속하기 위한 제1 접속 제어부와, 데이터 기입 시에, 제1 및 제2 기입 전류 제어 배선의 다른 쪽을 제2 전압과 접속하기 위한 제2 접속 제어부와, 복수의 메모리 셀 열에 각각 대응하여 설치되고, 선택 열에서 활성화되는 복수의 열 선택선과, 각 메모리 셀 열에 대응하여 설치되며, 복수의 열 선택선 중 대응하는 1개의 활성화에 응답하여, 제1 및 제2 기입 전류 제어 배선 사이에 대응하는 비트선을 접속하는 라이트 드라이버를 구비한다.
바람직하게는, 라이트 드라이버는, 대응하는 비트선의 일단측 및 제1 기입 전류 제어 배선의 사이에 설치되고, 대응하는 열 선택선의 활성화에 응답하여 온 상태로 되는 제1 비트선 구동 스위치와, 대응하는 비트선의 타단측 및 제2 기입 전류 제어 배선의 사이에 설치되며, 대응하는 열 선택선의 활성화에 응답하여 온 상태로 되는 제2 비트선 구동 스위치를 포함한다.
또한 바람직하게는, 박막 자성체 기억 장치는, K비트(K: 2 이상의 정수)의 기입 데이터를 병렬로 기입하고, 메모리 어레이는, 메모리 셀 열의 방향을 따라서, 기입 데이터의 각각의 비트에 대응하는 제1번째로부터 제 K 번째(K: 2 이상의 정수)의 K개의 서브 블록으로 분할된다. 제1 및 제2 기입 전류 제어 배선은, K개의 서브 블록으로 각각 대응하여 분할된다. 제1 접속 제어부는, 제1번째의 서브 블록에 대응하는 제1 및 제2 기입 전류 제어 배선의 한쪽과 제1 전압 사이를 접속한다. 제2 접속 제어부는, 제K번째의 서브 블록에 대응하는 제1 및 제2 기입 전류 제어 배선의 한쪽과 제2 전압 사이를 접속한다. 박막 자성체 기억 장치는, 인접하는 2개의 서브 블록 사이마다 배치되고, 2개의 서브 블록에 각각 대응하는 2개씩의 제1 및 제2 기입 전류 제어 배선 사이의 접속을 제어하기 위한 전류 방향 조정 회로를 더 구비한다. 제i번째(i: 1 이상, (K-1) 이하의 정수) 및 제(i+1)번째의 서브 블록 사이에 배치된 전류 방향 조정 회로는, 기입 데이터의 제i번째 및 제(i+1)번째의 비트의 비교 결과에 따라서, 제i번째의 서브 블록을 흐르는 데이터 기입 전류의 제(i+1)번째의 서브 블록으로의 전달 방향을 제어한다.
이와 같은 박막 자성체 기억 장치는, K개의 서브 블록에서 각각 선택된 K개의 비트선이 직렬로 접속된 전류 경로를 이용하여, 소비 전류를 증대시키지 않고 복수 비트의 데이터를 병렬로 기입할 수 있다. 이것에 의해, MRAM 디바이스의 소면적화 및 저소비 전력화를 도모할 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 자성체 기억 장치는, 메모리 어레이와, 복수의 라이트 디지트선과, 복수의 비트선과, 복수의 열 선택선과, 복수의 라이트 드라이버를 구비한다. 메모리 어레이는 행열 형상으로 배치된, 각각이 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는 복수의 메모리셀을 포함한다. 메모리 어레이는 메모리 셀 행의 방향을 따라 복수의 메모리 블록으로분할된다. 복수의 라이트 디지트선은, 복수의 메모리 셀 행에 각각 대응하여 설치되고, 데이터 기입 시에 선택 행에서 일정 방향의 소정 기입 전류을 흘리게 된다. 복수의 비트 선은, 복수의 메모리 셀 열에 각각 대응하여 설치되고, 각 메모리 셀 열에서 복수의 메모리 블록에 각각 대응하여 분할 배치된다. 복수의 열 선택선은 복수의 메모리 열에 각각 배응하여 설치되고, 각각이 복수의 메모리 블록에 의해 공유되어, 열 선택 결과를 전달한다. 복수의 라이트 드라이버는 복수의 비트선에 각각 대응하여 설치되고, 복수의 비트선 중 대응하는 1개에 기입 데이터의 레벨에 따른 방향의 데이터 기입 전류를 흘리기 위해, 복수의 열 선택 선 중 대응하는 1개의 활성화에 응답하여 동작한다.
이와 같은 박막 자성체 기억 장치에서는, 메모리 어레이를 열 방향을 따라 복수의 메모리 블록으로 분할한 구성에서, 신호 배선수를 증가시키지 않고 열 선택 결과를 각 메모리 블록으로 전달할 수 있다. 따라서, 메모리 어레이를 효과적으로 대용량화할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 또, 도면 중에서의 동일 부호는, 동일 또는 상당 부분을 나타낸다.
[제1 실시예]
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는, 외부로부터 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는, 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형상으로 배치된 MTJ 메모리 셀 MC을 포함하는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)에서는, MTJ 메모리 셀의 행에 각각 대응하여, 워드선 WL 및 라이트 디지트선 WDL이 배치되고, MTJ 메모리 셀의 열에 각각 대응하여, 비트선 BL 및 소스선 SRL이 배치된다. 도 1에서는, 대표적으로 도시되는 1개의 MTJ 메모리 셀 MC과, 이것에 대응하는 워드선 WL, 라이트 디지트선 WDL, 비트선 BL 및 소스선 SRL의 배치가 도시된다.
MRAM 디바이스(1)는, 어드레스 신호에 의해 나타내는 로우 어드레스 RA를 디코드하여, 메모리 어레이(10)에서의 행 선택을 실행하기 위한 행 디코더(20)와, 어드레스 신호 ADD에 의해 나타내는 컬럼 어드레스 CA를 디코드하여, 메모리 어레이(10)에서의 열 선택을 실행하기 위한 열 디코더(25)와, 판독/기입 제어 회로(30)를 더 구비한다.
판독/기입 제어 회로(30)는, 데이터 기입 시에서, 기입 데이터 DIN에 따른 데이터 기입 전류를 비트선 BL으로 흘리기 위한 회로, 데이터 판독 시에서 비트선 BL으로 데이터 판독 전류를 흘리기 위한 회로, 및 데이터 판독 시에 판독 데이터 DOUT를 생성하기 위한 회로 등을 총칭한 것이다.
라이트 디지트선 WDL은, 메모리 어레이(10)를 사이에 두고 행 디코더(20)와 반대측의 영역에서, 접지 전압 GND과 결합된다.
도 2를 참조하면, 제1 실시예에 따른 구성에서는, 메모리 어레이(10)는 행 방향을 따라서, 복수의 메모리 블록 MB으로 분할된다.
행 디코더(20)는, 메모리 블록 MB의 각각에 대응하여 설치되는 복수의 디지트선 드라이버(21)를 구비한다. 각 디지트선 드라이버(21)는, 디코드 회로(도시 생략)에 의한 로우 어드레스 RA의 디코드 결과에 따라, 대응하는 메모리 블록에서의 라이트 디지트선 WDL의 활성화를 제어한다. 구체적으로는, 각 디지트선 드라이버(21)는 선택 행의 라이트 디지트선 WDL을 전원 전압 Vcc과 결합한다.
이에 따라, 활성화된 라이트 디지트선 WDL은, 그 양단이 전원 전압 Vcc 및 접지 전압 GND과 각각 접속된다. 따라서, 활성화된 라이트 디지트선 WDL에 대하여, 행 방향의 데이터 기입 전류 Ip를 흘릴 수 있다. 행 방향의 데이터 기입 전류 Ip는 기입 데이터의 레벨에 관계 없이 일정 방향을 갖는다.
한편, 각 디지트선 드라이버(21)는, 비선택된 라이트 디지트선 WDL에 대해서는, 접지 전압 GND으로 고정한다. 이에 따라, 비선택된 라이트 디지트선 WDL에 행 방향의 데이터 기입 전류 Ip가 흐르는 일은 없다.
메모리 셀 열에 각각 대응하여 설치되는 비트선 BL은, 메모리 블록 MB마다 분할되어, 독립적으로 배치된다. 각 메모리 블록 MB에서, 비트선 BL을 흐르는 데이터 기입 전류의 공급은, 라이트 드라이버 밴드(11)에 배치된 라이트 드라이버에 의해 제어된다. 라이트 드라이버 밴드(11)는, 인접하는 메모리 블록 사이의 영역, 및 양단에 위치하는 메모리 블록의 외측의 영역에 각각 설치된다.
제1 실시예에 따른 구성에서는, 이들 메모리 블록 중의 하나의 메모리 블록 MB을 선택하여, 선택된 메모리 블록(이하,「선택 메모리 블록」이라고도 함)에서,1개의 라이트 디지트선 WDL을 활성화함과 함께, K개(K: 2 이상의 정수)의 비트선 BL을 병렬로 선택한다. 또한, K개의 선택된 비트선(이하,「선택 비트선」이라고도 함)을 직렬로 접속함으로써, 비트선을 흐르는 데이터 기입 전류(이하,「비트선 기입 전류」라고도 함)의 증대를 초래하지 않고, K비트의 데이터를 병렬로 기입하는 것이 가능한 어레이 구성에 대하여 설명한다.
도 3의 (a) 및 도 3의 (b)에서는, K=3인 경우, 즉, 3개의 비트선을 동시에 선택하여, 3비트의 데이터를 병렬로 기입하는 경우에서의 비트선 기입 전류의 공급 방식을 나타낸다.
제1 실시예에 따른 구성에서는, (각 메모리 셀 열에 대응한, 금속 배선층 M1에 설치되는 비트선 BL과,) 서로 다른 금속 배선층 M2을 이용하여 설치되는 대응 전류 귀환 배선 RL이 배치된다. 비트선 BL과 전류 귀환 배선 RL을 다른 금속 배선층에 배치함으로써, 특정한 금속 배선층에서 배선 피치가 과밀화하는 것을 회피할 수 있다. 전류 귀환 배선 RL은, K개의 선택 비트선과 각각 대응시켜, 적어도 K개 배선할 필요가 있다. 전류 귀환 배선 RL은, 각 메모리 셀 열마다 배선하는 구성으로 하여도 된다.
도 3의 (a) 및 도 3의 (b)는, 선택된 3개(K=3)의 메모리 셀 열에 각각 대응하는 선택 비트선 BL1∼BL3 및, 대응하는 전류 귀환 배선 RL1∼RL3을 나타내고 있다. 이미 설명한 바와 같이, 선택 비트선 BL1∼BL3을 각각 흐르는 비트선 기입 전류는, 기입 데이터(3비트)의 각각의 비트에 따른 방향을 갖을 필요가 있다.
도 3의 (a)에는, 인접하는 선택 비트선을 통해 서로 다른 레벨의 데이터가기입되는 경우에서의 비트선 기입 전류의 공급 방식을 나타낸다. 예를 들면, 도 3의 (a)에 도시한 예에서는, 선택 비트선 BL1 및 BL3에 대하여 "0" 데이터가 기입되고, 선택 비트선 BL2에 대하여 "1" 데이터가 기입된다. 즉, 선택 비트선 BL1 및 BL3에는, "0" 데이터를 기입하기 위한 비트선 기입 전류 -Iw가 흐르고, 선택 비트선 BL2에는, "1" 데이터를 기입하기 위한 비트선 기입 전류 +Iw가 흐른다.
이러한 경우에서는, 인접하는 선택 비트선을 통하여, 그 일단측끼리 혹은 타단측끼리 순서대로 접속함으로써, 1개의 전류 경로에, 원하는 데이터를 기입하기 위한 비트선 기입 전류를 흘릴 수 있다. 예를 들면, 도 3의 (a)에 도시한 바와 같이, 선택 비트선 BL1 및 BL2의 일단측(전면)끼리 전기적으로 결합하고, 선택 비트선 BL2 및 BL3의 타단측(뒷면)끼리 전기적으로 결합한다.
이에 따라, 직렬로 접속된 선택 비트선 BL1∼BL3에 대하여, 종래의 MRAM 디바이스에서의 1비트분의 비트선 기입 전류에 의해 복수 비트(3비트)의 데이터 기입을 실행할 수 있다.
도 3의 (b)에는, 인접하는 선택 비트선을 통해 동일한 레벨의 데이터가 기입되는 경우에서의 비트선 기입 전류의 공급 방식을 나타낸다. 예를 들면, 도 3의 (b)에 도시한 예에서는, 선택 비트선 BL1∼BL3의 각각에 대하여 "0" 데이터가 기입된다. 즉, 선택 비트선 BL1∼BL3의 각각에는, "0" 데이터를 기입하기 위한 비트선 기입 전류 -Iw가 흐른다. 이러한 경우에서는, 인접하는 선택 비트선을 통해 동일 방향의 전류를 흘리기 위해서는, 선택 비트선끼리를 결합하여도 원하는 방향의 전류를 흘릴 수 없다.
이 때문에, 인접하는 선택 비트선에 대하여, 동일 방향의 비트선 기입 전류를 전달할 필요가 있는 경우에는, 해당 선택 비트선에 대응하는 전류 귀환 배선 RL을 이용하여 비트선 기입 전류를 반환한 후에, 이 전류 귀환 배선과 인접하는 선택 비트선 사이를 전기적으로 결합하여, 비트선 기입 전류를 전달한다.
예를 들면, 다음의 선택 비트선 BL2에 대하여 동일한 방향의 비트선 기입 전류를 전달할 필요가 있는 선택 비트선 BL1에 대응하는 전류 귀환 배선 RL1은, 선택 비트선 BL1을 흐르는 비트선 기입 전류를 반환한다. 전류 귀환 배선 RL1에 의해 반환된 비트선 기입 전류는, 다음의 선택 비트선 BL2으로 전달된다. 구체적으로는, 선택 비트선 BL1 및 전류 귀환 배선 RL1의 일단측(전면)끼리가 전기적으로 결합되고, 전류 귀환 배선 RL1과 선택 비트선 BL2의 타단측끼리(뒷면)끼리가 전기적으로 결합된다.
마찬가지로, 다음의 선택 비트선 BL3에 대해서도 동일한 방향의 비트선 기입 전류를 전달하기 위해, 선택 비트선 BL2에 대응하는 전류 귀환 배선 RL2은, 선택 비트선 BL2을 흐르는 비트선 기입 전류를 반환한다. 또한, 전류 귀환 배선 RL2에 의해 반환된 비트선 기입 전류는, 선택 비트선 BL3으로 전달된다. 즉, 선택 비트선 BL2 및 전류 귀환 배선 RL2의 일단측(전면)끼리 전기적으로 결합되고, 전류 귀환 배선 RL2과 선택 비트선 BL3의 타단측끼리(뒷면)끼리가 전기적으로 결합된다.
이에 따라, 각 선택 비트선에 의해 동일한 레벨의 데이터를 기입하는 경우에도, 직렬로 접속된 선택 비트선 BL1∼BL3에 대하여, 종래의 MRAM 디바이스에서의 1비트분의 비트선 기입 전류에 의해 복수 비트(3비트)의 데이터 기입을 실행할 수있다.
도 4를 참조하면, 동시에 데이터 기입의 대상이 되는 3개(K=3)의 선택 비트선 BL1∼BL3의 양단에 각각 대응하여, 라이트 드라이버(11a 및 11b)가 배치된다. 동일한 라이트 드라이버(11a 및 11b)는, 병렬로 K비트의 데이터 기입의 대상으로 되는 K개의 선택 비트선에 의해 구성되는 그룹마다 배치된다. 다시 말하면, 도 4에 도시한 3개(K=3)의 선택 비트선 BL1∼BL3은, 동일 그룹 GR을 구성한다.
선택 비트선 BL1∼BL3의 일단측에 배치된 라이트 드라이버(11a)는, 제1번째의 비트가 기입되는 선택 비트선 BL1의 일단측과 전원 전압 Vcc와의 사이에 설치되는 트랜지스터 스위치(40)와, 대응하는 선택 비트선 BL 및 전류 귀환 배선 RL 사이에 각각 설치되는 트랜지스터 스위치(41a, 42a, 43a)와, 전류 귀환 배선 RL1, RL2과 다음의 선택 비트선 BL2, BL3의 사이에 각각 설치되는 트랜지스터 스위치(41b, 42b)와, 인접하는 선택 비트선 사이에 각각 설치되는 트랜지스터 스위치(41c, 42c)와, 제3번째(최종)의 비트가 기입되는 선택 비트선 BL3과 접지 전압 GND 사이에 전기적으로 결합되는 트랜지스터 스위치(45)를 포함한다.
트랜지스터 스위치(41a)는, 선택 비트선 BL1 및 전류 귀환 배선 RL1의 일단측끼리의 사이에 전기적으로 결합된다. 트랜지스터 스위치(42a)는, 선택 비트선 BL2 및 전류 귀환 배선 RL2의 일단측끼리의 사이에 전기적으로 결합된다. 트랜지스터 스위치(43a)는, 선택 비트선 BL3 및 전류 귀환 배선 RL3의 일단측끼리의 사이에 전기적으로 결합된다.
트랜지스터 스위치(41b)는, 전류 귀환 배선 RL1 및 선택 비트선 BL2의 일단끼리의 사이에 전기적으로 결합된다. 트랜지스터 스위치(42b)는, 전류 귀환 배선 RL2 및 선택 비트선 BL3의 일단끼리의 사이에 전기적으로 결합된다. 트랜지스터 스위치(41c)는, 선택 비트선 BL1 및 BL2의 일단끼리의 사이에 전기적으로 결합된다. 트랜지스터 스위치(42c)는, 선택 비트선 BL2 및 BL3의 일단끼리의 사이에 전기적으로 결합된다.
라이트 드라이버(11b)는, 선택 비트선 BL1∼BL3의 타단측에 배치되고, 트랜지스터 스위치(50, 51a∼51c, 52a∼52c, 53a, 55)를 포함한다. 트랜지스터 스위치(50, 51a∼51c, 52a∼52c, 53a, 55)는, 선택 비트선 BL1∼BL3 및 전류 귀환 배선 RL1∼RL3의 타단측에서, 라이트 드라이버(11a) 내의 트랜지스터 스위치(40, 41a∼41c, 42a∼42c, 43a, 45)의 각각과 마찬가지로 배치된다.
도 5를 참조하면, 비트선 전류 제어 회로(31)는 병렬로 기입되는 3비트(K=3)의 기입 데이터에 따라서, 선택 비트선의 일단측에 배치된 라이트 드라이버(11a)를 구성하는 트랜지스터 스위치군의 온/오프를 제어하기 위한 기입 제어 신호 WT0, WT1a∼WT1c, WT2a∼WT2c, WT3a를 생성한다. 이하에서는, K비트의 기입 데이터 DIN의 각각의 비트를 기입 데이터 DIN(I)(I: 1∼K의 정수)이라고 한다.
비트선 전류 제어 회로(31)는, 제1번째의 비트의 기입 데이터 DIN(1)를 반전하는 인버터 IVa1와, 다음의 비트의 기입 데이터 DIN(2)를 반전하는 인버터 IVa2를 갖는다. 또, 이하에서는, 기입 데이터 DIN(1)∼DIN(3)의 반전 레벨을, /DIN (1)∼/DIN(3)으로 각각 나타내도록 한다.
비트선 전류 제어 회로(31)는, 또한, 기입 데이터/DIN(1) 및 /DIN(2)의 AND 논리 연산 결과를 기입 제어 신호 WT1a로서 출력하는 논리 회로(61a)와, 기입 데이터 DIN(1) 및 DIN(2)의 AND 논리 연산 결과를 기입 제어 신호 WT1b로서 출력하는 논리 회로(61b)와, 기입 데이터 /DIN(1) 및 DIN(2)의 AND 논리 연산 결과를 기입 제어 신호 WT1c로서 출력하는 논리 회로(61c)와, 기입 제어 신호 WT1b 및 WT1c의 OR 논리 연산 결과를 출력하는 논리 회로(61d)를 포함한다.
비트선 전류 제어 회로(31)는, 또한, 논리 회로(61d)의 출력을 반전하는 인버터 IVb1와, 기입 데이터 DIN(3)를 반전하는 인버터 IVb2와, 인버터 IVb1 및 IVb2의 각각의 출력의 AND 논리 연산 결과를 기입 제어 신호 WT2a로서 출력하는 논리 회로(62a)와, 논리 회로(61d)의 출력과 기입 데이터 DIN(3)의 사이의 AND 논리 연산 결과를 기입 제어 신호 WT2b로서 출력하는 논리 회로(62b)와, 인버터 IVb1의 출력 및 기입 데이터 DIN(3)의 사이의 AND 논리 연산 결과를 기입 제어 신호 WT2c로서 출력하는 논리 회로(62c)와, 기입 제어 신호 WT2b 및 WT2c의 사이의 OR 논리 연산 결과를 출력하는 논리 회로(62d)를 갖는다.
비트선 전류 제어 회로(31)는, 또한, 논리 회로(62d)의 출력을 반전하는 인버터 IVc1와, 기입 데이터 DIN(3)를 반전하는 인버터 IVd와, 인버터 IVd의 출력을 더 반전하는 인버터 IVc2와, 인버터 IVc1 및 IVc2의 각각의 출력 사이의 AND 논리 연산 결과를 기입 제어 신호 WT3a로서 출력하는 논리 회로(63a)와, 논리 회로(62d)의 출력 및 기입 데이터 /DIN(3)의 사이의 AND 논리 연산 결과를 생성하는 논리 회로(63b)와, 인버터 IVc1의 출력 및 기입 데이터 /DIN (3) 사이의 AND 논리 연산 결과를 생성하는 논리 회로(63c)를 갖는다.
라이트 드라이버(11a)에서, 트랜지스터 스위치(40)는, 제1번째의 비트의 기입 데이터 DIN(1)에 응답하여 온/오프한다. 트랜지스터 스위치(41a∼41c)는, 기입 제어 신호 WT1a∼WT1c에 각각 응답하여 온/오프하고, 트랜지스터 스위치(42a∼42c)는, 기입 제어 신호 WT2a∼WT2c에 각각 응답하여 온/오프하며, 트랜지스터 스위치(43a)는 기입 제어 신호 WT3a에 응답하여 온/오프한다. 트랜지스터 스위치(45)는, 제3번째의 비트의 기입 데이터의 반전 데이터 /DIN(3)에 응답하여 온/오프한다.
라이트 드라이버(11b)에 대응하여 설치되는 비트선 전류 제어 회로(32)는, 비트선 전류 제어 회로(31)와 마찬가지의 구성을 갖고, 기입 데이터 /DIN(1)∼/DIN (3)에 따라서, 기입 제어 신호 WT1a#~WT1c#, WT2a#∼WT2c#, WT3a#를 생성한다. 즉, 기입 제어 신호 WT1a#∼WT1c#, WT2a#∼WT2c#, WT3a#의 레벨은, 비트선 전류 제어 회로(31)에서, 기입 데이터 DIN(1)∼DIN(3)를 대신하여, /DIN(1)∼/DIN(3)를 각각 입력한 경우에서의, 기입 제어 신호 WT1a∼WT1c, WT2a∼WT2c, WT3a∼WT3c의 레벨과 각각 같다.
라이트 드라이버(11b)에서, 트랜지스터 스위치(50)는, 제1번째의 비트의 기입 데이터의 반전 데이터 /DIN(1)에 응답하여 온/오프한다. 트랜지스터 스위치(51a∼51c)는 기입 제어 신호 WT1a#∼WT1c#에 각각 응답하여 온/오프하고, 트랜지스터 스위치(52a∼52c)는 기입 제어 신호 WT2a#∼WT2c#에 각각 응답하여 온/오프하며, 트랜지스터 스위치(53a)는 기입 제어 신호 WT3a#에 응답하여 온/오프한다. 트랜지스터 스위치(55)는 제3번째의 비트의 기입 데이터 DIN(3)에 응답하여 온/오프한다.
따라서, 트랜지스터 스위치(40 및 50)는, 제1번째의 비트의 기입 데이터 DIN(1)에 따라서 어느 한쪽이 온 상태로 되고, 트랜지스터 스위치(45 및 55)는, 제3번째(제K번째)의 비트의 기입 데이터 DIN(3)에 따라서 어느 한쪽이 온 상태로 된다.
이러한 구성으로 함으로써, 기입 데이터의 제1번째의 비트에 대응하는 선택 비트선 BL1의 일단측(라이트 드라이버(11a)측) 및 타단측(라이트 드라이버(11b)측) 중 어느 한쪽이, 기입 데이터 DIN(1)의 레벨에 따라서 전원 전압 Vcc과 접속된다.
비트선 BL1의 일단측 및 타단측의 다른 쪽(전원 전압 Vcc과 결합되지 않은 쪽)은, 기입 데이터 DIN(1) 및 DIN(2)의 레벨이 다른 경우에는, 다음의 선택 비트선 BL2과 접속된다. 구체적으로는, 트랜지스터 스위치(41c 및 51c) 중 어느 한쪽이, 기입 데이터 DIN(1) 및 DIN(2)의 레벨에 따라서 온 상태로 된다.
도 5에는, 인접하는 비트선 사이에 상호 역방향의 비트선 기입 전류를 흘리는 경우에서의 라이트 드라이버의 제어가 도시된다.
도 5에 도시된 바와 같이, 비트선 BL1에 비트선 기입 전류 +Iw를 흘리고, 비트선 BL2에 비트선 기입 전류 -Iw를 흘리는 경우에는, 트랜지스터 스위치(40)가 온 상태로 되고 트랜지스터 스위치(50)가 오프 상태로 된다. 이에 따라 비트선 BL1 의 일단측이 전원 전압 Vcc과 접속된다. 또한, 비트선 BL1 및 BL2을 각각 흐르는비트선 기입 전류는 상호 역방향이므로, 트랜지스터 스위치(41a, 41b, 51a, 51b)는 각각 오프 상태로 된다. 또한, 비트선 BL2에 비트선 기입 전류 -Iw를 흘리기 위해서, 트랜지스터 스위치(51c)가 온 상태로 되고, 트랜지스터 스위치(41c)가 오프 상태로 된다.
비트선 BL2 및 BL3의 사이에도 마찬가지의 구성이 배치된다. 따라서, 비트선 BL2 및 BL3에 상호 역방향의 비트선 기입 전류를 흘리는 경우에는, 트랜지스터 스위치(42a, 42b, 52a, 52b)는 각각 오프 상태로 된다. 또한, 비트선 BL3에 비트선 기입 전류 +Iw를 흘리기 위해서, 트랜지스터 스위치(42c가) 온 상태로 되고, 트랜지스터 스위치(52c가) 오프 상태로 된다.
또한, 기입 데이터의 제3번째(최종)의 비트에 대응하는 선택 비트선 BL3의 일단측 및 타단측은, 트랜지스터 스위치(45 및 55)에 의해, 선택적으로 접지 전압 GND과 접속된다. 트랜지스터 스위치(45 및 55) 중 어느 것이 온 상태로 되는지에 대해서는, 기입 데이터 DIN(3)에 따라서 결정된다.
이에 따라, 전원 전압 Vcc∼트랜지스터 스위치(40)∼ 선택 비트선 BL1∼트랜지스터 스위치(51c)∼ 선택 비트선 BL2∼트랜지스터 스위치(42c)∼선택 비트선 BL3∼트랜지스터 스위치(55)∼접지 전압 GND의 경로에 의해, 전원 전압 Vcc및 접지 전압 GND의 사이에 직렬로 형성된 선택 비트선 BL1∼BL3에 대하여, 인접하는 선택 비트선을 통해 상호 역방향의 비트선 기입 전류 +Iw, -Iw 및 +Iw를 각각 흘릴 수 있다.
또, 최종 비트에 대응하는 선택 비트선 BL3에 대응하는 논리 회로(63b 및 63c)에 대해서는, 회로 구성의 연속성을 유지하기 위해 기재하고 있지만, 이들 배치를 생략하는 것도 가능하다. 즉, 비트선 BL3의 후속으로, 병렬로 데이터 기입을 실행하기 위한 선택 비트선이 더 접속되는 경우에는, 추가되는 선택 비트선 및 이것에 대응하는 전류 귀환 배선에 대하여, 트랜지스터 스위치(41b 및 42b)와 마찬가지로 설치된 트랜지스터 스위치(43b)를 더 배치하고, 트랜지스터 스위치(41c 및 42c)와 마찬가지로 배치된 트랜지스터 스위치(43c)를 더 배치하는 구성으로 하면 된다.
도 6에는, 각 선택 비트선에 동일한 방향의 비트선 기입 전류를 흘리는 경우 에서의 라이트 드라이버의 제어를 도시한다. 도 6에는, 비트선 BL1∼BL3의 각각에, "1" 데이터를 기입하기 위한 비트선 기입 전류 +Iw를 흘리는 경우가 도시된다.
도 6을 참조하면, 선택 비트선 BL1에 비트선 전류 +Iw를 흘리기 위해, 트랜지스터 스위치(40 및 50) 중, 기입 데이터 DIN(1)에 따라 선택된 트랜지스터 스위치(40)가 온 상태로 되고, 트랜지스터 스위치(50)가 오프 상태로 된다.
선택 비트선 BL1 및 BL2의 사이에 동일 방향의 비트선 전류를 흘리는 경우에는, 이들 선택 비트선 사이에 배치된 트랜지스터 스위치(41c 및 51c)의 각각은 오프 상태로 된다. 또한, 선택 비트선 BL1의 일단측 및 타단측의 전원 전압 Vcc과 접속되지 않은 한쪽은, 대응하는 전류 귀환 배선 RL1과 접속된다. 즉, 기입 데이터 DIN(1)의 레벨에 따라서, 트랜지스터 스위치(41a 및 51a) 중 어느 한쪽이 선택되어온 상태로 된다.
또한, 전류 귀환 배선 RL1은, 트랜지스터 스위치(41b 또는 51b)에 의해, 다음의 비트선 BL2과 접속된다. 구체적으로는, 기입 데이터 DIN(1)=DIN(2)="1"인 경우에는, 도 6에 도시된 바와 같이, 트랜지스터 스위치(41b)가 온 상태로 되고, 트랜지스터 스위치(51b)가 오프 상태로 된다. 반대로, DIN(1)=DIN(2)="0"인 경우에는, 트랜지스터 스위치(51b)가 온 상태로 되고, 트랜지스터 스위치(41b)가 오프 상태로 된다.
이에 따라, 선택 비트선 BL1 및 BL2의 각각에, 동일 방향의 비트선 전류 +Iw 또는 -Iw를 흘릴 수 있다. 선택 비트선 BL2 및 BL3의 사이의 접속도 마찬가지로 제어된다.
최종 비트의 기입 데이터 DIN(3)에 대한 비트선 BL3은, 도 5의 경우와 마찬가지로, 기입 데이터 DIN(3)의 레벨에 따라서, 트랜지스터 스위치(45 및 55) 중 어느 한쪽에 의해 접지 전압 GND과 결합된다.
이와 같이, 메모리 셀 열마다 배치된 비트선 BL 및 전류 귀환 배선 RL을 이용하여, 인접하는 선택 비트선 사이에 역방향의 비트선 전류를 발생시키는 경우에는, 인접하는 2개의 비트선의 일단측끼리 혹은 타단측끼리를 접속하여, 반환용의 비트선 전류를 발생시킨다. 이것에 대하여, 인접하는 비트선 사이에 동일 방향의 전류를 흘리는 경우에는, 비트선 BL의 전류를 동일 메모리 셀 열에 속하는 전류 귀환 배선 RL에 의해 반환한 다음에, 다음의 메모리 셀 열의 선택 비트선으로 전달한다.
이와 같이, 각 메모리 셀 열에서, 비트선 BL과 다른 층에 형성된 전류 귀환 배선 RL을 적절하게 이용함으로써, 복수의 선택 비트선을, 필요에 따른 개수의 전류 귀환 배선 RL을 통해, 전원 전압 Vcc및 접지 전압 GND의 사이에 직렬로 접속할 수 있다. 따라서, 1개의 전류 경로를 공유하여, 복수의 선택 비트선의 각각에 대하여, 병렬로 기입되는 기입 데이터 DIN의 각각의 비트에 따른 방향의 비트선 기입 전류를 흘릴 수 있다. 이 결과, 소비 전류를 증대시키지 않고, 복수 비트의 데이터를 병렬로 기입할 수 있다.
또, 제1 실시예에 따른 구성에서는, 전류 귀환 배선 RL을, 비트선 BL의 상층에 더 설치된 배선으로 하여 설명하였지만, 전류 귀환 배선은, 비트선 BL의 하층측에 설치하는 것도 가능하다. 예를 들면, 도 20의 구조도에서 도시한, 액세스 트랜지스터 ATR의 소스 전압을 접지 전압 GND으로 고정하기 위한 소스선 SRL을 이용하여, 전류 귀환 배선 RL의 기능을 실현할 수도 있다. 데이터 기입 시에서는, 각 MTJ 메모리 셀에서, 액세스 트랜지스터 ATR는 턴오프되어 있으므로, 소스선 SRL과 비트선 BL 사이는 전기적으로 분리되어 있다.
따라서, 데이터 기입 시에 접지 전압 GND와 소스선 SRL을 분리하고, 또한, 데이터 판독 시에 접지 전압 GND와 소스선 SRL을 전기적으로 결합하는 트랜지스터 스위치를 더 설치함으로써, 새로운 배선을 설치하지 않고, 각 메모리 셀 열에 대응하여 설치되는 소스선 SRL을 전류 귀환 배선 RL로서 이용할 수 있다.
이것에 대하여, 전류 귀환 배선 RL을, 비트선 BL의 상층에 설치한 경우에는,터널 자기 저항 소자 TMR와의 거리가 커지기 때문에, 전류 귀환 배선 RL으로부터 발생하는 자계가 선택 메모리 셀 이외의 MTJ 메모리 셀에 미치는 악영향을 경감시킬 수 있다. 특히, 일반적으로 배선층 수가 많은 시스템 LSI(Large Scale Integrated Circuit) 등에의 적용 시에, 면적 페널티를 초래하지 않고, 전류 귀환 배선 RL을 용이하게 배치할 수 있다.
또, 제1 실시예에서는, 3비트의 기입 데이터가 병렬로 기입되는 구성에 대하여 설명하였지만, 본원 발명의 적용은 이러한 구성에 한정되는 것은 아니다. 즉, 임의의 비트 수의 데이터를 병렬로 기입하기 위해서는, 하나의 그룹 GR을 구성하는 비트선 BL의 개수를, 기입 데이터의 비트 수에 따라서 설정하고, 또한 라이트 드라이버(11a, 11b) 및 비트선 전류 제어 회로(31, 32)와 마찬가지의 구성을, 동일 그룹 GR에 속하는 비트선 BL의 개수에 따라 확장함으로써, 이러한 구성을 실현할 수 있다.
또, 도 4에 도시한 구성에서는, 라이트 드라이버(11a 및 11b)를 구성하는 각 트랜지스터 스위치는, N채널 MOS 트랜지스터로 구성되는 예를 나타내었지만, 이들의 트랜지스터 스위치는, P채널 MOS 트랜지스터로 구성할 수도 있다. 이러한 구성으로 하는 경우에는, 각각의 트랜지스터 스위치의 게이트에 입력되는 신호 레벨의 극성을, 도 5 및 도 6의 예로부터 반전시킬 필요가 있다.
[제2 실시예]
제2 실시예에서는, 비트선 기입 전류를 제어하기 위한 라이트 드라이버를 간략화하기 위한 구성에 대하여 설명한다.
도 7을 참조하면, 제2 실시예에 따른 구성에서도, 메모리 어레이(10)에 배치되는 복수의 메모리 셀은, 행 방향을 따라서 복수의 메모리 블록으로 분할된다. 도 7에는, 이들 메모리 블록 MB 중의 제1번째 및 제2번째의 메모리 블록 MB1 및 MB2 및, 이들 메모리 블록에 대하여 비트선 기입 전류를 공급하는 회로계의 구성을 대표적으로 나타낸다.
도 2의 구성과 마찬가지로, 인접하는 메모리 블록 사이 및 양단에 위치하는 메모리 블록의 외측에, 라이트 드라이버 밴드(101)가 배치된다. 또한, 디지트선 드라이버(21)는 메모리 블록에 각각 대응하여 배치되고, 대응하는 메모리 블록 MB에서, 행 선택 결과에 기초하여 라이트 디지트선 WDL의 활성화를 제어한다. 이에 따라 활성화된 라이트 디지트선 WDL 위를, 일정 방향의 데이터 기입 전류 Ip가 흐른다.
제2 실시예에 따른 구성에서는, 제1 실시예에 따른 구성에 비하여, 라이트 드라이버 밴드(101)에서, 각 메모리 블록 MB의 양측에서 행 방향을 따라서 기입 전류 제어 배선 WCL 및 /WCL이 배치되는 점이 다르다. 도 7에는, 이들 기입 전류 제어 배선 WCL 및 /WCL 중의, 메모리 블록 MB1 및 MB2에 각각 대응하는, 기입 전류 제어 배선 WCL1, /WCL1 및 WCL2, /WCL2을 대표적으로 나타낸다.
또한, 제2 실시예에 따른 구성에서는, 기입 전류 제어 배선 WCL, /WCL 및 전원 전압 Vcc의 사이의 접속을 제어하기 위한 접속 제어부(110)와, 기입 전류 제어 배선 WCL, /WCL 및 접지 전압 GND의 사이의 접속을 제어하기 위한 접속제어부(120)가, 각 메모리 블록에 대응하여 설치된다.
또한, 접속 제어부(110) 및 접속 제어부(120)에 각각 대응하여, 기입 전류 제어 회로(130 및 135)가 설치된다. 기입 전류 제어 회로(130 및 135)의 각각은, 데이터 기입 시에서, 기입 대상의 메모리 블록을 나타내기 위한 기입 블록 디코드 신호 WBDS 및 기입 데이터 DIN에 따라서, 접속 제어부(110 및 120)를 제어한다.
각 라이트 드라이버 밴드(101)에 대하여, 열 디코더(25)에서의 열 선택 결과가, 컬럼 선택선 CSL에 의해 전달된다. 컬럼 선택선 CSL은, 각 메모리 셀 열에 대응하여 설치되고, 선택 열에서 H 레벨로 활성화된다. 각 컬럼 선택선 CSL은, 복수의 메모리 블록 사이에서 공유된다. 따라서, 대용량화에 적합한 구성으로 하기 위해서, 메모리 어레이(10)를 복수의 메모리 블록으로 분할하는 경우에도, 신호 배선 수를 증가시키지 않고, 열 선택 결과를 각 메모리 블록으로 전달할 수 있다.
도 8을 참조하면, 각 메모리 블록 MB에서, 각 메모리 셀 열 MCR에 대응하여 비트선 BL이 배치된다. 각 기입 전류 제어 배선 WCL 및 /WCL은, 대응하는 메모리 블록 MB 내의 복수의 메모리 셀 열 MCR에 의해 공유되어 있다.
또, 각 메모리 블록 MB에서, 라이트 드라이버 밴드 및 접속 제어부의 구성은 마찬가지이므로, 이하에서는, 메모리 블록 MB2에 대응하는 구성을 대표적으로 설명한다. 메모리 블록 MB2에서, 각 비트선 BL은, 라이트 드라이버를 구성하는 트랜지스터 스위치(102 및 103)를 각각 통해, 기입 전류 제어 배선 WCL2 및 /WCL2과 전기적으로 결합된다. 트랜지스터 스위치(102 및 103)의 게이트에는, 대응하는 컬럼 선택선 CSL이 접속된다.
열 디코더(25)는, 컬럼 어드레스 CA로부터 얻어진 열 프리 디코드 신호에 응답하여, 선택 열의 컬럼 선택선 CSL을 H 레벨로 활성화한다.
접속 제어부(110)에는, 전원 전압 Vcc과 기입 전류 제어 배선 WCL2의 일단측 사이에 전기적으로 결합되는 트랜지스터 스위치(111) 및, 전원 전압 Vcc과 기입 전류 제어 배선 /WCL2의 일단측과의 사이에 전기적으로 결합되는 트랜지스터 스위치(112)가 배치된다. 또한, 접속 제어부(120)에서, 접지 전압 GND과 기입 전류 제어 배선 WCL2의 타단측 사이에 전기적으로 결합되는 트랜지스터 스위치(121) 및, 접지 전압 GND과 기입 전류 제어 배선 /WCL2의 타단측 사이에 전기적으로 결합되는 트랜지스터 스위치(122)가 배치된다.
도 9에는, 일례로서, 메모리 블록 MB2 내의 검게 칠해 표시한 메모리 셀이 선택 메모리 셀로서 데이터 기입 대상으로 선택된 경우에서의 비트선 기입 전류의 공급을 나타낸다.
선택 메모리 셀을 포함하는 메모리 셀 열에 대응하는 라이트 드라이버를 구성하는, 트랜지스터 스위치(102 및 103)는, 대응하는 컬럼 선택선의 활성화에 응답하여 온 상태로 된다. 이에 따라, 선택 메모리 셀에 대응하는 선택 비트선은, 기입 전류 제어 배선 WCL2 및 /WCL2의 사이에 접속된다.
또한, 선택 비트선에 흐르는 비트선 기입 전류의 방향, 즉 선택 메모리 셀에의 기입 데이터 레벨에 따라서, 기입 전류 제어 배선 WCL2 및 /WCL2의 전압이 설정된다. 예를 들면, 선택 메모리 셀에 "0" 데이터를 기입하는 경우에는, 선택 비트선에 비트선 기입 전류 -Iw를 흘리기 위해서, 기입 전류 제어 배선 /WCL2은, H 레벨(전원 전압 Vcc)로 설정되고, 기입 전류 제어 배선 WCL2는 L 레벨(접지 전압 GND)로 설정된다.
따라서, 접속 제어부(110)에서, 트랜지스터 스위치(112)의 게이트에 H 레벨 신호가 입력되고, 트랜지스터 스위치(111)의 게이트에 L 레벨 신호가 입력된다. 접속 제어부(120)에서는, 트랜지스터 스위치(121)의 게이트에 H 레벨 신호가 입력되고, 트랜지스터 스위치(122)의 게이트에 L 레벨 신호가 입력된다. 이에 따라, 전원 전압 Vcc∼ 트랜지스터 스위치(112)∼ 기입 전류 제어 배선 /WCL2∼트랜지스터 스위치(103)∼선택 비트선∼트랜지스터 스위치(102)∼기입 전류 제어 배선 WCL2∼트랜지스터 스위치(121)∼접지 전압 GND의 경로에, 선택 메모리 셀에 "0" 데이터를 기입하기 위한 비트선 전류 -Iw를 흘릴 수 있다.
이것에 대하여, 비선택 블록, 예를 들면 메모리 블록 MB1에서는, 접속 제어부(110)의 트랜지스터 스위치(111 및 112)를 오프시키기 위해, 각각의 게이트에 L 레벨 신호가 입력되고, 접속 제어부(120)의 트랜지스터 스위치(121 및 122)를 온 상태로 하기 위해, 각각의 게이트에 H 레벨 신호가 입력된다. 이에 따라, 비선택 블록에서는, 기입 전류 제어 배선 WCL 및 /WCL의 각각은, 접지 전압 GND으로 고정된다.
이에 따라, 비선택의 메모리 블록에서, 비트선에 원치 않은 데이터 기입 전류가 흐르는 것을 방지할 수 있다. 따라서, 데이터 오기입의 발생을 방지하여,MRAM 디바이스의 동작을 안정화할 수 있다.
도 10에는, 도 9와 마찬가지의 선택 메모리 셀에 대하여, "1" 데이터를 기입하는 경우의 동작을 나타낸다.
이 경우에도, 선택 메모리 셀에 대응하는 트랜지스터 스위치(102 및 103)가 온 상태로 됨에 의해서, 선택 비트선은 기입 전류 제어 배선 WCL2 및 /WCL2의 사이에 접속된다.
또한, 선택 비트선에 대하여 비트선 기입 전류 +Iw를 흘리기 위해서, 기입 전류 제어 배선 WCL2은 H 레벨(전원 전압 Vcc)로 설정되고, 기입 전류 제어 배선 /WCL2은 L레벨(접지 전압 GND)로 설정된다.
따라서, 접속 제어부(110)에서, 트랜지스터 스위치(111)의 게이트에 H 레벨 신호가 입력되고, 트랜지스터 스위치(112)의 게이트에 L 레벨 신호가 입력된다. 접속 제어부(120)에서는, 트랜지스터 스위치(122)의 게이트에 H 레벨 신호가 입력되고, 트랜지스터 스위치(121)의 게이트에 L 레벨 신호가 입력된다. 이에 따라, 전원 전압 Vcc∼트랜지스터 스위치(111)∼기입 전류 제어 배선 WCL2∼트랜지스터 스위치(102)∼선택 비트선∼트랜지스터 스위치(103)∼기입 전류 제어 배선 /WCL2∼트랜지스터 스위치(122)∼접지 전압 GND의 경로에, 선택 메모리 셀에 "1" 데이터를 기입하기 위한 비트선 전류 +Iw를 흘릴 수 있다.
비선택 블록에서는, 도 9에 도시한 바와 마찬가지로, 대응하는 기입 전류 제어 배선 WCL 및 /WCL의 각각은, 접지 전압 GND으로 고정된다.
다음에, 도 9 및 도 10에 도시한 바와 같은 선택 블록 및 비선택 블록에서의 기입 전류 제어 배선의 전압 제어를 실행하기 위한 기입 전류 제어 회로(130 및 135)의 구체적인 구성에 대하여 설명한다.
도 11을 참조하면, 기입 전류 제어 회로(130)는 각 메모리 블록 MB마다 설치된, 인버터(131) 및 논리 회로(132, 133)를 갖는다. 인버터(131)는, 선택 메모리 블록에 대한 기입 데이터 DIN의 레벨을 반전하여 출력한다. 논리 회로(132)는, 대응하는 메모리 블록이 선택되었는지의 여부를 나타내는 기입 블록 디코드 신호 WBDS, 데이터 기입 동작 시에 활성화(H 레벨)되는 제어 신호 WE, 및 인버터(131)의 출력을 받아, 이들의 AND 논리 연산 결과를 트랜지스터 스위치(111)의 게이트로 출력한다. 논리 회로(133)는, 기입 블록 디코드 신호 WBDS, 제어 신호 WE, 및 기입 데이터 DIN의 사이의 AND 논리 연산 결과를 트랜지스터 스위치(112)의 게이트로 출력한다.
따라서, 논리 회로(132 및 133)의 출력은, 데이터 기입 동작 시 이외에서의 각 메모리 블록 및 데이터 기입 동작 시에서의 비선택 블록에서는, 모두 L 레벨로 설정된다. 이것에 대하여, 데이터 기입 시에서의 선택 블록에서는, 논리 회로(132 및 133)의 출력은, 기입 데이터 DIN의 레벨에 따라서, H 레벨 및 L 레벨의 한쪽 씩으로 상보적으로 설정된다.
기입 전류 제어 회로(135)는, 각 메모리 블록 MB마다 설치된, 인버터(137) 및 논리 회로(136, 138)를 갖는다. 인버터(137)는 인버터(131)와 마찬가지로, 기입 데이터 DIN의 레벨을 반전하여 출력한다. 논리 회로(138)는, 기입 블록 디코드신호 WBDS, 제어 신호 WE, 및 인버터(136)의 출력을 받아, 즉 논리 회로(132)와 마찬가지의 입력을 받아, 이들의 NAND 논리 연산 결과를 트랜지스터 스위치(122)의 게이트로 출력한다. 논리 회로(136)는, 논리 회로(133)와 마찬가지의 입력을 받아, 이들의 NAND 논리 연산 결과를 트랜지스터 스위치(121)의 게이트로 출력한다.
따라서, 논리 회로(136 및 138)의 출력은, 논리 회로(132 및 133)와 마찬가지로, 데이터 기입 동작 시 이외에서의 각 메모리 블록 및 데이터 기입 동작 시에서의 비선택 블록에서는, 모두 L 레벨로 설정된다.
한편, 데이터 기입 시에서의 선택 블록에서는, 논리 회로(136 및 138)의 출력은, 기입 데이터 DIN의 레벨에 따라서, H 레벨 및 L 레벨의 한쪽 씩으로 상보적으로 설정된다. 특히, 논리 회로(132 및 136)의 출력은 상보적으로 각각 설정되고, 논리 회로(133 및 138)의 출력도 상보적으로 각각 설정된다.
이러한 구성으로 함으로써, 접속 제어부(110 및 120)는, 데이터 기입 동작 시 이외에서의 각 메모리 블록 및 데이터 기입 동작 시에서의 비선택 블록에서는, 각 기입 전류 제어 배선 WCL 및 /WCL의 각각을 접지 전압 GND와 접속하고, 데이터 기입 동작 시에서의 비선택 블록에서는, 대응하는 기입 전류 제어 배선 WCL 및 /WCL의 한쪽 및 다른 쪽을, 기입 데이터 DIN에 따라서, 전원 전압 Vcc및 접지 전압 GND의 한쪽 씩과 각각 접속할 수 있다. 이 결과, 각 메모리 블록에서, 도 9 및 도 10에서 도시한 바와 같이 비트선 기입 전류를 공급할 수 있다.
이와 같이, 제2 실시예에 따른 구성에 의하면, 복수의 메모리 셀 열 사이에서 공유되는 기입 전류 제어 배선 WCL, /WCL을 통해 비트선 기입 전류의 공급을 행하므로, 각 비트선 BL마다 배치되는 라이트 드라이버를 2개의 트랜지스터 스위치(102 및 103)만으로 간략히 구성할 수 있다.
즉, 동일한 메모리 블록에 대응하는 라이트 드라이버 사이에서, 기입 전류 제어 배선 WCL 및 /WCL이 공유되는 구성으로 하므로, 각 라이트 드라이버의 구성을 간략화할 수 있다.
즉, 도 12에 도시된 바와 같이, 각 비트선의 양단에 각각 배치된 CMOS (Complementary Mental-Oxide Semiconductor device) 인버터에 의해 구성된 라이트 드라이버 WDa 및 WDb를 이용하여, 선택 비트선의 양단과 전원 전압 Vcc및 접지 전압 GND 사이의 접속을, 기입 데이터 DIN에 따라 제어하는 구성에 비하여, 트랜지스터 스위치의 개수를 반감시킬 수 있다. 이 결과, MRAM 디바이스의 소면적화를 도모할 수 있다.
[제3 실시예]
제3 실시예에서는, 제2 실시예에 따른 라이트 드라이버의 구성을 전제로 하여, 복수 비트의 데이터를 병렬로 기입하기 위한 구성에 대하여 설명한다.
도 13을 참조하면, 제3 실시예에 따른 구성에서는, 각 메모리 블록 MB은 열 방향을 따라, K개의 서브 블록 SB으로 더 분할된다. 도 13에는, 일례로서 K=3인 경우가 도시되어 있으며, 메모리 블록 MB1은 서브 블록 SB11∼SB13으로 분할되고, 메모리 블록 MB2은 서브 블록 SB21∼SB23으로 분할된다.
제3 실시예에 따른 구성에서는, 선택 메모리 블록을 구성하는 K개의 서브 블록의 각각에 대하여, K비트의 데이터가 병렬로 기입된다. 제1 실시예 및 2에 따른 구성과 마찬가지로, 디지트선 드라이버(21)는 각 메모리 블록마다 배치된다. 또한, 라이트 디지트선 WDL은, 각 메모리 셀 행에서, 동일한 메모리 블록에 속하는 복수(K개)의 서브 블록에 대하여 공통으로 배치된다.
상세는 도시하지 않지만, 각 서브 블록의 양단에 설치되는 라이트 드라이버 밴드(101)에는, 제2 실시예와과 마찬가지의 라이트 드라이버가 배치된다. 각 메모리 블록에서, 기입 전류 제어 배선 WCL, /WCL은, K개의 서브 블록 SB에 각각 대응하여 분할된다.
예를 들면, 메모리 블록 MB1에 대응하는 기입 전류 제어 배선 WCL1 및 /WCL1은, 서브 블록 SBl1∼SB13에 각각 대응하여, 기입 전류 제어 배선 WCLl1∼WCL13 및 /WCL11∼/WCL13으로 각각 분할된다. 마찬가지로, 메모리 블록 MB2에 대응하는 기입 전류 제어 배선 WCL2 및 /WCL2은, 서브 블록 SB21∼SB23에 각각 대응하여, 기입 전류 제어 배선 WCL21∼WCL23 및 /WCL21∼/WCL23으로 각각 분할된다.
이와 같이, 각 서브 블록 SB의 양단에는, 독립된 기입 전류 제어 배선 WCL 및 /WCL이 배치되어 있고, 각 메모리 블록에서의 비트선 기입 전류 ±Iw의 공급은, 제2 실시예와 마찬가지로 실행된다.
선택 메모리 블록에서, 행 선택 결과에 따라 하나의 메모리 셀 행이 선택된다. 또한, 선택 메모리 블록에 속하는 복수(K개)의 서브 블록 SB의 각각에서, 열 선택 결과에 따라서 하나씩의 메모리 셀 열이 선택되고, 선택 비트선에 대하여, 기입 데이터 DIN의 각각의 비트에 따른 비트선 기입 전류 ±Iw가 흐른다.
제3 실시예에 따른 구성에서는, 각 메모리 블록에서, 인접하는 서브 블록 사이마다 전류 방향 조정 회로(150)가 설치된다. 전류 방향 조정 회로(150)는, 인접하는 서브 블록 사이에서, 각각의 서브 블록에 대응하는 기입 전류 제어 배선 WCL, /WCL의 사이의 접속을 제어한다. 예를 들면, 서브 블록 SB11 및 SB12의 사이에 배치되는 전류 방향 조정 회로(150)는, 기입 전류 제어 배선 WCL11, /WCL11 및 WCL12, /WCL12의 사이의 접속을 제어한다. 전류 방향 조정 회로(150)의 각각의 동작은, 제3 실시예에 따른 기입 전류 제어 회로(160)에 의해 제어된다.
도 14는, 제3 실시예에 따른 기입 전류 제어 회로(160)의 구성을 설명하기 위한 회로도이다. 도 14에서는, 기입 전류 제어 회로(160) 중의 메모리 블록 MB1에 대응하는 구성을 나타낸다.
도 14를 참조하면, 접속 제어부(110)를 이용하여, 제1번째의 비트의 기입 데이터 DIN(1)의 기입 대상이 되는 제1번째의 서브 블록 SB11에 대응하는 기입 전류 제어 배선 WCL11 및 /WCL11과, 전원 전압 Vcc사이에 트랜지스터 스위치(111 및 112)가 각각 설치된다.
마찬가지로, 접속 제어부(120)를 이용하여, 제3번째(제K번째)의 비트, 즉 최종 비트의 기입 데이터 DIN(3)의 기입 대상이 되는 제3번째의 서브 블록 SB13에 대응하는 기입 전류 제어 배선 WCL13 및 /WCL13과, 접지 전압 GND 사이에 트랜지스터 스위치(121 및 122)가 각각 설치된다.
서브 블록 SB11 및 SB12의 사이, 및 서브 블록 SB12 및 SB13의 사이에는, 마찬가지의 구성을 갖는 전류 방향 조정 회로(150)가 각각 배치되므로, 이하에서는, 서브 블록 SB11 및 SB12의 사이에 배치된 전류 방향 조정 회로(150)의 구성에 대하여 설명한다.
전류 방향 조정 회로(150)는, 대응하는 2개의 기입 전류 제어 배선 WCL11 및 WCL12의 사이에 직렬로 접속되는 트랜지스터 스위치(154 및 155)와, 대응하는 2개의 기입 전류 제어 배선 /WCL11 및 /WCL12의 사이에 직렬로 접속되는 트랜지스터 스위치(151 및 152)를 갖는다. 또한, 전류 방향 조정 회로(150)는, 트랜지스터 스위치(151 및 152)의 접속 노드와, 트랜지스터 스위치(154 및 155)의 접속 노드 사이에 직렬로 접속되는 트랜지스터 스위치(153 및 156)를 갖는다.
기입 전류 제어 회로(160)는, 접속 제어부(110)에 배치된 트랜지스터 스위치(111 및 112)의 각각의 게이트로, 제1번째의 서브 블록 SB11으로의 기입 데이터 DIN(1) 및, 반전된 /DIN(1)를 각각 입력한다. 또한, 기입 전류 제어 회로(160)는, 접속 제어부(120)에 배치된 트랜지스터 스위치(121 및 122)의 각각의 게이트로, 인버터(177)에 의해 반전된 제3번째 (최종의) 서브 블록 SB13으로의 기입 데이터 /DIN(3) 및 기입 데이터 DIN(3)를 각각 입력한다.
인접하는 서브 블록 SBll 및 SB12의 사이에 배치된 전류 방향 조정 회로(150)에서, 트랜지스터 스위치(151)의 게이트에는 기입 데이터 DIN(1)가 입력되고, 트랜지스터 스위치(155)의 게이트에는 기입 데이터 DIN(2)가 입력된다. 트랜지스터 스위치(152)의 게이트에는 반전된 기입 데이터 /DIN(2)가 입력된다. 트랜지스터 스위치(154)의 게이트에는 인버터(172)에 의해 반전된 기입 데이터 /DIN(1)가 입력된다.
기입 전류 제어 회로(160)는, 또한, 전류 방향 조정 회로(150)마다, 즉 인접하는 서브 블록 사이마다 배치되는 논리 회로(165 및 175)를 갖는다. 논리 회로(165)는, 인접하는 서브 블록에 각각 대응하는 기입 데이터 사이의 일치 비교 결과를, 트랜지스터 스위치(153 및 156)의 각각의 게이트로 출력한다.
예를 들면, 서브 블록 SB11 및 SB12의 사이에 설치된 논리 회로(165)는, 반전된 기입 데이터 /DIN(1) 및 /DIN(2)의 사이의 일치 비교(배타적 부정 논리합) 결과를 출력하고, 논리 회로(175)는 기입 데이터 DIN(1) 및 DIN(2)의 사이의 일치 비교(배타적 부정 논리합) 결과를 출력한다. 또, 트랜지스터 스위치(153 및 156)의 각각의 게이트에는, 논리 회로(165 및 175) 중 어느 하나의 출력을 제공하여도 된다. 또한, 논리 회로(165 및 175) 중 어느 한쪽의 배치를 생략할 수도 있다.
이러한 구성으로 함으로써, 인접하는 서브 블록 사이에서 기입 데이터가 동일한 경우에는, 트랜지스터 스위치(153 및 156)가 온 상태로 된다. 또한, 기입 데이터 레벨에 따라, 트랜지스터 스위치(152 및 154), 또는, 트랜지스터 스위치(151 및 155)가 온 상태로 된다. 이에 따라, 서브 블록 사이에서, 전류 방향 조정 회로(150)에 의해 비트선 기입 전류가 반환된다.
이것에 대하여, 인접하는 서브 블록 사이에서 기입 데이터가 서로 다른 경우에는, 다음의 서브 블록 내의 선택 비트선에 의해, 비트선 기입 전류 전류를 직접 반환할 수 있으므로, 트랜지스터 스위치(153 및 156)는 오프 상태로 된다. 또한,기입 데이터 레벨에 따라, 트랜지스터 스위치(154 및 155), 또는, 트랜지스터 스위치(151 및 152)가 온 상태로 된다.
예를 들면, 기입 데이터 DIN(1) 및 DIN(2)의 레벨이 동일한 경우에는, 서브 블록 SB11 및 SB12의 사이에 배치된 전류 방향 조정 회로(150)에서, 기입 데이터 레벨에 따라, 기입 전류 제어 배선 WCL11 및 /WCL12의 사이, 혹은 기입 전류 제어 배선 /WCL11 및 WCL12의 사이가 전기적으로 결합된다. 이것에 대하여, 기입 데이터 DIN(1) 및 DIN(2)의 레벨이 서로 다른 경우에는, 기입 데이터 레벨에 따라서, 기입 전류 제어 배선 WCL11 및 WCL12의 사이, 혹은 /WCL11 및 /WCL12의 사이가 전기적으로 결합된다.
기입 전류 제어 회로(160)는, 또한, 각 서브 블록 SB에 대응하여, 기입 전류 제어 배선 WCL과 접지 전압 GND 사이에 접속되는 트랜지스터 스위치(161)와, 기입 전류 제어 배선 /WCL 및 접지 전압 GND의 사이에 접속되는 트랜지스터 스위치(171)를 갖는다. 트랜지스터 스위치(161 및 171)의 각각의 게이트에는, 데이터 기입 동작 시 이외에 H 레벨로 설정되는 제어 신호 /WE가 입력된다. 이에 따라, 데이터 기입 동작 시 이외에서는, 각 서브 블록 SB에 대응하는 기입 전류 제어 배선 WCL 및 /WCL은, 접지 전압 GND으로 고정된다.
도 15는, 제3 실시예에 따른 구성에서의 비트선 기입 전류의 공급 예를 설명하는 회로도이다.
도 15에서는, 일례로서, 메모리 블록 MB1이 선택되어, 기입 데이터 DIN(1)=DIN(2)=L레벨("0"), /DIN(3)=H 레벨("1")이 기입되는 경우의 동작을 나타낸다. 따라서, 서브 블록 SB11 및 SB12의 각각에서, 선택 비트선 상에는 비트선 기입 전류 -Iw를 흘릴 필요가 있다. 이것에 대하여, 서브 블록 SB13의 선택 비트선 상에는, 비트선 기입 전류 +Iw를 흘릴 필요가 있다.
먼저, 기입 데이터 DIN(1)=L레벨이므로, 트랜지스터 스위치(112)가 온 상태로 되는 한편, 트랜지스터 스위치(111)가 오프 상태로 된다. 또한, 기입 데이터 DIN(3)=H 레벨이므로, 트랜지스터 스위치(121)가 오프 상태로 되고, 트랜지스터 스위치(122)가 온 상태로 된다.
인접하는 서브 블록 SB11 및 SB12 사이에서, 기입 데이터 DIN(1) 및 DIN(2)의 레벨이 동일하기 때문에, 전류 방향 조정 회로(150)에서, 트랜지스터 스위치(153 및 156)가 온 상태로 된다. 또한, 기입 데이터 DIN(1)=DIN(2)=L 레벨이므로, 트랜지스터 스위치(152 및 154)가 온 상태로 되고, 트랜지스터 스위치(151 및 155)는 오프 상태로 된다.
다음에, 인접하는 서브 블록 SB12 및 SB13 사이에서는, 기입 데이터 DIN(2)및 DIN(3)의 레벨이 다르기 때문에, 전류 방향 조정 회로(150)에서, 트랜지스터 스위치(153 및 156)는 오프 상태로 된다. 또한, 기입 데이터 DIN(2)=L 레벨, 또한, DIN(3)=H 레벨이므로, 트랜지스터 스위치(154 및 155)는 온 상태로 되고, 트랜지스터 스위치(151 및 152)는 오프 상태로 된다.
이에 따라, 전원 전압 Vcc∼기입 전류 제어 배선 /WCL11∼서브 블록 SB11의 선택 비트선∼기입 전류 제어 배선 WCL11∼기입 전류 제어 배선 /WCL12∼서브 블록SB12의 선택 비트선∼기입 전류 제어 배선 WCL12∼기입 전류 제어 배선 WCL13∼서브 블록 SB13의 선택 비트선∼기입 전류 제어 배선 /WCL13∼접지 전압 GND의 경로에, 기입 데이터 DIN(1)∼DIN(3)에 따른 비트선 기입 전류 ±Iw를 흘릴 수 있다.
이와 같이, 전류 방향 조정 회로(150)에 의해, 필요에 따라서, 비트선 기입 전류를 반환한 후에 다음의 서브 블록으로 전달할 수 있는 구성으로 한 다음에, 선택 메모리 블록에 속하는 복수의 서브 블록의 각각에서의 선택 비트선을, 전원 전압 Vcc및 접지 전압 GND의 사이에 직렬로 접속할 수 있다. 따라서, 1개의 전류 경로를 공유하여, 복수의 선택 비트선의 각각에 대하여, 병렬로 기입되는 기입 데이터 DIN의 각각의 비트에 따른 방향의 비트선 기입 전류를 흘릴 수 있다.
이러한 구성으로 함으로써, 제3 실시예에 따른 구성에서는, 제2 실시예에 따른 간이한 라이트 드라이버가 배치된 구성에서, 소비 전류를 증대시키지 않고, 복수 비트의 데이터를 병렬로 기입하는 것이 가능하다. 이에 따라, MRAM 디바이스의 소면적화 및 저소비 전력화를 도모할 수 있다.
또, 제3 실시예에서는, 3비트의 기입 데이터가 병렬로 기입되는 구성에 대하여 설명하였지만, 본원 발명의 적용은 이러한 구성에 한정되는 것은 아니다. 즉, 각 메모리 블록 MB에서의 서브 블록 SB의 분할 수를, 기입 데이터 DIN의 비트 수에 대응하여 결정하고, 인접하는 서브 블록 사이에 마찬가지의 전류 방향 조정 회로(150)를 설치함으로써, 임의의 비트 수의 기입 데이터를 병렬로 기입하는 것이 가능하다.
또한, 제2 실시예 및 제3 실시예에 따른 구성에서는, 비트선 기입 전류 ±Iw를 흘리기 위한 선택 비트선의 구동 전압을 전원 전압 Vcc및 접지 전압 GND로 하는 구성예를 나타내었지만, 이들 구동 전압으로서, 다른 전압 레벨을 적용하는 것도 가능하다.
또한, 라이트 드라이버 등을 구성하는 각 트랜지스터 스위치에 관해서도, 각각의 게이트로 입력되는 신호의 극성을 고려한 다음에, NMOS 트랜지스터 및 PM0S 트랜지스터 중 어느 것을 적용하여도 된다.
금회 개시된 실시예는 모든 점에서 예시이며 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 정의되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
본 발명에 따르면 소비 전류를 증대시키지 않고, 다비트 구성의 MRAM 디바이스의 구성이 가능하다. 이에 따라, MRAM 디바이스의 소면적화 및 저소비 전력화를 도모할 수 있다.

Claims (3)

  1. K비트(K: 2 이상의 정수)의 기입 데이터를 병렬로 기입하는 박막 자성체 기억 장치에 있어서,
    행렬 형상으로 배치되고, 각각이 자기적으로 기입된 기억 데이터에 따른 전기 저항을 갖는 복수의 메모리 셀과,
    메모리 셀 행에 각각 대응하여 설치되고, 데이터 기입 시에, 선택 행에서 일정 방향의 소정 기입 전류를 흘리기 위한 복수의 라이트 디지트선과,
    메모리 셀 열에 각각 대응하여 설치되고, 상기 기입 데이터의 레벨에 따른 방향의 데이터 기입 전류를 흘리기 위한 복수의 비트선과,
    각각이, 상기 K비트의 기입 데이터의 기입 대상으로 선택된 K개의 선택 열에 각각 대응하는 K개의 선택 비트선의 1개를 흐르는 상기 데이터 기입 전류를, 필요에 따라 반환하기 위한 적어도 K개의 전류 귀환 배선과,
    상기 K개의 선택 비트선에 대하여, 상기 K비트의 각각에 따른 방향으로 상기 데이터 기입 전류를 흘리기 위한 라이트 드라이버
    를 포함하며,
    상기 라이트 드라이버는, 상기 데이터 기입 시에서, 상기 K개의 선택 비트선 및, 상기 전류 귀환 배선 중의 L개(L: 0 이상 K 이하의 정수)를, 제1 및 제2 전압 사이에 직렬로 접속하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치에 있어서,
    각각이 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이와,
    복수의 메모리 행에 각각 대응하여 설치되고, 데이터 기입 시에, 선택 행에서 일정 방향의 소정 전류를 흘리기 위한 복수의 라이트 디지트선과,
    복수의 메모리 열에 각각 대응하여 설치되고, 데이터 기입 시에 선택 열에서 기입 데이터의 레벨에 따른 방향의 데이터 기입 전류를 흘리기 위한 복수의 비트선과.
    상기 복수의 비트선의 일단측 및 타단측의 각각에 대응하여 상기 메모리 셀행을 따른 방향으로 배치되고, 상기 복수의 비트선에 의해 공유되는 제1 및 제2 기입 전류 제어 배선과,
    상기 데이터 기입 시에, 상기 제1 및 제2 기입 전류 제어 배선의 한쪽을 제1 전압과 접속하기 위한 제1 접속 제어부와,
    상기 데이터 기입 시에, 상기 제1 및 제2 기입 전류 제어 배선의 다른 쪽을 제2 전압과 접속하기 위한 제2 접속 제어부와,
    상기 복수의 메모리셀 열에 각각 대응하여 설치되고, 열 선택에서 활성화되는 복수의 열 선택선과,
    각 상기 메모리 셀에 대응하여 설치되고, 상기 복수의 열 선택선 중의 대응하는 1개의 활성화에 응답하여, 상기 제1 및 제2 기입 배선의 사이에 대응하는 비트선을 접속하는 라이트 드라이버
    를 포함하는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치에 있어서,
    각각이 자기적으로 기입된 기억 데이터에 따라 변화하는 전기 저항을 갖는 복수의 메모리셀이 행렬 형상으로 배치된 메모리 어레이,- 상기 메모리 어레이는 메모리 셀 행의 방향을 따라 복수의 메모리 블록으로 분할됨-
    상기 복수의 메모리 셀 행에 각각 대응하여 설치되고, 데이터 기입 시에, 선택 행에서 일정 방형의 소정 기입 전류를 흘리기 위한 복수의 라이트 디지트선과,
    복수의 메모리 셀 열에 각각 대응하여 설치되고, 상기 각 메모리 셀 열에서 상기 복수의 메모리 블록으로 각각 대응하여 분할되는 복수의 비트선과,
    상기 복수의 메모리 셀열에 각각 대응하여 설치되고, 각각이 상기 복수의 메모리 블록에 의해 공유되어, 열 선택 결과를 전달하기 위한 복수의 열 선택선과,
    상기 복수의 비트 선에 각각 대응하여 설치되고, 상기 복수의 비트선 중의 대응하는 1개에 기입 데이터의 레벨에 따른 방향의 데이터 기입 전류를 흘리기 위해, 상기 복수의 열 선택 선 중의 대응하는 1개의 활성화에 응답하여 동작하는 복수의 라이트 드라이버
    를 포함하는 박막 자성체 기억 장치.
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