TW569216B

TW569216B - Thin film magnetic memory device

Info

Publication number: TW569216B
Application number: TW091120869A
Authority: TW
Inventors: Tsukasa Ooishi
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-12-21
Filing date: 2002-09-12
Publication date: 2004-01-01
Also published as: US7072207B2; US7272064B2; US20030117839A1; US20060239067A1; KR100503587B1; JP2003196973A; US20040160822A1; CN1427415A; KR20030052955A; US6714443B2; DE10237523A1

Description

569216 五、發明說明（1) [技術領域] 本發明係關於薄膜磁性體記憶裝置，更特定而言，是關於備有具磁性隨道接面（MTJ ·· Magnetic Tunnei Juncti⑽ )的記憶單元的隨機存取記憶體。 [背景說明] 作為可以低消耗電力進行非揮發性資料記憶的記憶裝置 ’MRAM(Magnetic Random Access Memory :磁性隨機存取記憶體）正受到廣泛的注目。MRAM裝置係為採用形成於半導體積體電路的多個薄膜磁性體，將進行非揮發性資料兄憶的各薄膜磁性體作為記憶單元，可進行隨機存取憶裝置。 ° 尤其是’近年來，發表了藉由將利用磁性隧道接面的薄膜磁性體用作為記憶單元，致使M R A Μ裝置的性能得到飛躍性進步的技術事項。關於備有具備磁性隧道接面的記憶單元的 MRAM裝置’已在n A l〇ns Read and Write Non -Volatile Memory Array Using a Magnetic Tunnel

Junction and FET Switch in each Cell :用於10ns 讀出及寫入非揮發性記憶體陣列之各記憶單元中的磁性隧道接面及FET 開關，’，ISSCC Digest of Technical Papers, ΤΑ7· 2，Feb· 2000·及丨,Nonvolatile RAM based on Magnetic Tunnel Junction Elements ··基於磁性隨道接面元件的非揮發性隨機存取記憶體”，ISSCC Digest of

Technical Papers，TA7.3，Feb. 200 0·等技術文獻中已有揭示。

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圖1 6為顯示具有磁性隧道接面 ^ ^ Γ TUT τ h _ 一 ❿干〜V 間，：’、、Μ τ J δ己憶單元」）的構成的概略圖。料二：：2 sM!J記憶單元包括：響應磁性寫入的記憶資，的貝料位準進行電阻變化的隨道磁性電阻元件TMR、及 SRT p, rt? ^ ,存取電明體AM係於位元線BL及源極線 _間，與隧道磁性電阻元件TMR串聯連接。其中，代表性 ;I體二成於半導體基板上的場效型電晶體適用作為存取對=ΜΠ記憶單元，設置有分別流動資料寫人時方向互異的育料寫入電流用的位元線BL及寫入數位線肌，·指示資料讀出料字線WL 於資料讀出時將隨道磁性電阻元件TMR下拉至接地電壓GND用的源極線SRL。於資料讀出時，響應存取電晶體ATR的接通，隧道磁性電阻元件tmr電性耦合於源極線SRL(接地電壓GND)及位元線礼間。圖1 7為說明對於MTJ記憶單元的資料寫入動作的概念圖0

參照圖1 7，隧道磁性電阻元件TMR包括··具有固定的指定磁化方向的強磁性體層（以下，也簡稱為「固定磁化層」）F L，及沿響應外部的施加磁場的方向磁化的強磁性體層（以下’也簡稱為「自由磁化層」）VL。固定磁化層fl 與自由磁化層VL間，設有由絕緣體膜形成的隧道障壁（隨道膜）T B。自由磁化層V L係響應寫入的記憶資料的位準，沿與固定磁化層F L相同的方向或與固定磁化層F [相反的方向磁化。藉由此等固定磁化層F L、隱道障壁τ β及自由磁化

569216 五、發明說明（3) "" 層V L，形成磁性隧道接面。隧道磁性電阻元件TMR的電阻係響應固定磁化層几及自由磁化層VL的各自磁化方向的相對關係進行變化。具體而言，隧道磁性電阻元件TMR在固定磁化層FL的磁化方向與自由磁化層VL的磁化方向為平行的情況，成為最小電阻值

Rnnn，而兩者的磁化方向為相反（反平行）的情況，則成為最大值Rmax。於資料寫^時，字線WL被非活性化，接通存取電晶體 ATR。該狀態下，磁化自由磁化層η用的資料寫入電流分別於位兀線BL及寫入數位線WDL向響應寫入資料位準的方向流動。圖1 8為說明資料寫入時之資料寫入電流與隧道磁性電阻兀件的磁化方向的關係的概念圖。 $圖1 8其杈轴Η(EA)顯示隧道磁性電阻元件内的自由㈣層VL中施加於磁化容易軸(EA:Easy Αχΐ3)方向 ί ϊ II s l Itu：111 ^ vl t ^ ^ urn、八w似士 Hard Axis)方向的磁場。磁場H(EA)及雷a # g79 Γ於藉由流過位元線BL及寫入數位線WDL的電k所產生的2個磁場的各一者。 Μ T J記憶單元中，固定成展p ^ ^ ^ 固疋磁化層FL的固定磁化方向，係沿者自由磁化層VL的磁化交总細古& 憶資料的位準(””及易=化2磁化層VL響應記 ϋ ) /σ著磁化各易軸方向，沿斑固定磁化層FL平行或反平行（相反）方向磁化τ 單元對應自由磁化層VL的二種類的磁化方向，可記憶^^的

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C:\2D-C0DE\9Ml\91120869.ptd 569216 五、發明說明（5) 圖1 9為說明從MTJ記憶單元的資料讀出的概念圖。參照圖1 9，於資料讀出時，存取電晶體ATR響應字線乳的活性化而接通。藉此，隧道磁性電阻元件TMR在接地電壓GND以下拉的狀態與位元線BL電性耦合。該狀態下，若以指定電壓下拉位元線B L，則響應隧道磁性電阻元件TMR的電阻、亦即響應MTJ記憶單元的記憶資料的位準的記憶單元電流I ce 1 1，通過含有位元線讥及隧道磁性電阻元件TMR的電流通路。例如，藉由將該記憶單元電流I ce 1 1與指定的基準電流比較，可從MTJ記憶單元讀出記憶資料。如此，隧道磁性電阻元件TMR係響應根據所施加的資料寫入磁場而可改寫的磁化方向而使其電阻變化，因此，藉由分別對應隧道磁性電阻元件TMR的電阻Rmax ARmin，與圮憶資料的位準（π 1"及π 〇 ")，即可執行非揮發性的資料記憶。圖2 0為製作於半導體基板上的μ τ j記憶單元的構造圖。參知、圖2 0 ’半導體基板s υ Β上形成的存取電晶體A T R具備，η型區域之源極/汲極區域51〇、52〇、及閘極53〇。源極/汲極區域510介由形成於接觸孔5 41的金屬膜，與源極線SRL電性搞合。寫入數位線WDL形成於源極線SRL的上層所設的金屬配線層。隧道磁性電阻元件TMR係配置於寫入數位線wdl的上層側。隧道磁性電阻元件TMR介由形成於連接片SL及接觸孔 540的金屬膜’與存取電晶體ATR的源極/汲極區域52〇電性

569216 五、發明說明（6) 柄合。連接片S L係用以使隧道磁性電阻元件τ μ r盘晶體ATR電性搞合而設，由導電性物質所形成。人子取電位元線BL與隧道磁性電阻元件TMR電性叙合，< 磁性電阻元件T M R的上層側。如已說明之，於次，於隱道〜貝料窝時，有必要將資料寫入電流流過位元線此 .八 WDL的兩者。另一方面，於資料讀出時，例如益、、天 4 」s错由將字綠 WL驅動為高電壓狀態，以接通存取電晶體ATr。益i τ跟稽此，介由存取電晶體ATR下拉至接地電壓GND的隧道磁性電阻元與位元線BL電性耦j合。 π件如此，MRAM裝置中，於資料寫入時，有必要將資料寫入電流供給對應成為資料寫入對象的選擇記憶單元的寫入數位線WDL及位元線BL的兩者。此等資料寫入電流，由於有必要於選擇記憶單元的隧道磁性電阻元件TM]R中產生指定強度以上的資料寫入磁場，因而，一般需要有數毫安級的位準。另一方面，在半導體記憶裝置之適用領域中，要求資料

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五、發明說明（7) 的磁場。也就是說，對應於位元線BL及寫入數位線w儿中 -者’有必要配置響”入資料位準來控制資料寫入電流的方向用的寫入驅動器。如此之寫入驅動器有必要對應配置於記憶單元的各行或各列’因而，若其構成複雜化，則要將MRAM裝置小面積化會有困難。 [發明之概要] 本發明之目的在於，提供消耗電流低的多個位元構成的 MRAM裝置的構成。本發明簡略而言，係為平行寫入K個位元（κ為2以上的整數）之薄膜磁性體記憶裝置，其具備多個記憶單元、多條寫入數位線、多條位元線、至少K條電流反饋配線及寫入驅動器。多個記憶單元係配置成行列狀，分別具有響應磁性寫入的記憶資料的電阻。多條寫入數位線係分別對應於記憶單元列而設，於資料寫入時，於多條寫入數位線選擇列流動一定方向的指定寫入電流。多條位元線係分別對應於記憶單元行而設，流動響應寫入資料位元的方向的資料寫入電流。各電流反饋配線係為根據必要折返資料寫入電流，該資料寫入電流係流過分別對應於K位元寫入資料之寫入對象所選擇的K個選擇行的K條選擇位元線之1條。寫入驅動器係對於K條選擇位元線的各位元線，沿響應K位元的各位元的方向流動資料寫入電流。寫入驅動器係於資料寫入時，將K條選擇位元線及電流反饋配線中的L條（L為〇以上K以下的整數），串聯連接於第1及第2電壓間。此外’最好於K條選擇位元線中的第i條（i為1以上（K-；[)

C:\2D^DE\91-ll\91120869,ptd 569216 五、發明說明（8) =:2 f數)選擇位元線中’當分別對應第i條及第(.+1、二=擇=&線的“資料的位元為相同位準時，流2第· 條，擇位元線的寫入流，子-入弟，線。“反饋配線折返後，傳輸至第(⑴)條選擇位元如此之薄膜磁性體記憶裝置中，在鄰接之 ΪΠ以線寫入電流的情況，•由對應 ft :: 配線折返後，傳輪至下-選擇位元、，泉。因此，串聯連接多條選擇位元線，亦即在丘享〗條 J料的狀態下’可於各選擇位元線流動響應多'個位元的冩入貝料的各位元方向的位元線寫入電流。其結果，不致增大消耗電流，而可平行寫入多個位元的資料。此外’其較佳形態為，電流反饋配線設於與多條位元線互異的配線層。各記憶單元包括：具有響應記憶資料的電阻的磁性電阻元件；及於對應的位元線與1條電流反饋配線間與磁性電阻元件串聯電性耦合，於資料讀出時選擇性接通的存取元件。於資料讀出時，各電流反饋配線與指定電壓耦合。藉此，共享地供給接地電壓於資料讀出時用的信號線’ 無需設置新的配線即可配置電流反镇配線。若根據本發明之其他態樣，為一種薄膜磁性體記憶裝置，具備，記憶體陣列，分別由具有響應磁性寫入的記憶資料進行變化的電阻的多個記憶單元配置成行列狀；多條寫入數位線，分別對應於多個記憶單元列而設，用以於資

C:\2D-CODE\91-ll\91120869.ptd 第12頁 569216 、發明說明（9) 料寫入時，於選擇列中流動一定方向的指定電流；多條位元線，分別對應記憶單元行而設，用以於資料寫入時，於 f擇列中流動響應寫入資料的位準方向的資料寫入電流；第1及第2寫入電流控制配線，分別對應多條位元線的一端側及另一端側沿記憶單元列的方向配置，且藉由多條位元，而共享；第丨連接控制部，用以於資料寫入時，將第1及第2寫入電流控制配線中一者與第1電壓連接；第2連接控制部’用以於資料寫入時，將第1及第2寫入電流控制配線中另一者與第2電壓連接；多條行選擇線，分別對應於多，兄憶單元行而設，且於選擇行被活性化；及寫入驅動為，分別對應於各記憶單元行而設，響應多條行選擇線中對應的1條的活性化，連接對應於第丨及第2寫入電流控制配線間的位元線。此外，其較佳形悲為，寫入驅動器包括：第丨位元線驅開關，設於對應的位元線的一端側及第丨寫入電流控配線間，響應對應的行選擇線的活性化導通；&第2 ^ 線驅動開Μ，設於對應的位元線的另一端側及第2寫流控制配線間，響應對應的行選擇線的活性化導通。或疋，其較佳形態為，薄膜磁性體記憶裝置，係 =固位。元（KW以上的整數）的寫入資料，記憶體陣列丁仿 ^记憶早兀仃的方向，分割為對應寫入資料的各位，、 1至K(1(為2以上的整數）的1(個次塊。及的為制配線’分別對應地分配於Κ個次塊I。第1寫電流控接於對應第1個次塊的第1及第2寫入電流控制^工的制—部發者

569216 五、發明說明（ίο) 與第1電壓間，第2連接和：在丨及第2寫入電流控制配線工的/、接於對應第K個次塊的第1 體記憶裝置又具傷，配置^與第2 ^間°薄膜磁性分別對應2個次塊的各2條次塊間^以控制的連接的電流方向調整電路《寫入電流控制配線間 (κ_υ以下的整數）及己Λ於第1個α為1以上路’係響f寫：資料的第i個及第(⑴)個二;；電果’控制流過第1個次塊的資料寫入電流的朝向第(1+1)個次塊的傳輸方向。 v u 如此之薄膜磁性體記憶農置，使用串聯連則個次塊中被分別選擇的K條位7L線的電流通路，可無需增大消耗電流，平行寫入多位兀的資料。藉此，可圖獲财0裝置的小面積化及低消耗電力化。 <1 若根據本發明之其他態樣，為一種薄膜磁性體記憶裝置，具備，記憶體陣列、多條寫入數位線、多條位元線、多條行選擇線及多個寫入驅動器。記憶體陣列包括配置成行列狀，分別具有響應磁性寫入的記憶資料進行變化的電阻的多個記憶單元。記憶體陣列係沿記憶單元列的方向被分割為多個記憶塊。多條寫入數位線係分別對應於多個記憶單元列而設’於資料寫入時，在選擇列中流動一定方向的指定寫入電流。多條位元線係分別對應多個記憶單元行而設，於記憶單元行中分別對應多個記憶塊分割配置。多條行選擇線係分別對應於多個記憶單元行而設，分別藉由多個記憶塊而共享’傳輸行選擇結果。多個寫入驅動器係

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分別對應於多條位元線而設，為於多條位元線中對應的】條流動響應寫入資料位準的方向的資料寫入電流，^響應多條行選擇線中對應的1條的活性化進行動作。 S〜如此之薄膜磁性體記憶裝置中，在將記憶體陣列沿行方向分割為多個記憶塊的構成中’不致增加信號配線數而可將行4擇結果傳輸至各記憶&。據此，可有效使記憶體陣列大容量化。 [較]圭實施例之說明] 以下，參照圖式詳細說明本發明之實施例。又，圖中之相同元件編號顯示相同或相當的部分。

(實施例1) 參照圖1，本發明之實施例之MRAM裝置1，係響應來自外部的控制信號CMD及位址信號ADD進行隨機存取:^執行寫入資料DIN的輸入及讀出資料D〇UT的輸出。 … MRAM裝置丨具備’控制電路5，響應控制信號⑽來控制 MRAM裝置1的全體動作；及記憶體陣列丨〇，含 $ 列狀的MT J記憶單元MC。口又”、n

記憶體陣列1 0中，分別對應MTJ記憶單元的列，配字線WL及寫入數位線WDL，分別對應MTJ記憶單元的疒，置有位元線BL及源極線SRL。圖1中，顯示代表 Y 1

個MTJ記憶單元MC、對應於此的字線乳、冑^ 位元線BL及源極線SRL的配置。 u々WDL MRAM裝置1又具備，列解碼器2〇，用以解碼藉由位號所示列位址RA，執行記憶體陣列丨〇的列選' > ^ ’ 4 丁碼 ^

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25，用以解碼藉由位址信號ADD所示的行位址α，憶體陣列1 0的行選擇；及讀出/寫入控制電路3〇。丁 6己讀出/—寫入控制電路30，係為總稱於資料寫入時流應寫入貢料D I N的資料寫入電流於位元線乩用的電路β 資料讀出時流動資料讀出電流於位元線BL用的電路、' 料讀出時生成讀出資料DOUT用的電路等者。及黃寫入數位線WDL係於隔著記憶體陣列丨〇而在與列解 2 0相反側的區域，與接地電壓GND耦合。 .、、、為參照圖2，在實施例}之構成中，記憶體陣列1〇方向分割為多個記憶塊MB。者列列解碼器2 0備有，分別對應於記憶塊Μβ而設的多個線驅動器21。各數位線驅動器21響應未圖示的解碼電2 列位址RA的解碼結果，控制對應之記憶塊的寫入數位線 WDL的活性化。具體而言，各數位線驅動器21係將選擇的寫入數位線WDL與電源電壓Vcc耦合。藉此，被活性化的寫入數位線WDL，其兩端分別與電電壓Vcc及接地電壓GND連接。據此，對於被活性化的寫入數位線WDL，可流動列方向的資料寫入電流。。列方向”的資料寫入電流I p具有無關於寫入資料的位準的一定方向。另一方面，各數位線驅動器21，針對非選擇的寫入數位線WDL，固定於接地電壓GND。藉此，非選擇的寫入數位線 WDL不流動列方向的資料寫入電流丨p。为別對應於5己憶單元行而設的位元線儿，係分配於每一記憶塊MB，而獨立配置。各記憶塊MB中，流動於位元線阢

569216 五、發明說明（13) 之資料寫入電流的供給，係藉由配置於寫入驅動器帶1 1的寫入驅動器所控制。寫入驅動器帶11分別設於鄰接之記憶塊間的區域、及位於兩端的記憶塊外側區域。上述實施例1之構成中，選擇此等記憶塊中1個記憶塊 MB，於所選擇的記憶塊（以下，也稱之為「選擇記憶塊」）中，將1條寫入數位線WDL活性化，同時，並聯選擇K條（K 為2以上的整數）位元線BL。又，說明了藉由串聯連接K條所選擇的位元線（以下，也稱為「選擇位元線」），不會招致流入位元線的資料寫入電流（以下、也稱為「位元線寫入電流」）的增大，而可平行寫入K位元的資料的陣列構成。圖3A及圖3B中，顯示K = 3的情況，也就是說，同時選擇3 條位元線，平行寫入3位元資料的情況的位元線寫入電流的供給方式。實施例1之構成中，配置有設於對應各記憶單元行的金屬配線層Μ1上的位元線BL ;及使用不同的金屬配線層M2而設的電流反饋配線RL。藉由將位元線BL與電流反饋配線RL 配置於互異的金屬配線層上，可於特定的金屬配線層迴避配線間距的過密化。電流反饋配線RL有必要至少配置Κ

條，且分別與Κ條選擇位元線--對應。電流反饋配線RL 也可為配置於各記憶單元行的構成。圖3Α及圖3Β中，顯示分別對應所選擇的3個（Κ = 3 )的記憶單元行的選擇位元線BL1〜BL3、及對應的電流反饋配線 RL1〜RL3。如已說明之，分別流入選擇位元線BL1〜BL3的

C:\2D-CODE\91-ll\91120869.ptd 第17頁 569216 五、發明說明（14) ----—_ 位元線寫入電流’有必要具有響應寫入資料(3位元）的各位元的方向。角T才V 〇 7C )的各圖3Α顯示鄰接之選擇位元線。干丨儿凡、、承間寫入位準旦況的位元線寫入電流的供仏方彳如i 枓的h 包l w 1八、、、口万式。例如，中，對於選擇位元線BL1及BL3寫入:在HdA所不例位元線BL2則寫入"1"資料。也就貝而對於選擇及BL3内浐入耷入”n"次二也就疋既，於選擇位元線BL1 i擇位开用的位元線寫入電流士，而於 +Iw。气1貝枓用的位元線寫入電流在如此之情況，鄰接之選擇位 ^ 一端側彼此或其另一端侧彼此二=，稭由順序連接其 J後此’可將寫入所需資元線寫入電流流入1條電路通踗、枓用的位電性搞合選擇位元線阳及BU -端側（近側）彼W性搞^選擇位το線BL2及BL3的另—端侧（遠側）彼此。

錯此，對於串聯連接的選擇位元線BU MRAM裝置之1位元量的位亓綠官 ^ , 稽田白知里J位兀線寫入電流可執行多個位元（3 位元）的貧料寫入。圖3B顯示鄰接之選擇位元结M “门μ、住一 u 一坪证兀線間相同位準貧料的情況的位兀線寫入電泌的供給方式。例如，在圖3Β所示例中，對於選擇位元線BU〜BL3的各位元線分別寫入"〇” y 是說，選擇位元線BU〜BL3的各位元線内流入寫入"〇"資料用的位元線寫入電流—I w。. 選擇位元㈣w #如H下’ s由於鄰接之乃门的電机，因而，即使耦合選擇位元線彼此也無法流動所需方向的電流。评

569216 五、發明說明（15) 因此，在有必要對於鄰接之選位元線寫入電流的情況，力蚀田斜座外艮得輪相同方向的 /5 # S& ^ΡΤ ^ ^ 在使用對應δ亥選擇位元線的電流反饋配、、泉RL將位兀線寫入電流折返後，電反饋配線與鄰接之選擇位元線間，傳輸位元線寫二；流：例=耷有^要對於下一選擇位元線虬2傳輸相同方向的二Λ入Λ 對應選擇'立元、㈣1的電流反饋配線 ’、瓜入選擇位元線BL1的位元線寫入電流。藉由電流反饋配線RL1所折返的位元線寫入電流一選擇位元線BL2。且俨而一、登徑从- μ η ，、肢而吕，選擇位兀線BL1及電流反饋配線RL1的一端側（近側）《皮此電性耦合，電流反饋配線 RL1與選擇位元線BL2的另一端側（近遠側）彼此電性耦合。相同地，為了對於下一選擇位元線BL3也傳輸相同方向的位元線寫/入電流’其對應選擇位元線BL2的電流反饋配線RL2 ’仍係折返流入選擇位元線BL2的位元線寫入電流。另外’藉由電流反饋配線RL2所折返的位元線寫入電流，被傳輸至下一選擇位元線BL3。也就是說，選擇位元線BL2 及電流反饋配線RL2的一端側（近側）彼此電性耦合，電流

(I 反饋配線RL2與選擇位元線BL3的另一端側（遠側）彼此電性耦合。藉此’即使在藉由各選擇位元線寫入相同位準資料的情況’藉由習知MRAM裝置之1位元量的位元線寫入電流可對於串聯連接的選擇位元線BL 1〜BL3執行多位元（3位元）的資料寫入。 C:\2D.C0DE\91-ll\91120869.ptd 第19頁 569216 、發明說明（16) 蒼知、圖4 ’同時分別對應作為資料寫入的對象的3條 (K-3)遥擇位元線bli〜BL3的兩端，配置寫入驅動器lla及 1 b 相同的寫入驅動态11 a及11 &係配置於由並聯成為κ位元資料寫入對象的K條選擇位元線所構成的位元組内。換吕之’圖4所示3條（K = 3)選擇位元線BL1〜BL3，構成相同的位元組GR。

配置於選擇位元線1〜BL3的一端側的寫入驅動器11 a ，包括·電晶體開關4 0，設於寫入第工個位元的選擇位元線BL1的一端側與電源電壓Vcc間；電晶體開關41a、42a、 43a/分別設於對應的選擇位元線BL及電流反饋配線間 ’電晶體開關41b、42b，分別設於電流反饋配線RL1、RL2 與下一選擇位元線BL2、BL3間；電晶體開關41C、42c，設於f接之選擇位元線間；及電晶體開關45，電性耦合於寫入第3個（最終）位元的選擇位元線b ^ 3與接地電壓(j n D間。電晶體開關41a係電性耦合於選擇位元線BL1及電流反饋配線RL1的一端側彼此間。電晶體開關42a係電性耦合於選擇位元線BL2及電流反饋配線rl2的一端側彼此間。電晶體開關43a係電性耦合於選擇位元線BL3及電流反饋配線仏^ 的一端側彼此間。

電sa體開關4 1 b係電性耗合於電流反饋配線r l 1及選擇位元線BL2的一端側彼此間。電晶體開關42b係電性耦合於電流反饋配線RL2及選擇位元線Bl3的一端側彼此間。電晶體開關4 1 c係電性耦合於選擇位元線及儿2的一端側彼此間。電晶體開關42c係電性耦合於選擇位元線BL2及BL3的

C:\2D-C0DE\91-ll\91120869.ptd 第20頁 569216 五、發明說明（17) 一端側彼此間。寫入驅動器1 lb係配置於選擇位元線bli〜BL3的另一端側’含有電晶體開關5 0、5 1 a〜5 1 c、5 2 a〜5 2 c、5 3 a、5 5 。電晶體開關50、51a〜51c、52a〜52c、53a、55，係與寫入驅動器11a内的電晶體開關4〇、41a〜41c、42a〜42c 、4 3a、45等相同，分別配置於選擇位元線BL1〜BL3及電流反饋配線RL1〜RL3的另一端側。 /參照圖5，位元線電流控制電路3丨係響應平行寫入的3位元（K = 3 )的寫入資料，生成控制構成配置於選擇位元線一端側的寫入驅動器11 a的電晶體開關群的導通、切斷用的寫入控制信號WTO、WTla〜WTlc、WT2a〜WT2c、WT3a。以下之說明中，也稱K位元寫入資料])丨N的各位元為寫入資料 DIN( I )( I為1〜κ的整數）。、

位元線電流控制電路3 1具有，反轉第1個位元的寫入資料D I N (1 )的反相器I va 1 ;及反轉下一個位元的寫入資料 DIN(2)的反相器iva2。又，以下之說明中，分別*/DIN (1) 〜/DIN(3)來顯示寫入資料Dud) 〜DIN(3)的反轉位準。位元線電流控制電路31又包括：邏輯電路61&，將寫入肓料/DIN(l)及/DIN(2)的AND邏輯演算結果作為寫入控制信號WTla輸出；邏輯電路6ib，將寫入資料din(1 )及din (2) 的AND邏輯演算結果作為寫入控制信號WTlb輸出；邏輯電路61c，將寫入資料/DIN(1)&DIN(2)的AND邏輯演算結果作為寫入控制信號WTlc輸出；及邏輯電路61d，輪出寫

569216 五、發明說明（18) 入控制信號WTlb及WTlc的OR邏輯演算結果。位元線電流控制電路3 1又包括：反相器I vb丨，反轉邏輯電路61d的輸出；反相器I Vb2，反轉寫入資料din(3);邏，電路62a，將反相器IVbl及IVb2的各自輸出的AND邏輯演异結果作為寫入控制信號WT2a輸出；邏輯電路62b，將邏輯電路61d的輸出與寫入資料DIN(3)間的AND邏輯演算結果作為寫入控制信號WT2b輸出；邏輯電路Me，將反相器 Ubl的輸出與寫入資料DIN(3)間的AND邏輯演算結果^為 $入控制信號WT2c輸出；及邏輯電路62d，輸出寫入控制信號WT2b及WT2c間的OR邏輯演算結果。 “位兀線電流控制電路3丨又包括：反相器丨Vc丨，反轉邏輯電路62d的輸出；反相器ivd，反轉寫入資料DiN(3);反相 =IVc2，再反轉反相器iVd的輸出；邏輯電路63a，將反相杰I V c 1及I v C 2的各自輸出間的A N D邏輯演算結果作兔皆x 控制信號WT3a輸出；邏輯電路63b，生成邏輯電路62d’的出與寫入資料/DIN(3)間的AND邏輯演算結果；及邏輯: 63c，生成與反相器iVcl的輸出及寫入資料/DIN( AND邏輯演算結果。】的於寫入驅動器1 la中，電晶體開關4〇響應第1個位入資料DIN(l)進行導通、切斷。電晶體開關41a〜4ic j別響應寫入控制信號WTla〜WTlc進行導通、切斷，電曰二關423〜42(：分別響應寫入控制信號界丁2&〜评112〇進行=汗切斷’電晶體開關43a響應寫入控制信號WT3a進行^、切斷。電晶體開關45響應第3個位元的寫入資料的反轉^寫、

C:\2D-C0DE\9Ml\91120869.ptd 第22頁 569216

569216 五、發明說明（20)

Vcc耦合的一方），在寫入資料dIN( 1)及DIN(2)的位準互異的情況，與下一選擇位元線B L 2連接。具體而言，電晶體開關41c及51c的任一方，響應寫入資料DIN(l)及DIN(2)的位準導通。圖5顯示鄰接之位元線間流入相互逆方向的位元線寫入電流的情況的寫入驅動器的控制。

如圖5所示’在位元線寫入電流+丨w流入位元線BL1及位元線寫入電流-I w流入位元線BL2的情況，電晶體開關40導通及電晶體開關50切斷。藉此，電源電壓vcc與位元線BL1 的一端側連接。又，由於分別流入位元線礼1及BL2的位元線寫入電流的方向互異，因而，電晶體開關4丨a、4丨b、 5 1 a、5 1 b分別被切斷。又，由於位元線寫入電流_丨w流入位元線BL2，因而，電晶體開關51c導通，電晶體開關4U 切斷。位兀線BL2及BL3之間也配置相同的構成。據此，在相互逆向的位tl線寫入電流流入位元線BL2及此3的情況，電晶體開關42a、、42b 42a、52b分別被切斷。又，在位元線寫入電流+Iw流入位元線BL3的情況，電晶體開關42c導通，電晶體開關5 2 c被切斷。

又，對應於寫入資料的第3個（最終）位元的選擇位元線 BL3的一端側及另一端側，係藉由電晶體開關45及”，選擇性地與接地電壓GND連接。關於電晶體開關45及55中任一者是否，通，係響應寫入資料DIN(3)來決定。據此，藉由電源電壓Vcc〜電晶體開關4〇〜選擇位元線

C:\2D-OODE\9Ml\91120869.ptd 第24頁 569216 五、發明說明（21) BL1〜電晶體開關5ic〜ip渥- MDTri 選擇位元線BL3〜電晶體開關55 ^ f〜電晶體開關42C二對於串聯於電源電壓二電謂D的通路 BL1 ^BL3 ^ ^^ Λ ^ ^ ^ ^ ^ ^ ^ 元線寫入電流Hw、七Ϊ:'擇位几線間相互逆方向的位電ί 對ί最終位元的選擇位元線此3對應的邏輯、 _ c，為維持電路構成的連續性雖有記载，佴也二^此等的配置。也就是說，於位元線BL3之後’再炎 :連接執行資料寫入用的選擇位元線的情況，可為對再於追力口 =選擇位几線及與此對應的電流反饋 | = :=4213相同的電晶體開關楊，再配置與電、晶 -開關41c及42c相同配置的電晶體開關43c的構成。圖6顯示流入與各選擇位元線相同方向的位元入 =情況的寫广驅動器的控制。圖6顯示於選擇位元線犯〜B L 3之各位元線’流入寫 „ 、'、 HW的情況。 L冑入1 用的位疋線寫入電流兹=圖6 ’為了於位元線Bu流入位元線寫入電流+iw， V k電晶體開關40及50中響應寫入資料DIN(1)所選晶體開關40，而切斷電晶體開關5〇。在選擇位元線BL1及BL2間流動相同方向的位元線寫入電及】/分別切斷配置於此等選擇位元線間的^ ^ c。又’在未與選擇位元線B l 1的一端側及另一知側的電源電壓Vee連接的-方，與對應的電流反饋配線 RL1連接。也就是說，響應寫入電流D丨N (丨）的位準，選擇

C：\2D-CX)DE\91-11\91120869.ptd 第25頁 569216 五、發明說明（22) 電晶體開關4 1 a及5 1 a中任一方進行導通。又’電流反饋配線RL1係藉由電晶體開關4丨b或5 1 b與下 ’位元線BL2連接。具體而言，在寫入資料DIN(丨）= D I N (2 ) =π Γ的情況，如圖6所示，電晶體開關4丨b導通，而電晶體開關5 1 b切斷。相反地，在寫入資料d I n (1)= DIN(2) = "0”的情況，電晶體開關51t)導通，而電晶體開關 4 1 b切斷。藉此’遠擇位元線B L1及B L 2之各位元線内，可流入相同方向的位元線寫入電流+ IW或―IW。選擇位元線BL2及BL3間的連接也同樣控制。對於最終位元的寫入資料DIN(3)的位元線肌3，與圖5的情況相同，係響應寫入資料DIN( 3)的位元，藉由電晶體開關45及55中任一者與接地電壓GND耦合。如此，使用配置於每一記憶單元行的位元線BL及電流反饋配線RL，於鄰接之選擇位元線間產生逆方向的位元線電流的情況’連接鄰接之2條位元線的一端側彼此或另一端側彼此’產生折返用的位元線電流。相對於此，於鄰接之選擇位元線間·產生相同方向的電流的情況，藉由屬於相同記憶單元行的電流反饋配線RL折返位元線BL的電流，傳輸至下一記憶單元行的選擇位元線。如此，於各記憶單元行中，藉由適當使用形成於盥位元線BL互異之層的電流反饋配線RL，可介由根據必要^條數的電流反饋配線RL ’將多條選擇位元線串聯連接於電源電壓Vcc與接地電壓GND間。據此’可共享一條電流通路/而對

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569216 五、發明說明（23) 於多條選擇位元線中的各位元線，流入響應平行寫入的寫入資料DIN的各位元方向的位元線寫入電流。其結果無需增大消耗電流，而可平行寫入多位元的資料。又，實施例1之構成中，雖說明了將電流反饋配線RL作為再設於位元線BL上層的配線的情況，但是，電流反饋配線RL也可設於位元線BL的下層。例如，使用圖2 0之構造圖所示的，將存取電晶體ATR的源極電壓固定於接地電壓GND 用的源極線SRL，可實現電流反饋配線RL的功能。於資料寫入時’於各MTJ記憶單元中，由於存取電晶體ATR被接通，因而，源極線SRL與位元線bl間被電性隔離。據此’藉由再設置資料寫入時隔離源極線SRL與位元線 BL ’且資料讀出時電性耦合接地電壓GNd與源極線SRL的$ 二曰體開關，無需設置新的配線，即可將對應於各記憶單$ 行而設的源極線SRL作為電流反饋配線RL使用。相對於此，在將電流反饋配線礼設於位元線BL的上層白情況，由於隧道磁性電阻元件TMR的距離增大，因而可減 =從電流反饋配線RL所產生的磁場對選擇記憶單元以外白( MTJ記憶單元造成的不良影響。尤其是，㈣用於配線層數多的系統LSI(Large scale integFated

積體電路)等時，不會招致面積補償，而可合易配置電流反饋配線r L。 J 又，實施例1

w 1 4 τ〜咼入J位兀的寫入咨了說明M旦是，本發明之適用範圍並不僅限構成者。也就是說，^ 了平行寫入任意位元數的資

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569216 五、發明說明（25) 控制配線WCL及/WCL方面存在差異。圖7代表性顯示此等寫入電流控制配線WCL及/WCL中，分別對應於記憶塊MB1及 MB2的寫入電流控制配線WCL1、/WCL1及WCL2、/WCL2。又，上述實施例2之構成中，控制寫入電流控制配線 WCL、/WCL及電源電壓Vcc間的連接用的連接控制部1 1 〇 ; 及控制寫入電流控制配線WCL、/WCL及接地電壓GND間的連接用的連接控制部1 20，係對應於各記憶塊而設。又’为別對應於連接控制部1 1 〇及連接控制部1 2 〇，設置寫入電流控制電路1 3 0、1 3 5。寫入電流控制電路1 3 0、1 3 5 分別於資料寫入時’響應顯示寫入對象的記憶塊用的寫入塊解碼4唬WBDS及寫入資料D丨N，控制連接控制部丨〗〇及連接控制部1 2 0。订解碼裔25之行選擇結果係藉由行選擇線CSL傳輸至各 f人驅f 11帶1(Η °行選擇線CSL係對應於各記憶單元行而二1於選?行中被驅動為Η位準。各行選擇線CSL在多個記 Πt享。®此，為了適合於大容量化的構成，即使將 ^ ί Ρ列1 〇分剎為多個記憶塊的情況，也無需增加信號配數’即可將行選擇結果傳輸至各記憶塊。一二=圖8，於各記憶塊Μβ中對應各記憶單元行mcr配置位 ^降t寫入電流控制配線WCL、/WCL，係藉由對應的圮憶塊MB内的多個記憶單元行㈣所共享。 m J ΐ '己憶塊MB中，由於寫入驅動器帶及連接控制部的憶讎2的構成。；f €代表性地說”應記成於5己塊MB2中，各位元線BL係分別介由

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，，寫入驅動器的電晶體開關102及103，與寫入電流控制 •己、” L2、/WCL2電性耦合。電晶體開關1〇2及1〇3的閘極上連接對應的行選擇線CSL。 ^于解碼器25係響應從行位址α獲得的行解碼信號，將選擇行的行選擇線CSL驅動為η位準。、

連接控制部110上配置有，電性耦合於電源電壓Vcc盥入電流控制配線WCL2的一端側間的電晶體開關ηι ;及電… 性耦合於電源電壓Vcc與寫入電流控制配線/WCL2的一端間的電晶體開關112。又，連接控制部12〇上配置有，電性耦合於接地電壓GND與寫入電流控制配線WCL2的另一端側間的電晶體開關121 ;及電性耦合於接地電壓GND與寫入電流控制配線/WCL2的另一端側間的電晶體開關丨22。圖9顯示作為一例，將由記憶塊〇2内的塗黑部分所顯的記憶單元作為選擇記憶單元，選為資料寫入對象的俨況。月構成對應含有選擇記憶單元的記憶單元行的寫入驅動器的電晶體開關1 0 2及1 〇 3，係響應對應的行選擇線的活性^ 導通。藉此，對應於選擇記憶單元的選擇位元線，連接於寫入電流控制配線WCL2及/WCL2之間。 ' 又，響應流入選擇位元線的位元線寫入電流的方向、亦即進入選擇記憶單元的寫入資料位準，設定寫入電流控制配線W C L 2及/ W C L 2的電壓。例如，在將"〇資料寫入選擇士己憶單元的情況’為將位元線寫入電流_ I w流入選擇位元線，係將寫入電流控制配線/WCL2設定為Η位準（電源電壓

C:\2D.00DE\9Ml\91120869.ptd 第 3〇頁 — ---—. 569216 五、發明說明（27) ^。而將寫入電流控制配線WCL2設定為L位準（接地電壓開Ϊ 1^2的t _ 1 Q f ’ H位準的信號係輸入電晶體 $閘極，1位準的信號係輸入電晶體開關111的閘，部12°中，Η位準的信號係輸入電晶體開關 — '甲極’ L位準的信號係輸入電晶體開關1 2 2的閘極。错^ ，可於電源電壓vcc〜電晶體開關11 2〜寫入電流护制酉己2線/WCL2〜電晶體開關! 〇3〜選擇位元線〜電晶體開： GND = ^ t電流控制配線WCL2〜電晶體開關1 2 1〜接地電壓 ND的通路流入將"〇”資料寫入選擇記憶單元用的馬入電流-I w。相對於此，於非選擇記憶塊、例如記憶塊MB 1中，為了將連接控制部1 1 〇的雷曰驗P弓月7 、信號輸入各閘極，為了將n 切斷，將^位準的 .,99 ^ 為了將連接抚制邛120的電晶體開關121 ^ 位準的信號輸入各閘極。藉此，於非選擇圮憶塊中，寫入電流控制配線WCL及/耽定於接地電壓GND。糸固 J此，於非選擇記憶塊中，可防止未考慮在内的資料寫入電流流入位兀線。據此，彳防止資料誤寫，； <1 將MRAM裝置的動作穩定化。 & 」圖10顯示將” 1”資料寫入與圖9相同的選擇記況的動作。卞』丨月該情況’也藉由對應於選擇記憶單元的電晶體開關ι〇2 及103的導通，使選擇位元線連接於寫人電流控制配線

569216 五、發明說明（28) WCL2 及/WCL2 間。寫入電而將寫入又，為將位元線寫入電流+ I w流入選擇位元線流控制配線W C L 2係設定為Η位準（電源電壓y c c ) 電流控制配線/ W C L 2設定為L位準（接地電塵n D)。據此’於連接控制部11 0中，H位準的信號係輸入電晶體開關11 1的閘極，L位準的信號係輸入電晶體開關丨丨2的閘極。於連接控制部1 2 0中，Η位準的信號係輸入電晶體開關 1 22的閘極，L位準的信號係輸入電晶體開關丨2工的閘極。藉此，可於電源電壓V C C〜電晶體開關1 1 1〜寫入電流控制配線WCL2〜電晶體開關1〇2〜選擇位元線〜電晶體開關1〇3 〜寫入電流控制配線/WCL2〜電晶體開關122〜接地電壓 GND的通路，流入將”，，資料寫入選擇記憶單元用的位元線寫入電流+ I w。非選擇記憶塊中，與圖9所示者相同’對應的寫入電流控制配線WCL及/WCL的各配線，固定於接地電壓GND。接著’說明有關執行圖9及圖1〇所示的選擇記憶塊及非選擇記憶塊中之寫入電流控制配線的電壓控制用的寫入流控制電路130及135的具體構成。 . 參照圖11，寫入電流控制電路i 30具有分別設於議的反相器131及邏輯電路132、133。反相器ΐ3ι係將^ 於選擇/己憶塊的寫入資料DIN的位準反轉後輸出。邏輯雷’ 路1 32係接收顯示是否選擇對應的記广號画、資料寫入動作時被活性化㈣準^控2 = 及反相s 131的輸出’將此等的AND邏輯演算結果輸入電晶第32頁 C:\2D-O0DE\9M】\9]】20869.ptd 569216 五、發明說明（29) 體開關1 1 1的閘極。邏輯電路〗33係將寫入 WBDS、控制信號WE及寫入資料DiN門& Α " a η & 貝抖1^1Ν間的AND邏輯演算結果於入電晶體開關1 1 2的閘極。 t科戸^果輸據此，邏輯電路132及133的輪Ψ，认一 —^ 外的各記憶塊、及資料窝人入動作時以 „ ^. τ ^ ^ , jtl舄入動作枓的非選擇記憶塊中，均吕又疋為L位準。相對於此，資料宜中，邏輯作時的選擇記憶塊 :”路132及133的輸出係響應寫入資料MN的位準，互補地設定為Η位準及l位準的各—位準。及Ϊ ί 制電路1 35具有言史於各記憶塊ΜΒ的反相器1 37 ”電路136、138。反相器137與反相器”"目同係將 =貪料DIN的位準反轉後輸出。邏輯電路" 塊解碼信號WBDS、控制信號WEA反相器137的輸出，亦寫即，接收與邏輯電路1彳卩4曰η Μ 0…从田认 d2相同的輸入，將此等的NAND邏輯電晶體開關122的閘極。邏輯電路136接收盥路131相同的輸入，將此视，邏輯演算結果輸入電日日體開關1 2 1的閘極。 2此’邏輯電路136及138的輸出，與邏輯電路132及m 二“二ΐ:寫入動作時以外的各記憶塊、及資料寫入動夺勺非k擇5己憶塊中，均設定為L位準。相對於A，於資料寫入動作時的選擇記憶塊中，邏輯電路136及138的輸出係響應寫入資料DIN的位準，互補地設為^準及[位準的各一位準。尤其是，邏輯電路132及 136的輸出，係分別互補性設定，邏輯電路133及138的輸出’也分別互補性設定。

第33 I C:\2D-OODE\91.1]\91120869.ptd 569216

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五、發明說明（31) 前提，平行寫入多個位元的資料用的構成。蒼照圖1 3 ’貫施例3之構成中’記憶塊Μ B係再沿著行方向分剔為Κ個次塊s Β。圖1 3顯示其中一例，Κ = 3的情況，記憶塊ΜΒ1係分割為次塊SB11〜SB13，記憶塊ΜΒ2係分割為^欠塊SB21〜SB23 ° 口…人實施例3之構成中，分別對於構成選擇記憶塊個次塊，平行寫入K位元的資料。與實施例1及2之構成相同，數位線驅動器2 1係配置於每一記憶塊。此外，寫入數位線 WDL係於各記憶單元列中，共通配置於相同記憶塊所屬的7 多個（K個）次塊上。雖未詳細圖示，設於各次塊兩端的寫入驅動器帶1 〇工上，配置有與實施例2相同的寫入驅動器。在各記憶塊中，寫入電流控制配線WCL及/WCL係分別對應地分配於κ個次塊SB。例如’對應於記憶塊MB1的寫入電流控制配線WCL1及 /WCL1，係分別對應於次塊SB11〜SB13，分別分配為寫入電流控制配線WCL11〜WCL13及/WCL11〜/WCL13。相同地，對應於記憶塊MB2的寫入電流控制配線KL2及/WCL2，係分別對應於次塊S B 2 1〜S B 2 3，分別分配為寫入電流控制配線 WCL21 〜WCL23及/WCL21 〜/WCL23 。如此’各次塊SB的兩端配置有獨立的寫入電流控制配線 WCL及/WCL ’各記憶塊中之位元線寫入電流± I w的供給，係與實施例2相同來執行。於選擇記憶塊中，響應列選擇結果選擇1個記憶單元

569216 五、發明說明（32) 列此外於述擇記憶塊所屬之多個（K個）次塊S B之各次塊中，響應行選摆钍Iy 口 U 认塊bti之各-人付开綠4 Λ ^ t 選擇各1個記憶單元行，對於選擇 =、'^入#應寫入資料DIN的各位元的位元線寫入電流門：Γ二之Λ成中，於各記憶塊中，於每-鄰接之次塊 : :ΐ!:二電路150。電流方向調整電路150係於 :V:二的連接。例如，配置於次塊SB11及電路】50，係控制寫入電流控制配線咖、 /WCLU及、纽12間的連接。電流方向調整電路15〇的各動作，精由實施例3的寫入電流控制電路丨6〇來控制。圖1 4為說明實施例3之寫入電流控制電路丨6〇的構成用的電路圖。圖1 4中’顯示寫入電流控制電路j 6〇記憶塊ΜΒ1的構成》 u、參照圖14，使用連接控制部11〇，於對應於成為第】位元的寫入資料DIΝ(1)的寫入對象的第i次塊SB2丨的寫入電流控制配線WCL11及/WCL11與電源電壓vcc間分別設置開關 1 1 1 及 1 12。 ° BS ^ <1 相同地，使用連接控制部1 2 0，於對應於成為第3 (第κ) 位元亦即最終位元的寫入資料D I Ν ( 3 )的寫入對象的第3 •欠塊SB13的寫入電流控制配線WCL13及/WCL13與接地電間分別設置電晶體開關1 2 1及1 2 2。由於在次塊S B11及S B1 2間、以及次塊S B1 2及s B1 3門八另j 配置具有相同構成的電流方向調整電路1 5 0，因而， C:\2D-00DE\91-ll\91120869.ptd 第36頁 569216 五、發明說明（33) 下之内谷中，說明配置於次塊SB 1 1及SB12間的電流方向％整電路150的構成。句洞電流方向調整電路〗50具有，串聯連接於對應的2條電流控制配線WCL〗】&WCL1 2間的電晶體開關〗54及〗55 $ 及串聯連接於對應的2條寫入電流控制配線/WCLu及 /WCL12間的電晶體開關151及152。又，電流方向調整電 150具有，串聯連接於電晶體開關151及152的連接節點；及電晶體開關154及155的連接節點間的電晶體開關]53及 15 6 ° 寫入電流控制電路160，係將第}次塊SBn的寫入資料 DIN(l)及反轉資料/DIN(1)，分別輸入配置於連接控制部 Π〇的電晶體開關111及112的各閘極。此外，寫入電流控制電路160，係將藉由反相器177反轉的第3(最線）次:工 SB13的寫入資料/DIN(3)及寫入資料DIN(3)，分別輸入配置於連接控制部1 2 0的電晶體開關1 2 1及1 2 2的各閘極。配置於鄰接之次塊SB11及SB1 2間的電流方向調整電路 1 5 0中，電晶體開關1 5 1的閘極内輸入寫入資料D I N (丨），電晶體開關1 5 5的閘極内輸入寫入資料D丨N ( 2 )。電晶體開關 152的閘極内輸入反轉的寫入資料/DIN(2)。電晶%體#開"關 154的閘極内輸入藉由反相器172反轉的寫入資^^丨）。寫入電流控制電路1 60，又具有配置於每一電流方向調整電路150、亦即配置於鄰接之次塊間的邏輯電^165及 175。邏輯電路165係將分別對應於鄰接之次塊的寫入資料間的一致比較結果，輸入電晶體開關丨53及丨56的各閘極。

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569216 五、發明說明（34) 例如，設於次塊SB 1 1及SB12間的邏輯電路165，係輸出反轉的寫入資料/DIN( 1 )及/DIN(2)間的一致比較（互斥n〇R )結果，邏輯電路175，係輸出寫入資料DIN(l)及DIN(2)間的一致比較（互斥NOR )結果。又，也可將邏輯電路1 6 5及 1 7 5的任一輸出，供給電晶體開關1 5 3及1 5 6的各閘極。此外，也可省略邏輯電路1 6 5及1 7 5的任一方的配置。相對於此，因為於鄰接之次塊間寫入資料互異的情況，藉由下一次塊内的選擇位元線，可直接折返位元線寫入電 ’因而’電晶體開關1 5 3及1 5 6被切斷。又，響應寫入資料位準，電晶體開關154及155、或電晶體開關151及丨52 被導通。例如，寫入資料D I N (1 )及DI N ( 2 )的位準為相同的情況，在配置於次塊SB1 1及SB12間的電流方向調整電路15〇中，響應寫入資料位準，寫入電流控制配線WCLn&/WCU2

間、或寫入電流控制配線/WCL1〗AWCL12間被電性耦合。相對於此，在寫入資料D丨N (丨）及!)丨N ( 2 )的位準互異的情況’響應寫入貧料位準，寫入電流控制配線WCL1 1及…乙] 間、或寫入電流控制配線/WCLU及/WCL12間被電性耦合寫入電流控制電路16〇，又具有對應於各次塊邡，連"指於寫入電流控制配線WCL與接地電壓GND間的電晶體開 161 ;及連接於寫入電流控制配線/WCL與接地 =日體：關1J1/，晶體開關m及電晶體開關171的各問 ° ，輸入貨料寫入動作時以外設定為Η位準的控制彳古ψ 藉此，於資料寫入動作時以外，對應於各

569216 五、發明說明（35) 寫入電流控制配線WCL及/WCL，係固定於接地電壓GND。圖1 5為說明實施例3之構成的位元線寫入電流的供給例的電路圖。圖1 5中，顯示一例之選擇記憶塊MB 1，寫入資料D I N (1) 的動作。據此，於次塊SB1 1及SB1 2之各記憶塊中，有必要於選擇位元線上流入位元線寫入電流-1 w。相對於此，有必要於次塊SB 1 3之選擇位元線上流入位元線寫入電流 + I w 〇首先，由於寫入資料D I N (1 )= L位準，因而，電晶體開關 _ 112導通’而電晶體開關111被切斷。此外，由於寫入資料 DIN(3) = H位準，因而’電晶體開關121被切斷，而電晶體開關1 2 2導通。由於鄰接之次塊SB1 1及SB1 2間，寫入資料din( 1 )及 DIN(2)的位準相同，因而，於電流方向調整電路15〇中，電晶體開關153及156導通。又，由於寫入資料din(1) = DIN(2) = L位準，因而，電晶體開關152及154導通，而電晶體開關1 5 1及1 5 5被切斷。接著’於鄰接之次塊S B1 2及S B1 3間，寫入資料d I n ( 2 )及 DIN(3)的位準互異，因而，於電流方向調整電路15〇中，| 電晶體開關153及156被切斷。又，由於寫入資料din(2) = L位準’且、DIN(3) = H位準，因而，電晶體開關154及155 導通，而電晶體開關1 5 1及1 5 2被切斷。藉此’可於電源電壓V c c〜寫入電流控制配線/ ψ c L 11〜

C:\2D-CODE\91-ll\91120869.ptd 第 39 頁 569216 五、發明說明（36) "一·" - 次塊SB1 1的選擇位元線〜寫入電流控制配線WCL1 }〜寫入電流控制配線/WCL12〜次塊SB12的選擇位元線〜寫入電流控制配線WCL12〜寫入電流控制配線WCU3〜次塊SBU的= 擇位元線〜寫入電流控制配線/WCL丨3〜接地電壓GND的通路，流入響應資料DIN(l)〜DIN(3)的位元線寫入電流士 I w 〇、如此’藉由電流方向調整電路i 5 〇，根據必要，在為折返位兀線寫入電流後可傳輸至下一次塊的構成的基礎上，可將屬於選擇記憶塊的多個次塊各自的選擇位元線，串聯連接於電源電壓Vcc與接地電壓GND間。因此，可共享！條，流通路，對於多條選擇位元線的各位元線，流入響應平订寫入的寫入資料D I N的各位元方向的位元線寫入電流。，由如此之構成，於實施例3之構成中，於配置實施例2 的間易寫入驅動器的構成中，無需增大消耗電流，可平行寫入多個位元的資料。藉此，可圖獲〇〇裝置的小面積化及低消耗電力化。、又，實施例3中，雖有針對平行寫入3位元的寫入資料的構成進行了說明，但是，本發明之適用範圍並不僅限於上，構成者。也就是說，對應於寫入資料DIN的位元數來決定各記憶塊MB t之次塊SB的分割數，藉由於鄰接之次塊間| 設置相同的電流方向調整電路15〇，可平行寫入任意位元數的寫入資料。此外，實施例2及3之構成中流± I w用的選擇位元線的驅動 ’顯示使流入位元線寫入電電壓為電源電壓Vcc與接地

C:\2D-C0DE\9l.li\9ii20869.ptd 第40頁 569216 五、發明說明（37) 電壓GND的構成例，但作為此等驅動電壓，也可適用其他的電壓位準。此外，關於構成寫入驅動器的電晶體開關，在考慮輸入各閘極的信號極性的基礎上，可適用於NMOS電晶體及P MOS電晶體之任一者。 [元件編號之說明] 1 5 10 11 11a 20 21 25 30 40 41a 41b 41c 45 50、 61a 61b 61c lib 42a 42b 42c 43a 5 1 a 〜5 1 c MRAM裝置控制電路記憶體陣列寫入驅動器帶寫入驅動器列解碼器數位線驅動器行解碼器 ‘ 讀出/寫入控制電路電晶體開關電晶體開關電晶體開關電晶體開關電晶體開關 5 2 a〜5 2 c、5 3 a、5 5 電晶體開關邏輯電路邏輯電路邏輯電路 (

C:\2D-CODE\9Ml\91120869.pid 第41頁 569216 五、發明說明（38) 61d 邏輯電路 62a 邏輯電路 62b 邏輯電路 62c 邏輯電路 62d 邏輯電路 63a 邏輯電路 63b 邏輯電路 63c 邏輯電路 101 寫入驅動器帶 102 ^ 103 電晶體開關 110 連接控制部 111 電晶體開關 112 電晶體開關 120 連接控制部 121 電晶體開關 122 電晶體開關 130 寫入電流控制電路 131 反相器 132 > 133 邏輯電路 135 寫入電流控制電路 136 >138 邏輯電路 137 反相器 150 電流方向調整電路 151 > 152 電晶體開關

C:\2D-C0DE\91-ll\91120869.ptd 第42頁 569216 五、發明說明（39) 154 、 155 電晶體開關 153 、 156 電晶體開關 160 寫入電流控制電路 165 '175 邏輯電路 ADD 位址信號 BL 位元線 BL1 〜BL3 選擇位元線 CA 行位址 CMD 控制信號 DIN 寫入資料 DIN(1)〜DIN(3) 寫入資料 /DIN(l)〜/DIN(3) 寫入資料的反轉位準 DOUT 讀出資料 GR 位元組 GND 接地電壓 IVal IVa2 I Vbl I Vb2 I Vcl IVc2 IVd 反相器反相器反相器反相器反相器反相器反相器

Ip 資料寫入電流 ± I w 位元線寫入電流

C:\2D-CODE\91-ll\91120869.ptd 第43頁 569216 五、發明說明（40) MC MTJ記憶單元 MB 記憶塊 RL 電流反饋配線 RL1 〜RL3 電流反饋配線 RA 列位址 SRL 源極線 SB 次塊 SB1 1 〜SB13 次塊 Vcc 電源電壓 WL 字線 WDL 寫入數位線 WTO 、 WTla 〜 WTlc、WT2a 〜WT2c、WT3a 寫入控制信號 WTla# 〜WTlc # 、 WT2a# 〜WT2c# 、 WT3a# 寫入控制信號 WCL 及/WCL 寫入電流控制配線 WBDS 寫入塊解碼信號

C:\2D-CODE\9Ml\91120869.ptd 第44頁 569216 圖式簡單說明圖1為顯示本發明 — 略方塊圖。貫施例WMRAM裝置的全體構成的概圖2為顯示圖1所〜圖3A及圖3B為說=^記憶體陣列的構成的方塊圖。概念圖。月實施例1之位元線寫入電流的供給的圖4為顯示實施圖5為顯示控制之寫入驅動器之構成的電路圖。成的電路圖。”、、入驅動器之位元線電流控制電路的構圖6為顯示流動與電流的情況的寫C位兀線相同方向的位元線寫入圖7為顯示實施例動器：控制圖。圖8為詳細顯示d'體陣列的構成的方塊圖。成的電路圖。圖7所不寫入驅動器帶及連接控制部的構圖圖9為說明實施例2之位元線寫入電流的供給的第1電路圖圖10為說明實施例2之位元線寫入電流的供給的第2電路圖路圖圖圖11為顯示實施例2之寫入電流控制電路之構成的電 =12為顯示由CM0S反相器構成的寫入驅動器的構成圖1 3為顯示實施例3之記憶體陣列的構成的圖14為說明實施例3之寫人電流控制電路的構路的電電路 C:\2D-C0DE\9Ml\9ll20869.ptd 第45頁 569216 圖式簡單說明圖1 5為說明實施例3之構成的位元線寫入電流的供給例的電路圖。圖1 6為顯示MTJ記憶單元的構成的概略圖。圖1 7為說明對於MTJ記憶單元的資料寫入動作的概念圖。圖1 8為說明資料寫入時之資料寫入電流與隧道磁性電阻元件的磁化方向的關係的概念圖。圖1 9為說明MTJ記憶單元的資料讀出的概念圖。圖2 0為製作於半導體基板上的MT J記憶單元的構造圖。

C:\2D-C0DE\9Ml\91120869.ptd 第46頁

Claims

569216 六、申請專利範圍 1. 一種薄膜磁性體記憶裝置，係平行寫入K位元（K為2以上的整數）之寫入資料者，其包含有：多個記憶單元，配置成行列狀，分別具有響應磁性寫入的記憶資料的電阻；多條寫入數位線，分別對應於記憶單元列而設，於資料寫入時，於選擇列流動一定方向的指定寫入電流；多條位元線，分別對應於記憶單元行而設，流動響應上述寫入資料位元的方向的資料寫入電流；至少K條電流反饋配線，根據必要折返上述資料寫入電流，該資料寫入電流係流過分別對應於上述K位元寫入資料之寫入對象所選擇的K個選擇行的K條選擇位元線之1 條；及寫入驅動器，對於上述K條選擇位元線，沿響應上述K位元的各位元的方向流動上述資料寫入電流；其中，上述寫入驅動器，係於上述資料寫入時，將上述K條選擇位元線及上述電流反饋配線中的L條（L為0以上K以下的整數），串聯連接於第1及第2電壓間。 2. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中，上述電流反饋配線係分別設於上述K條選擇位元線，上述寫入驅動器，包括：第1開關，分別對應於上述K條選擇位元線而設，連接於對應的選擇位元線及對應的電流反饋配線的一端彼此間；及第2開關，分別對應於上述K條選擇位元線而設，連接於

C:\2D-C0DE\91-ll\91120869.ptd 第47頁 569216 六、申請專利範圍對應的選擇位元線及上此間，對應的電流反饋配線的另一端彼二第1條“為bw下的條選擇位元線二Γ對應第1 同位準時，選擇性地導通任—方。寫入貝科的位元具有相 3.如申請專利範圍第〗中：上述寫入驅動H，包括賴磁性體記憶裝置，其第1開關，於鄰接上述K條選摆間，連接於上述2鉻^ J 擇位兀線中的2條位元線弟2開關，於鄰接上述κ條及於上條位元線的另一端彼此間，整數）選擇位元線間，±述第i及第為以以下的條及第（⑴）條選擇位元線的上;^ ^分別對應第！之位準時，選擇性地導通任—方/”貝Ή的位元為互異 4· 士口 :凊專利範圍第工項之薄膜磁中二上述寫入驅動器，包括：月旦。己W置，其第1及第2開關，分別設於上述擇位元線的一端及另n上述線中=第1選第3及第4開關，分別設於上述 ς $二擇位元線的一端及另„#、與上述』線中的第K選上述第1及第2開關，響應對應上 ^ 述寫入資料的位元，導通任一方，、擇位兀線的上第48頁 C:\2D-OODE\91*ll\91120869.ptd 569216 六、申請專利範^ ^ · "一" '' — ^述第3及第4開關，響應對應上述第κ選擇位元線的上寫入資料的位元，導通任一方。中·如申請專利範圍第1項之薄膜磁性體記憶裝置，其、於上述Κ條選擇位元線中的第i條（i為1以上（κ — 1)以下 $整數）選擇位元線中，當分別對應第i條及第（i + Ι)條選位凡線的上述寫入資料的位元為相同位準時，流過上述 1條選擇位元線的寫入資料電流，在藉由對應上述第丨條、擇位元線的電流反饋配線折返後，傳輸至上述〃條選擇位元線。攻第（⑴） 6 ·如申請專利範圍第1項之薄膜磁性體記憶裝置，盆中’上述電流反饋配線係設於與上述多條八線層。 1 π蜾互異的配 7 ·如申請專利範圍第1項之薄膜磁性體記憶裝置，中’上述電流反饋配線係設於與上述多條位元績^/其線層， 1几綠互異的配各上述記憶單元包括·· 磁性電阻元件，具有響應上述記憶資料的電卩且· 存取元件，於上述對應的位元線與上述電流反於及之1條間，與上述磁性電阻元件串聯電性耦人，貝配線中出時選擇性接通，祸Θ於賢料讀於上述資料讀出時，各上述電流反饋配線盥 A 合。、知义電壓耦 8 · —種薄膜磁性體記憶裝置，其包含有：記憶體陣列，以行列狀配置具有分別響應磁〜冩入的記

C:\2D-roDE\91-11\91120869.ptd 第49頁 569216 六、申請專利範圍憶資料進行變化的電阻的多個記憶單元；多條寫入數位線，分別對應於多個記憶單元列而設，用以於資料寫入時，於選擇列中流動一定方向的指定電流；多條位元線，分別對應記憶單元行而設，用以於資料寫入時，於選擇列中流動響應寫入資料的位準方向的資料寫入電流；第1及第2寫入電流控制配線，分別對應上述多條位元線的一端側及另一端側沿上述記憶單元列的方向配置，且藉由上述多條位元線而共享；第1連接控制部，用以於上述資料寫入時，將上述第1及第2寫入電流控制配線中一者與第1電壓連接；第2連接控制部，用以於上述資料寫入時，將上述第1及第2寫入電流控制配線中另一者與第2電壓連接；多條行選擇線，分別對應於上述多個記憶單元行而設，且於選擇行被活性化；及寫入驅動器，分別對應於各上述記憶單元行而設，響應上述多條行選擇線中對應的1條的活性化，連接對應於上述第1及第2寫入電流控制配線間的位元線。 9.如申請專利範圍第8項之薄膜磁性體記憶裝置，其中，上述寫入驅動器包括：第1位元線驅動開關，設於上述對應的位元線的一端側及上述第1寫入電流控制配線間，響應上述對應的行選擇線的活性化而導通；及第2位元線驅動開關，設於上述對應的位元線的另一端

C:\2D-C0DE\9Ml\91120869.ptd 第50頁 569216 六、申請專利範圍 ---— -- 側及上述第2寫入電流控制❿μ日日偷十制配線間’響應上述對声的行選擇線的活性化而導通。 I彳丁 k 10·如申請專利範圍第8項之薄膜磁性中，上述第1及第2連接抑钿如 / _ 肢。己U展置其 ^心妖ί工制部，係響應上述窝眘準，控制上述第1及第2寫入電、、，，寫入貝枓的位電壓間的連接。入電抓控制配線與上述第1及第2 1 1 ·如申請專利範圍第8項中，上述薄膜磁性體記=性；記憶裳置’其以上的整數）的寫入資料，、糸千订寫入〖個位元（κ為2 上述記憶體陣列，係μ、+、β &扣一 f + H if ^ A J-! ' 迹圯憶早元行的方向，分宝彳為 K個次塊，谷位疋的苐1至K(K為2以上的整數）的上述第1及第2寫入電流控制配線，係上述Κ個次塊， ’、刀別對應地分配於上述第1連接控制部，# ^ 1及第2寫入雷、、☆枷…係連接於對應上述第1個次塊的笛上二Λΐ 線的一者與上述第1電麼間，及第2寫入電f 連接於對應上述第K個次塊的& 上述薄膜磁性體記憶裝置又具備:1第2電堡間’ 電流方向調整電路’配置於制分別對應上述2個^场的夂9 a 固-人塊間’用以控调次塊的各2條的上述第1为坌 ^ 控制配線間的連接，及第2寫入電流配置於第i個（i為！以上（KM) 次塊間的電流方向調整電路，係響應上述寫

C: \2D-OODE\91 -11 \91120869 .ptd 第51頁 569216 六、申請專利範圍的資料寫？二位:二比較結果，控制流過上述第i個次塊 12·^ 中，配置於t .水望· ；，專膜磁性體記憶裝置，苴調整電路，係於上1述寫及入弟資(=)=欠塊間的上述電流h ，第1個次塊的第】 =位兀，連接對應 (1+1)個次埦的繁？宜Λ带I 制線與對應上述第個次塊的第2寫入電”、产押制”配控制配線間，及對應上述第土 '第/寫入電流控制配、間中中，配如專利範圍第11項之薄膜磁性體t p w置調敕带置於上述第1個及第（i + 1)個次地門A。思衣置，其 ::電路，係於上述寫入資料月曰的上述電流方向之U[響應上述第1個=以， (⑴）個=次塊的第1寫入電流·控制配線連Ϊ對的第2寫入雷寫入電流控制配線與對應上述第八1述弟1 工4 ”’、入電流控制配線間中紐一者。疋第（1 +1)個次塊中4配如置申專利範圍第11項之薄膜磁性於上述第1個及第（i + l)個次憶裝置，其 :周-電路，係於上述寫入資料人鬼間的上述電流方向 :同位準時，折返流入上述二i、〜 = f (…)個位元為傳輪至上述第（i + 1 )個次塊。人▲、貧料寫入電流， I5. 一種薄膜磁性體記憶裝置，其包含有

"m 第52頁 C:\2D-C0DH\9Mi\9H20869.ptd 569216 六、申請專利範圍記憶體陣列，以行列狀配置具有分別響應磁性寫入的記憶資料進行變化的電阻的多個記憶單元；上述記憶體陣列，係沿著記憶單元列的方向分割為多個記憶塊；多條寫入數位線，分別對應於上述多個記憶單元列而設，於資料寫入時，在選擇列中流動一定方向的指定寫入電流；多條位元線，分別對應多個記憶單元行而設，於上述各記憶單元行中分別對應於上述多個記憶塊而分割配置；多條行選擇線，分別對應上述多個記憶單元行而設，分別藉由上述多個記憶塊而共享，用以傳輸行選擇結果；及寫入驅動器，分別對應於上述多條位元線而設，為於上述多條位元線令對應的1條上流入響應寫入資料位準方向的資料寫入電流，而響應上述多條行選擇線中對應的1條的活性化進行動作。

C:\2D-C0DE\91-ll\91120869.ptd 第53頁