KR20030029857A - 서브-미크론에서 자기-바이어스된 캐스코드 ｒｆ 전력증폭기 - Google Patents

서브-미크론에서 자기-바이어스된 캐스코드 ｒｆ 전력증폭기 Download PDF

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KR20030029857A
KR20030029857A KR10-2003-7002733A KR20037002733A KR20030029857A KR 20030029857 A KR20030029857 A KR 20030029857A KR 20037002733 A KR20037002733 A KR 20037002733A KR 20030029857 A KR20030029857 A KR 20030029857A
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KR10-2003-7002733A
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소우라티티르다드에스에이치
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

증폭기 회로에서 최대 가용 공급 전압을 증가시키기 위한 방법이 개시되어 있다. 직렬로 연결되고, DC 전압원 단자와 공통 단자 사이에 결합되는 제 1 MOSFET 및 제 2 MOSFET를 자기-바이어스되는 캐스코드 증폭기 회로가 포함한다. RF 입력 신호 단자는 제 1 MOSFET의 게이트 전극에 결합되고, 제 2 MOSFET의 드레인과 제 1 MOSFET의 소스 사이에 직렬로 연결되는 레지스터와 캐패시터 사이에 제 2 MOSFET의 게이트rk 연결된다. 선호되는 실시예에서, 단방향적으로 전도하는 부스팅 서브-회로는 상기 제 2 MOSFET의 드레인 전극과 게이트 전극 사이에 결합되며, 이는 다이오드-저항 서브-회로 또는 저항 전압 디바이더를 거쳐 연결되는 제 3 MOSFET를 포함할 수 있다. 증폭기 회로의 출력은 제 2 MOSFET의 드레인 전극으로부터 획득된다. 이 구성들은 제 1 및 제 2 MOSFET가 더 큰 출력 전압 스윙을 끌어내는 것을 허용해서, 더 높은 공급 전압의 사용을 허용하고, 복잡한 바이어싱 전압의 필요 없이 출력 전력을 증가시켰다.

Description

서브-미크론에서 자기-바이어스된 캐스코드 ＲＦ 전력 증폭기{SELF-BIASED CASCODE RF POWER AMPLIFIER IN SUB-MICRON}
현존 MOS 전력 증폭기에서, 드레인-게이트 전압은 종종 전원이 세 배까지 더 높게 될 수 있다. 이는 이러한 증폭기에서 사용되면서 게이트-드레인 항복(breakdown)도 회피할 수 있는 최대 공급 전압에 제한을 부여한다. 이 문제점을 개선하는 하나의 방법은 증폭기에서 친숙한 캐스코드 구조를 사용하는 것이며, 2-트랜지스터 예에서, 하나의 트랜지스터는 공통 소스 구성이고, 다른 하나는 공통 게이트 구성으로 있다. 이러한 캐스코드 구성에서, 두 개의 트랜지스터 사이에 신호 스윙(signal swing)이 떨어지므로, 게이트에서 드레인으로의 항복(breakdown) 문제를 줄인다. 이러한 캐스코드 트랜지스터는 4 단자 장치로 나타나는데, 이는 두 개의 게이트와 하나의 소스 및 하나의 드레인이다. 캐스코드 구성의 이러한 사용의 예는 본 출원인, Tirdad Sowlati에 의해 현재 (2000년에) 출원되어 계류중인"CASCODE BOOTS TRAPPED ANALOG POWER AMPLIFIER CIRCUIT" 및 "BOOTS TRAPPED DUAL-GATE CLASS E AMPLIFIER CIRCUIT"이라 각각 명명된 두 개의 출원에 개시되어 있으며, 그 각각의 명세서는 완전히 설명되는 것과 마찬가지로 본 참조에 의해 본 명세서에 통합되어 있다.
그래서, 캐스코드 구성은 두 개의 DC 전압 -게이트 각각에 대해 하나씩- 을 요구한다. 이 DC 전압들은 칩의 외부의 소스로부터 인가되어야 하므로, 제 2 게이트를 위해 추가(extra) 본드 패드를 요구하거나, 다르게는, 그것들은 추가(extra) 바이어싱 회로를 요구하는 칩 상에 생성되어야 한다.
전력 증폭기 애플리케이션에서의 추가적인 조건은 제 2 게이트에 인가되는 DC 값이 공급 전압과 동일하게 하고, 그에 따라, 드레인 상에 더 큰 전압 스윙을 허용하는 것이 매우 바람직하다는 것이다. 그래서, 제 2 게이트는 오프 칩 DC 전압원에 DC 연결을 가져야 한다.
그래서, 캐스코드 구성이 게이트-드레인 항복 문제를 개선하지만, 그것은 전력 증폭기의 비용 및 복잡도를 증가시킨다. 제 2 트랜지스터의 게이트를 위한 추가적인 DC 전압원의 필요 없이도 캐스코드 구성 사용 능력은 더 나은 해결책이 될 수 있는 것이다. 하나 이상의 증폭 단이 사용되고/사용되거나 차동 증폭기 구조가 사용될 때, 결과로 생기는 많은 캐스코드 구성은 DC 전압원 문제를 증가시킨다.
전술의 관점에서, 캐스코드 구조에 의해 제공되는 안정성을 가지나, 표준 캐스코드 구조를 위하여, 추가적인 DC 연결이 두 개의 트랜지스터 게이트를 바이어싱할 필요없는 향상된 전력 증폭기 구성에 대한 필요가 해당 기술 분야에 존재한다.
발명의 개요
그래서, 본 발명의 목적은 캐스코드 구조에 의해 제공되는 조건적이지 않은 안정성으로부터 이익을 얻으나, 여전히 동시에, 칩 상에 추가적인 DC 바이어스 전압을 제공하기 위하여 오프 칩 또는 추가의 바이어스 회로로부터 공급되는 추가적인 DC 전압을 요구하지 않는 전력 증폭기 구성을 제공하는 것이다.
종래 기술의 전술한 문제점들 및 다른 문제점들은 본 발명에 따라서 극복된다. 캐스코드 구성의 공통의 게이트 트랜지스터의 게이트 전압이 그 자신의 드레인으로부터 도출되는 자기-바이어스된(self-biased) 캐스코드 구성을 사용하여 전력 증폭기가 제공된다. 자기-바이어스된 캐스코드 트랜지스터는 세 개의 단자를 가지는 복합 트랜지스터로 나타나서, 제 1 게이트를 위해서(즉, 공통의 소스 트랜지스터의 게이트를 위해서)만 DC 전압을 요구한다. 자기 바이어싱에 기인하여, 캐스코드 쌍의 제 2 게이트의 전압은 그 드레인 전압이 증가됨에 따라 동적으로 증가된다. 증가량은 구성 요소 값의 적당한 선택에 의해 택해질 수 있다.
이러한 자기-바이어스된(self-biased) 캐스코드 증폭기에서, 결합된 트랜지스터는 더 큰 전압 스윙을 견딜 수 있으며, 이에 따라 증가된 출력 전력을 가지는 더 높은 공급 전압을 사용하여 증폭기가 설계되는 것을 허용한다. 선호되는 실시예에서, 어떤 게이트-드레인 방전도 없는 큰 신호 스윙을 추가적으로 달성하기 위해, 드레인 전압에서 라이즈(rise)를 더 가까이 따라가기 위해 포지티브 스윙 동안에 자기 바이어스된 캐스코드 구조의 제 2 트랜지스터의 게이트 전압이 더 승압된다.
선호되는 실시예의 다른 세트에서, 자기-바이어스된 캐스코드 증폭기 구성은차동 구조 및 다단 차동 전력 증폭기로 확장된다. 본 발명의 구조 및 방법을 사용하는 증폭기는 증폭의 어떤 표준 클래스, 즉, A, B, C로도, 그리고 심지어 스위칭 클래스 E로도 설계될 수 있다.
본 발명의 이 측면들 및 다른 측면들은 본 명세서에서 설명되어 있는 실시예를 참조하여 명백해질 것이다.
본 발명은 전력 증폭기에 관한 것이고, 더 세부적으로는, 고주파수 애플리케이션에서 사용하기 적합한 전력 증폭기를 위한 향상된 구성에 관한 것이다.
본 발명은 첨부 도면과 결합하여 판독될 다음의 설명을 참조하여 더 명백히 이해될 수 있다.
도 1은 두 개의 MOS 트랜지스터의 표준 캐스코드 구성을 도시한다.
도 2는 종래의 캐스코드 구성 증폭기를 도시한다.
도 3a는 도 1에 도시되어 있는 두 개의 트랜지스터의 자기-바이어스된 캐스코드 구성을 도시한다.
도 3b는 저항 다이오드 부스팅을 가지는 자기-바이어스된 캐스코드 구성을 도시한다.
도 4a 및 도 4b는 도 3a 및 도 3c 각각의 트랜지스터 구성에 대응하는 자기-바이어스된 캐스코드 증폭기를 도시한다.
도 5a는 본 발명에 따른 차동 자기-바이어스된 캐스코드 증폭기를 도시한다.
도 5b는 트랜지스터 M2 및 M4의 게이트가 서로 묶여 있는 도 5a의 회로를 도시한다.
도 6은 본 발명에 따른 2단(two stage) 차동 증폭기를 도시한다.
두 개의 트랜지스터의 표준 캐스코드 구성이 도 1에 도시되어 있다. 그것을 참조하면, 트랜지스터 M1(101)은 공통 소스이고, M2(105)는 공통 게이트이다. 도면 부호(103)에서, M1(101)의 드레인과 M2(105)의 소스는 함께 연결되어 있다. 설명을 쉽게 하기 위하여, 후술에서는, 문자 D, S 및 G가 주어진 트랜지스터의 드레인, 소스 및 게이트를 참조해서, 예를 들어, G2는 트랜지스터 M2의 드레인이고, D1은 트랜지스터 M1의 드레인 등등일 것이다.
종래의 캐스코드 증폭기는 도 2에 도시되어 있다. 트랜지스터 M1(201)은 공통-소스(CS)로 작용하고, 트랜지스터 M2(205)는 공통 게이트(CG)로 작용한다. RF 입력 신호(210)는 M1(201)의 게이트, 즉, G1(202)에 인가되고, M2(205)의 게이트, 즉, G2(206)는 L1(211) 및 C1(210)을 통해 그라운드에 연결됨으로써 그라운드에 있고, DC 값은 Vdd(230)와 동일할 수 있는 Vgg2(220)와 동일하다. G2(206)에서의 RF 그라운드는 오프-칩 캐패시터 또는 배선 인덕턴스와 공진하는 온-칩 캐패시터에 의해 달성될 수 있다. G2(206)에서 RF 그라운드를 제공하는 종래의 접근법은 전력 증폭기의 더 큰 신호 통제 방식에서는 필요 없다. 그래서, G2(206)에서의 전압은 RF 스윙을 가질 수 있고, D2(207)가 Vdd로부터 0으로 완전한 스윙을 가지는 한, 전력 증폭기는 높은 출력 전력 및 높은 전력-추가 효율성(power-added-efficiency)을 제공할 수 있다.
도 3a는 자기-바이어스된 캐스코드 구성을 도시한다. G2(3A06)를 위한 바이어스는 Rb(3A10)와 Cb(3A20)의 직렬 연결에 의해 제공된다. 도면 부호 (3A25)로 라벨링되어 있는 Rb와 Cb 사이의 지점은 G2(3A06)가 연결되는 곳이다. 그래서, 도면 부호 (3A06)에 인가되는 DC 전압은 D2(3A07)에 적용되는 DC 전압과 동일하다(DC에서, Db는 개방 회로이고, Rb는 전류를 가지지 않아서, 전압 강하를 가지지 않고, D2에서의 모든 전압은 Cb를 거쳐 나타난다). 그래서, D2(3A07)에서, RF 스윙은 Rb-Cb( 3A10-3120) 직렬 연결의 로우 패스 성질에 의해 감쇄된다. 전력 증폭기 애플리케이션에서, G2에서 RF 스윙을 가지는 것이 바람직하다. 이는 G2-D2(3A06-3A07)에서 항복 전압에 직면하지 않고, D2에서 더 큰 신호 스윙을 가지는 것을 가능하게 한다. D2(3A07)가 증가함에 따라, G2(3A06)도 (Rb-Cb에 의해 설정되어 있는 것처럼, 더 작은 값으로) 증가하고, S2(3A08)도 그러하다. 이러한 방법에서, M1 및 M2에서 각 게이트-드레인 상의 전압 강하의 양이 밸런싱될 수 있다. 게이트-드레인 항복이 M1 또는 M2에서 발생하기 이전에 최적 성능 및 신호 스윙을 위해 Rb 및 Cb의 값이 선택될 수 있다.
이러한 자기-바이어스된 캐스코드 구성은 하나의 게이트와 하나의 드레인 및 하나의 소스를 가지는 트랜지스터의 집합으로 보여질 수도 있다. 명백한 것처럼, 그것은 G2에 공급 전압을 제공하기 위해 어떤 추가적인 본드 패드(bondpad)도 요구하지 않는다.
도 3a의 회로에서, 그 DC 값에 대한 포지티브 스윙 및 네거티브 스윙 모두에서 G2는 D2의 RF 전압을 따르는 것이 주목된다. 이 사실에서 개량시키면, G2의 포지티브 스윙이 네거티브 스윙보다 더 커지도록 도 3b에서 수단이 추가된다. 이 수단들은 Rb(3B10) 양단에 연결되어 있는 Rd(3B30)와 다이오드 연결된 M3(3B50)의 직렬 연결이어서, D2(3B07)로부터 G2(3B50)로의 병렬 경로를 제공한다.
그래서, 도 3b는 저항성-다이오드(resistive-diode) 부스팅을 가지는 자기-바이어스된 캐스코드 구성이다. Rd의 값 및 다이오드 연결된 트랜지스터 M3의 사이즈를 적당하게 선택함으로써, Rd-M3 경로가 G2의 포지티브 스윙을 도통시키고(conducting) 부스팅하는 것을 시작하는 임계 전압이 규정될 수 있다. 이 추가적인 경로는 그것이 D2에서 하강(fall)을 따라가는 것보다 더 작은 감쇄로, G2가 D2에서의 상승(rise)을 따라가는 것을 가능하게 한다. D2에서의 신호 스윙이 커질 때, 어떤 전력 증폭기 설계에서 이는 특별히 관심의 대상이 된다. 다시, Rb(3B10), Cb(3B20), Rd(3B30) 및 M3(3B50)을 위한 적당한 값을 선택함으로써, 게이트-드레인 항복 전압 없는 가장 큰 신호 스윙을 가지는 최고의 동작이 달성될 수 있다.
도 3b의 Rd(3B30)와 다이오드 연결된 트랜지스터(3B50)의 직렬 연결이 도 3c의 회로에서 보통의 MOSFET M3(3C50)과 대체된 것을 제외하고, 도 3c는 도 3b의 회로와 유사한데, 그 게이트는 두 개의 레지스터 Rb1(3C61) 및 Rb2(3C60) 사이에 연결되며, 이는 도 3B의 Rb(3B10)를 대체한다. 그래서, 도 3c의 회로는 트랜지스터 부스팅을 가지는 자기-바이어스된 캐스코드 구성이다. 트랜지스터 M3(3C50)이 G2(3C06)에서 네거티브 스윙을 도통시키고 부스팅하는 것을 시작할 때, Rb1(3C61) 대 Rb2(3C60)의 비는 D2 (3C07)에서 전압 스윙을 위한 임계를 설정한다. 도 3b에서 설명되어 있는 회로와 유사한 방식으로, 어떤 게이트-드레인 항복 전압을 가지지 않고도 큰 신호 스윙 동작을 가장 잘 달성하도록 주어진 회로 또는 애플리케이션에서 도 3에서의 Rb1(3C61), Rb2(3C60), Cb(3C20) 및 M3(3C50)의 크기가 선택될 수 있다. Rb1-Rb2(3C61-3C60)의 저항 나눔 때문에, 트랜지스터 M3(3C50)은 트랜지스터 M2(3C05) 이전에 어떤 게이트-드레인 항복도 겪지 않을 것이라는 사실에 기인하여, 도 3c의 회로는 도 3b의 회로보다 더 큰 부스팅 능력을 가진다. 그러므로, 도 3b의 회로의 저항성-다이오드 부스팅에 비해 그것은 신호 스윙을 심지어 작게 제한할 것이다.
도 4a 및 도 4b는 예시적인 부하 및 제공된 바이어싱으로 도 3a 및 도 3c에 대응하는 자기-바이어스된 캐스코드 증폭기를 도시한다. (도 3b의 회로에 대응하는 유사한 증폭기 -저항성-다이오드 부스팅 경우- 가 실현될 수 있는데, 이는 간료성을 위해 도시되어 있지 않다). 모든 이 구성들은 각 경우에, 양 M2 및 M1의 최대 드레인-게이트 전압을 사용자가 제어하는 것을 허용한다.
도 5a는 더 복잡한 구성에서 본 발명의 개념을 구현해서, 차동 자기-바이어스된 캐스코드 증폭기를 도시한다. 도 5b에서 도시되어 있는 바와 같이, M2(5A10,5B10) 및 M4(5A20,5B20)의 게이트가 함께 연결될 수 있다는 것이 지적되어야 한다. 이 경우에는, D2(5B30) 및 D4(5B40)에서 신호 스윙의 차동 성질 때문에, 게이트는 훨씬 더 작은 RF 스윙을 가질 것이다. 전력 증폭기에서, 이것은 게이트-드레인 방전에 기인하여, 이것은 D2(3B30)(D4(5B40))에서 최대 신호 스윙을 제한한다. 그래서, 도 5a의 회로가 도 5b의 회로보다 일반적으로 더 나은 선택이다.
도 6은 2단(two stage) 차동 증폭기 구현을 나타낸다. 제 1 단은 지정되지 않는 부스팅 없이도 자기-바이어스된 캐스코드 증폭기를 사용하며, 도 3a, 도 4a 및 도 5a의 회로에 대응한다. 제 2 단에서, 신호 스윙은 제 1 단보다 더 크다. 그러므로, 트랜지스터 부스팅을 가지는 자기-바이어스된 캐스코드는 제 2 단에서 사용된다. 도시된 부스팅 수단은 선호되는 트랜지스터 서브 회로이며, 도 3c 및 도 4b의 회로에 대응한다. 이 구성은 캐스코드에서 모든 게이트-드레인 스윙을 밸런싱하고, 최대 공급 전압이 사용되는 것을 허용한다.
그러므로, 자기-바이어스된 캐스코드 전력 증폭기는 추가적인 본드 패드가 직렬 LC-공진기를 통해 G2에서 단락 회로를 제공하거나, G2에 공급 전압을 공급하는 것을 요구하지 않는다. 자기-바이어스되는 캐스코드 구성은 게이트-드레인 전압을 M1 및 M2에서 설정하는 수단을 제공한다. 최적의 조건은 양 트랜지스터가 동일의 최대 드레인-게이트 전압을 겪을 때이다. 이는 더 높은 출력 전력을 가져오는 더 큰 공급 전압이 사용될 수 있다는 것을 의미한다. 여러 가지 2.5V 실시예로, 2.4GHz 자기-바이어스된 캐스코드 전력 증폭기(모두 단일이며 차동인 클래스 A/B와 또한 클래스 E)가 0.25mm CMOS 프로세스에서 시뮬레이팅되고, 최고의 결과가 달성되었다. 어떤 트랜지스터도 5V보다 더 큰 게이트-드레인 전압을 겪지 않고도 심지어 3V까지 공급 전압이 증가될 수 있다는 것이 추가적으로 발견되었다.
본 발명의 구조/설계 기술은 절대 CMOS 기술로 제한되지 않는다. 그것들은 현재 알려져 있는 다른 기술이나 미래에 개시될 다른 기술에도 일반적으로 적용될 수 있다.
본 발명의 선호되는 실시예를 전술에서 설명하지만,이에 반하여, 다양한 다른 변경 및 추가가 가령, BiCMOS, GaAs MESFET 및 GaAs PHEMT 프로세스와 같은 다른 제조 기술로의 본 발명의 기술의 응용과 같은 해당 기술 분야의 당업자에게 명백할 것이다. 또한, 서로 다른 타입의 트랜지스터 또는 다른 구성요소들이 사용될 수 있고, 특정 설계 요구 사항을 맞추기 위해 회로 구성으로의 대안물이 생성될 수 있다.

Claims (19)

  1. 전력 증폭기 회로에서 최대 가용 공급 전압을 증가시키는 방법에 있어서,
    캐스코드 구성을 사용하고,
    상기 캐스코드 구성(3A10,3B10)을 자기 바이어스하는
    최대 가용 공급 전압을 증가시키는 방법.
  2. 제 1 항에 있어서,
    상기 캐스코드 구성은
    공통 소스 트랜지스터(3A01,3B01,3C01)의 게이트(3A02,3B02)를 신호 입력에 결합하고,
    다른 트랜지스터(the other transistor) (3A05,3B05,3C05)의 게이트(3A06,3B06,3C06)를 그 자신의 드레인에 결합함으로써 자기 바이어스되는
    최대 가용 공급 전압을 증가시키는 방법.
  3. 제 2 항에 있어서,
    상기 다른 트랜지스터의 상기 게이트(3A06,3B06,3C06)는 그라운드에도 용량성적으로 결합되는(3A20,3B20,3C20)
    최대 가용 공급 전압을 증가시키는 방법.
  4. 제 3 항에 있어서,
    단방향적으로 전도하는(unidirectionally-conductive) 서브 회로(sub circuit)(3B30,3B50)가 상기 다른 트랜지스터(3B05)의 드레인(3B07)과 상기 다른 트랜지스터(3B05)의 상기 게이트(3B06) 사이에 결합되는
    최대 가용 공급 전압을 증가시키는 방법.
  5. 제 4 항에 있어서.
    상기 단방향적으로 전도하는 서브 회로(3B30,3B50)는 저항(3B30)과, 다이오드 그리고 다이오드 연결 트랜지스터(diode connected transistor)(3B50) 중 하나와의 직렬 연결인
    최대 가용 공급 전압을 증가시키는 방법.
  6. 제 3 항에 있어서,
    상기 다른 트랜지스터(3C06)의 상기 게이트는 직렬인 두 개의 저항(3C60,3C61)을 통해 그 드레인에 결합되며,
    제 3 트랜지스터가 연결되되, 그 소스가 상기 다른 트랜지스터의 상기 게이트(3C06)에, 그 드레인이 상기 다른 트랜지스터의 상기 드레인(3C07)에, 그리고 그 게이트(3C55)가 직렬의 두 개의 저항(3C61,3C62) 사이에 연결되도록 연결되는
    최대 가용 공급 전압을 증가시키는 방법.
  7. 전력 증폭기에서 게이트-드레인 항복(gate-drain breakdown)을 회피하는 방법에 있어서,
    캐스코드 구성에서 두 개의 트랜지스터를 연결하는 단계와,
    상기 트랜지스터 중 하나의 트랜지스터의 게이트에 신호 입력을 연결하는 단계와,
    다른 트랜지스터(the other transistor)를 자기 바이어스하여 그 게이트가 그 드레인 상의 전압을 따라가도록 하는 단계를 포함하는
    게이트-드레인 항복을 회피하는 방법.
  8. 제 7 항에 있어서,
    상기 다른 트랜지스터의 상기 게이트(3B06,3C06)는 네거티브 스윙(negative swing)보다 포지티브 스윙(positive swing) 상에서 그 드레인(3B07,3C07)의 전압을 더 가까이 따라가는
    게이트-드레인 항복을 회피하는 방법.
  9. 캐스코드 구성 증폭기 회로에서, 최대 신호 스윙을 용이하게 하는 방법에 있어서,
    트랜지스터 중 하나의 게이트에 신호 입력을 연결하는 단계와,
    다른 트랜지스터(the other transistor)를 자기-바이어스하여 그 게이트가 네거티브 스윙보다 포지티브 스윙 상에서 그 드레인의 전압을 더 가까이 따라가도록 하는 단게를 포함하는
    최대 신호 스윙을 촉진하는 방법.
  10. 제 9 항에 있어서,
    상기 다른 트랜지스터의 게이트는 다이오드 연결된 트랜지스터(3B50)가 저항(3B30)과 다이오드 또는 상기 드레인 및 게이트를 건너 직렬로 연결되는 상기 다른 트랜지스터에 기인하여, 네거티브 스윙보다 포지티브 스윙 상에서 그 드레인의 전압을 더 가까이 따라가는
    최대 신호 스윙을 촉진하는 방법.
  11. 제 9 항에 있어서,
    상기 다른 트랜지스터의 게이트(3C06)는, 상기 제 3 트랜지스터의 드레인(3C50)이 상기 다른 트랜지스터(3C05)의 상기 드레인(3C07)에 연결되고, 상기 제 3 트랜지스터(3C50)의 상기 소스가 상기 다른 트랜지스터(3C05)의 상기 게이트(3C06)에 연결되며, 상기 제 3 트랜지스터(3C50)의 상기 게이트(3C55)가 상기 제 1 저항(3C60)과 상기 제 2 저항(3C61)의 직렬 연결 사이에 연결되도록 제 3 트랜지스터(3C50)가 연결되는 것에 기인하여, 네거티브 스윙보다 포지티브 스윙 상에서 그 드레인(3C07)의 전압을 더 가까이 따라가는
    최대 신호 스윙을 촉진하는 방법.
  12. 증폭기 회로(도 4a)에 있어서,
    직렬로 연결되고, DC 전압원 단자와 공통 단자 사이에 연결되는 제 1 MOSFET 및 제 2 MOSFET를 포함하고,
    RF 입력 신호 단자는 상기 제 1 MOSFET의 게이트 전극에 결합되고, 상기 제 2 MOSFET의 게이트는 상기 제 2 MOSFET의 드레인과 상기 제 1 MOSFET의 소스 사이에 직렬로 연결되는 캐패시터와 저항 사이에 연결되는
    증폭기 회로.
  13. 증폭기 회로(도 4b)에 있어서.
    직렬로 연결되고, DC 전압원 단자와 공통 단자 사이에 결합되는 제 1 MOSFET 및 제 2 MOSFET를 포함하고,
    RF 입력 신호 단자는 상기 제 1 MOSFET의 게이트 전극에 결합되고, 상기 제 2 MOSFET의 게이트는 상기 제 2 MOSFET의 드레인과 상기 제 1 MOSFET의 소스 사이에 직렬로 연결되는 캐패시터와 제 1 저항 사이에 연결되며, 여기서, 제 2 저항과, 다이오드 또는 다이오드 연결된 트랜지스터 중 하나의 직렬 연결은 상기 제 2 MOSFET의 상기 드레인으로부터 상기 제 2 MOSFET의 상기 게이트로 연결되는
    증폭기 회로.
  14. 증폭기 회로(도 4c)에 있어서,
    직렬로 연결되고, DC 전압원 단자와 공통 단자 사이에 결합되는 제 1 MOSFET 및 제 2 MOSFET를 포함하고,
    RF 입력 신호 단자는 상기 제 1 MOSFET의 게이트 전극에 결합되고, 상기 제 2 MOSFET의 게이트는 제 1 저항과 제 2 저항의 직렬 연결과 캐패시터 -모두 상기 제 2 MOSFET의 드레인과 상기 제 1 MOSFET의 상기 소스 사이에 직렬로 연결됨- 의 직렬 연결 사이에 연결되며, 여기서, 제 3 MOSFET는 상기 제 3 MOSFET의 드레인이 상기 제 2 MOSFET의 상기 드레인에 연결되고, 상기 제 3 MOSFET의 소스가 상기 제2 MOSFET의 상기 게이트에 연결되고, 상기 제 3 MOSFET의 게이트가 상기 제 1 저항과 상기 제 2 저항의 상기 직렬 연결 사이에 연결되도록 연결되는
    증폭기 회로.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 MOSFET의 소스 전극은 인덕터에 의해 상기 공통 단자에 연결되고, 상기 제 2 MOSFET의 드레인 전극은 인덕터에 의해 상기 DC 전압원에 결합되는
    증폭기 회로.
  16. 제 12 항 내지 제 14 항(도 4a, 도 4b, 도 4c) 중 어느 한 항에 있어서,
    상기 제 1 MOSFET의 게이트 전극은 캐패시터에 의해 상기 RF 입력 신호 단자에 결합되는
    증폭기 회로.
  17. 제 12 항 내지 제 14 항(도 4a, 도 4b, 도 4c) 중 어느 한 항에 있어서,
    상기 증폭기 회로의 출력은 매칭 회로에 의해 부하에 결합되는
    증폭기 회로.
  18. 제 12 항 내지 제 14 항(도 4a, 도 4b, 도 4c) 중 어느 한 항에 있어서,
    상기 회로는 차동 증폭기 회로(도 5a, 도 5b)의 두 면의 두 배가 사용되는
    증폭기 회로.
  19. 제 18 항에 있어서,
    멀티스테이지 증폭기(multistage amplifier)(도 6)에서의 하나의 스테이지로 사용되는
    차동 증폭기 회로.
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