JP2008259239A - サブミクロンサイズの自己バイアスカスコードｒｆ電力増幅器 - Google Patents

Abstract

【課題】オフチップから追加のDC電圧を供給することを要求されない、若しくは、オンチップにて追加のDCバイアシング電圧を提供するために追加のバイアス回路を要求されないような電力増幅器構成を提供する。
【解決手段】自己バイアスカスコード増幅器回路は、DC電圧源端子と共通端子との間に互いに直列に接続された第一のMOSFETトランジスタと第二のMOSFETトランジスタを備える。RF入力信号端子がこの第一のMOSFETトランジスタのゲート電極に接続され、第二のMOSFETトランジスタのゲートは、第二のMOSFETトランジスタのドレーンと第一のMOSFETトランジスタのソースとの間に直列に接続された抵抗及とコンデンサの間に接続される。この増幅器回路の出力は、第二のMOSFETトランジスタのドレーン電極から取り出される。
【選択図】図３ｂ

Description

本発明は電力増幅器、より詳細には、高周波用途に用いるのに適する電力増幅器に対する改善された構造に関する。

従来の技術によるMOS電力増幅器においては、ドレーン-ゲート電圧が電源電圧の３倍にも高くなることがしばしばある。このため、ゲート-ドレーン破壊（gate-drain breakdown）を回避しながらこれら増幅器内で使用することができる最大電源電圧に制約が課される。この問題を改善するための一つの方法においては増幅器に従来のカスコード構造が用いられ、２つのトランジスタが用いられる例においては、一方のトランジスタはソース接地構造（common-source configuration）とされ、他方のトランジスタはゲート接地構造（common-gate configuration）とされる。このようなカスコード構成においては、信号スイング（signal swing）がこれら２つのトランジスタの間で落ち、これによってゲート-ドレーン破壊の問題が緩和される。このようなカスコードトランジスタは、２つのゲートと、１つのソース及び１つのドレーンから成る４端子デバイスとして製造される。カスコード構造のこのような使用例については、本出願人によって最近（２０００年）出願された２つの係属中の特許出願“CASCODE BOOTSTRAPPED ANALOG POWER AMPLIFIER CIRCUIT”、及び“BOOTSTRAPPED DUAL-GATE CLASS E AMPLIFIER CIRCUIT”において開示されているため、これらも参照されたい。

この従来のカスコード構造では、こうして、各ゲートに対して１つずつ、２個のDC電圧が要求される。これらDC電圧は、チップの外側の電圧源から加えることを要求され、このために第二のゲートに対する追加のボンドパッドが要求される。或いは代替としてDC電圧をチップ上で生成することもできるが、このためには追加のバイアシング回路が要求される。

電力増幅器用途に対するもう一つの条件として、第二のゲートに加えられるDC電圧を、電源電圧と等しくすることで、ドレーン上により大きな電圧スイングが得られるようにすることが極めて重要となる。このためには、第二のゲートはオフチップDC電圧源へのDC接続を有することを要求される。

こうして、従来のカスコード構造にて、確かに、ゲート-ドレーン破壊問題を改善することはできるが、ただし、この構造では電力増幅器のコストが高く、複雑となる。一つのより良い解決手段は、第二のトランジスタのゲートに対する追加のDC電圧源を必要とされることなく、カスコード構造を利用できるようにすることである。複数の増幅段が利用される場合、及び/或いは差動増幅器構造が使用される場合は、カスコード構造の数も多くなり、DC電圧源の問題は一層深刻となる。

上の説明から、当分野においては、カスコード構造によって得られる安定性を有し、それでいて、従来のカスコード構造において２つのトランジスタゲートをバイアスするために要求される追加のDC接続は要求されないような改善された電力増幅器構造に対する必要性が存在することがわかる。

こうして、本発明の一つの目的は、カスコード構造によって得られる無条件な安定性の利益は享受するが、それでいて、オフチップから追加のDC電圧を供給することを要求されない、若しくは、オンチップにて追加のDCバイアシング電圧を提供するために追加のバイアス回路を要求されないような電力増幅器構成を提供することにある。

従来の技術の上述の及びその他の問題が本発明によって克服される。本発明によると、このカスコード構造のゲート接地トランジスタ（common-gate transistor）のゲート電圧が自身のドレーンから導かれることを特徴とする自己バイアスカスコード構造を利用する電力増幅器が開示される。この自己バイアスカスコードトランジスタは、３つの端子を備える複合トランジスタ（compound transistor）として実現され、このため、DC電圧は、第一のゲート（つまり、ソース接地トランジスタのゲート）に対してのみ要求される。この自己バイアシングのために、このカスコードペアの第二のゲートの電圧は、そのドレーン電圧が増加すると動的に増加する。この増加の量は、各要素の値を適当に選択することで選択することができる。

このような自己バイアスカスコード増幅器においては、これら組合わされたトランジスタは、より大きな電圧スイングに耐えることができ、このため、より高い電源電圧を使用し、より高い出力電圧を供給できる増幅器を設計することが可能となる。一つの好ましい実施例においては、この自己バイアスカスコード構造の第二のトランジスタのゲート電圧は、更に、ドレーン電圧の上昇をよりぴったりと追従できるように正のスイングの際に昇圧され、これによって、ゲート-ドレーン破壊の問題を起こすことなく、さらに大きな信号スイングが達成できるようにされる。

追加された一群の好ましい実施例においては、それら自己バイアスカスコード増幅器構造は差動構造及び多段差動電力増幅器に拡張される。本発明の構造及び方法を使用するこれら増幅器は、任意の標準のクラス、つまり、A級、B級、C級、或いはスイッチングクラス（E級）の増幅器として設計することができる。

本発明のこれら及びその他の特徴が以下の幾つかの実施例の説明から明らかとなるものである。

本発明は以下の説明を添付の図面を参照しながら読むことで一層理解できるものである。

図１には２つのトランジスタの従来のカスコード構造が示される。これとの関連で、トランジスタM1 １０１はソース接地（common source）され、トランジスタM2 １０５はゲート接地（common gate）されることに注意する。トランジスタM1 １０１のドレーンとトランジスタM2 １０５のソースは点１０３の所で互いに結ばれる。説明を簡単にするために、以下では参照符号D、S及びGは、それぞれ、ある与えられたトランジスタのドレーン、ソース、及びゲートを表すものとする。こうして、例えば、G₂はトランジスタM2のゲートを表し、D₁はトランジスタM1のドレーンを表す。

図２には従来のカスコード増幅器が示される。トランジスタM1 ２０１はソース接地（common source、CS）として機能し、トランジスタ２ ２０５はゲート接地（common gate、CG）として機能する。RF入力信号はトランジスタM1 ２０１のゲート、つまり、G₁ ２０２に加えられ、トランジスタM2 ２０５のゲート、つまり、G₂ ２０６は、L₁ ２１１及びC₁ ２１０を通じて接地することで、RF接地（RF ground）され、こうすることで、これに加わるDC値が、V_dd ２３０と等しいV_gg2 ２２０と等しくなるようにされる。G_２ ２０６の所でのRF接地は、オフチップコンデンサによって達成することも、或いはボンディングワイヤのインダクタンスと共振するオンチップコンデンサによって達成することもできる。G₂ ２０６の所にRF接地を提供するための従来のアプローチは、必ずしも、電力増幅器の大きな信号領域（large signal regime）におけるものではない。このため、G₂ ２０６の所の電圧はRFスイング（RF swing）を有することができ、D₂ ２０７がV_ddから零に完全にスイングする限りにおいて、この電力増幅器は、高い出力電力と高い電力増幅効率（power-added efficiency）を提供することができる。

図３aは自己バイアスカスコード構造を示す。G₂ 3A06に対するバイアスは、R_b 3A10とC_b 3A20の直列接続によって達成される。G₂ 3A06は、R_bとC_bとの間の3A06として示される点の所で結ばれる。G₂ 3A06に加えられるDC電圧は、こうして、D₂ 3A07に加えられるDC電圧と等しくなる（C_bが開回路となるようなDC電圧においては、R_bには電流は流れず、このため電圧降下はなく、D₂ 3A07の所の全ての電圧がC_b間に現れる）。D₂ 3A07の所のRFスイングは、こうしてR_ｂ 3A10とC_b 3A20との間の直列接続が低い通過特性を有するために減衰される。ただし、電力増幅器用途においては、G₂の所にRFスイングを有することが要求される。こうすることで、G₂ 3A06とD₂ 3A07の所に破壊電圧を発生させることなく、D₂の所により大きな信号スイングを得ることが可能となる。D₂ 3A07が増加すると、G₂ 3A06も（R_bとC_bによって設定されるより小さな値だけ）増加し、S₂ 3A08も増加する。こうして、M1とM2内の各ゲート-ドレーン上の電圧降下の量がバランスされる。R_bとC_bの値は、M1或いはM2のいずれかにゲート-ドレーン破壊を発生させることなく、最適な性能、つまり、最適な信号スイングが得られるように選択される。

このような自己バイアスカスコード構造は、一つのゲートと、一つのドレーン及び一つのソースを備えるトランジスタの複合体とみなすこともできる。明らかなように、この構造ではG₂に電源電圧を供給するための追加のボンドパッドは必要とされない。

図３aの回路においては、G₂は、D₂のRF電圧をそのDC値の回りの正と負の両方のスイングにおいて追従することに注意する。この点に関して改善するために、図３bにおいては、G₂の正のスイングの方が負のスイングより大きくなるようにするための手段が追加される。これら手段は、抵抗R_d 3B30と、ダイオード接続されたトランジスタM3 3B50と、この間に接続された抵抗R_b 3B10の直列接続から成り、これによってD₂ 3B07からG₂ 3B06への並列経路が提供される。

図３bの回路は、こうして、抵抗ダイオードブースティング（resistive-diode boosting）を備える自己バイアスカスコード構造から成る。R_d の値と、ダイオード接続されたトランジスタ（diode connected）M3のサイズを適当に選択することで、その電圧においてR_dとトランジスタM3を経由する経路が導通し、G₂の正のスイングをブースティングことを開始する閾値電圧を指定することができる。この追加の経路は、G₂がD₂の上昇を、これがD₂の下降を追従するときよりもより小さな減衰にて追従することを可能にする。これは、とりわけ、D₂の所の信号スイングが幾つかの電力増幅器設計において大きくなる場合に有益である。ここでも、R_b 3B10 、C_b 3B20、 R_d 3B30 、及びトランジスタM3 3B50に対する値を適当に選択することで、ゲート-ドレーン破壊電圧を伴うことなく、最良の性能、すなわち、最も大きな信号スイングを達成することができる。

図３cの回路は、図３bの回路と、図３bの抵抗R_d 3B30とダイオード接続されたトランジスタ3B50の直列接続の代りに、図３cの回路においては、通常のMOSFETトランジスタM3 3C50が用いられ、このゲートが、図３bの抵抗R_b 3B10の代りとしての２つの抵抗R_b1 3C61とR_b2 3C60の間に接続される点を除いて類似する。こうして、図３cの回路は、トランジスタブースティングを備える自己バイアスカスコード構造から成る。この回路においては、R_b1 3C61とR_b2 3C60との比によって、いつランジスタM3 3C50が導通し、G₂ 3C06の所の正の信号スイングを開始するかを指定するD₂ 3C07の所の電圧スイングに対する閾値が設定される。図３cの回路においても、図3bに示される回路と同様に、ゲート-ドレーン破壊電圧を伴うことなく、最良の性能、すなわち大きな信号スイングを達成するために、R_b1 3C61、R_b2 3C60、 C_b 3C20及びトランジスタM3 3C50のサイズがある与えられた回路或いは用途に対して適当に選択される。図３cの回路は、図３bの回路と比較して、抵抗がR_b1 3C61とR_b2 3C60に分割されるため、トランジスタM3 3C50がトランジスタM2 3C05より前にゲート-ドレーン破壊を起こすことがなくなるために、より大きなブースティング能力を有する。こうして、このトランジスタブースティングを用いる構成では、図３bの抵抗ダイオードブースティングを用いる回路と比較して信号スイングは更に制限される。

図４a及び図４bは、それぞれ、図３a及び図３cに対応する、一例としての負荷とバイアシングを備える自己バイアスカスコード増幅器を示す。（抵抗ダイオードブースティングを備える場合の図３bの回路に対応する類似の増幅器も実現することができるが、ここでは簡素化のために割愛される）。これら全ての構成において、ユーザは、トランジスタM2及びM1の両方の最大ドレーン-ゲート電圧を制御することができる。

図５aは、本発明の概念を、より複雑な構成、つまり、差動自己バイアスカスコード増幅器の形態にて示す。トランジスタM2 5A10、5B10及びトランジスタM4 5A20、5B20は、図５bに示すように互いに接続することもできることに注意する。この場合は、D₂ 5B30及びD₄5B40の所の信号スイングの差動的性質のために、これらゲートは更に小さなRFスイングを有することとなる。電力増幅器の場合は、これは、ゲート-ドレーン破壊のために、D₂(D₄)5B30(5B40)の所の最大信号を制限することとなる。このため、図５aの回路の方が通常は図５bの回路よりも好ましい。

図６は２段差動増幅器の実現を示す。第一の段は、単方向ブースティングは備えない自己バイアスカスコード増幅器を用い、従って、図３a、４a及び５aの回路に対応する。第二の段においては、信号スイングは第一の段より大きくなる。このため、第二の段においては、トランジスタブースティングを備える自己バイアスカスコードが用いられる。図示されるブースティング手段は一つの好ましい代替としてのトランジスタサブ回路から成り、図３c及び４bのブースティング手段と対応する。この構成では、これらカスコード内の全てのゲート-ドレーンスイングがバランスされ、最大の電源電圧を用いることが可能となる。

この自己バイアスカスコード電力増幅器は、こうして、G₂の所に直列LC-共振器を通じて短絡回路を提供するため、或いはG₂に電源電圧を供給するための追加のボンドパッドは必要とされない。この自己バイアスカスコード構造では、M1及びM2の所のゲート-ドレーン電圧を設定することが可能となる。最適な状態は両方のトランジスタが同一の最大ドレーン-ゲート電圧を有するときに達成される。このことは、より大きな電源電圧を使用することができ、このためより高い出力電力を得ることができることを意味する。一例として、幾つかの2.5V、2.4GHzなる自己バイアスカスコード電力増幅器（A/B級並びにC級；単一及び差動の両方）が0.25μm CMOSプロセスにてシミュレートされたが、非常に良好な結果が得られた。更に、電源電圧を３Vまで増加してもどのトランジスタも５Vより大きなゲート-ドレーン電圧を被ることはないことも確認された。

本発明のアーキテクチャ/設計技術はCMOS技術に制限されるものではなく、本発明はの技術は、既に知られている或いは将来開発されるであろう多くの他の技術にも適用できるものである。

上では本発明の幾つかの好ましい実施例について説明したが、当業者においては、様々な他の修正或いは追加が、例えば、本発明の技術を他の製造技術、例えば、BiCMOS、GaAsMESFET及びGaAsPHEMTプロセスへの適用も明らかであろう。更に、異なるタイプのトランジスタ或いは他の要素を採用したり、特定の設計要件に合うようにこれら回路構成に変更を加えたりすることも考えられる。

２つのMOSトランジスタの従来のカスコード構造の図である。 従来のカスコード構造の増幅器の図である。 図１に示される２つのトランジスタから成る自己バイアスカスコード構造の図である。 抵抗性ダイオードブースティングを備える自己バイアスカスコード構造の図である。 トランジスタブースティングを備える自己バイアスカスコード構造の図である。 図３aのトランジスタ構造に対応する自己バイアスカスコード増幅器の図である。 図３cのトランジスタ構成に対応する自己バイアスカスコード増幅器の図である。 本発明による差動自己バイアスカスコード増幅器の図である。 図５aの回路と類似するがトランジスタM2とM4のゲートが互いに結ばれる点が異なる回路の図である。 本発明による二段差動増幅器の図である。

符号の説明

１０１ トランジスタM1
１０５ トランジスタM2
２１１ L₁
２１０ C₁
２２０ V_gg2
２３０ V_dd

Claims (14)

1. 電力増幅器回路における最大使用電源電圧を増加させるための方法であって、
   カスコード接続された第１トランジスタと第２トランジスタとを有するカスコード構造であって、前記第２トランジスタのゲートが前記第２トランジスタのドレーンに結合されているとともに前記第２トランジスタの前記ゲートがコンデンサを通じて接地されている、カスコード構造を、利用するステップと、
   前記カスコード構造を自己バイアスするステップと、
   を備え
   前記カスコード構造を自己バイアスするステップでは、前記第１トランジスタのゲートに入力信号を入力するとともに、
   前記第２のトランジスタの前記ゲートは、直列に接続された２つの抵抗および第３のトランジスタを介して自身のドレーンに接続され、前記第３のトランジスタは、そのソースが前記第２のトランジスタの前記ゲートに接続され、そのドレーンが前記第２のトランジスタの前記ドレーンに接続され、そのゲートが前記直列に接続された２つの抵抗の間に接続されていることを特徴とする方法。
2. 電力増幅器におけるゲート-ドレーン破壊を回避するための方法であって、
   ２つのトランジスタをカスコード構造に接続するステップと、
   信号入力を前記２つのトランジスタ内の一方のトランジスタのゲートに接続するステップと、
   前記２つのトランジスタ内の他方のトランジスタを、そのゲートが自身のドレーン上の電圧に追従するように自己バイアスするステップと、
   を含むことを特徴とする方法。
3. 前記他方のトランジスタの前記ゲートは、負のスイングの際よりも正のスイングにおいて前記他方のトランジスタのドレーン上の電圧に、よりぴったりと追従することを特徴とする請求項２記載の方法。
4. カスコード構造の増幅器回路における信号スイングを最大化させるための方法であって、
   信号入力を２つのトランジスタの内の一方のトランジスタのゲートに接続するステップと、
   前記２つのトランジスタの他方のトランジスタを、そのゲートが自身のドレーンの電圧を正のスイングにおいて負のスイングの際によりも、よりぴったりと追従するように自己バイアシングするステップと、
   を含むことを特徴とする方法。
5. 前記他方のトランジスタのドレーンとゲートの間に直列に接続されている抵抗とダイオード或いはダイオード接続されたトランジスタにより、前記他方のトランジスタのゲートが前記他方のトランジスタのドレーンの電圧を正のスイングにおいて負のスイングの際よりも、よりぴったりと追従することを特徴とする請求項４記載の方法。
6. ドレーンが前記他方のトランジスタのドレーンに接続され、ソースが前記他方のトランジスタのゲートに接続され、ゲートが第一の抵抗と第二の抵抗の直列接続の間に接続される第三のトランジスタにより、前記他方のトランジスタのゲートが自身のドレーンの電圧を正のスイングにおいて負のスイングの際よりも、よりぴったりと追従することを特徴とする請求項４記載の方法。
7. DC電圧源端子と共通端子との間に直列に接続された第一のMOSFETトランジスタと第二のMOSFETトランジスタとを備え、RF入力信号端子が前記第一のMOSFETトランジスタのゲート電極に接続され、前記第二のMOSFETトランジスタのゲートが、前記第二のMOSFETトランジスタのドレーンと前記第一のMOSFETトランジスタのソースとの間に直列に接続された抵抗とコンデンサとの間に接続されることを特徴とする増幅器回路。
8. DC電圧源端子と共通端子との間に直列に接続された第一のMOSFETトランジスタと第二のMOSFETトランジスタとを備え、RF入力信号端子が前記第一のMOSFETトランジスタのゲート電極に接続され、前記第二のMOSFETトランジスタのゲートが、前記第二のMOSFETトランジスタのドレーンと前記第一のMOSFETトランジスタのソースとの間に直列に接続された第一の抵抗とコンデンサとの間に接続され、第二の抵抗とダイオード或いはダイオード接続されたトランジスタのどちらか一つとの直列接続が前記第二のMOSFETトランジスタのドレーンから前記第二のMOSFETトランジスタのゲートに向けて接続されることを特徴とする増幅器回路。
9. DC電圧源端子と共通端子との間に直列に接続された第一のMOSFETトランジスタと第二のMOSFETトランジスタとを備え、RF入力信号端子が前記第一のMOSFETトランジスタのゲート電極に接続され、前記第二のMOSFETトランジスタのゲートが、直列に接続された第一の抵抗および第二の抵抗とコンデンサとの間に接続され、ドレーンが前記第二のMOSFETトランジスタのドレーンに接続され、ソースが前記第二のMOSFETトランジスタのゲートに接続され、ゲートが前記第一の抵抗と第二の抵抗の直列接続の間に接続される第三のMOSFETトランジスタを更に備えたことを特徴とする増幅器回路。
10. 前記第一のMOSFETトランジスタのソース電極がインダクタを通じて前記共通端子に接続され、前記第二のMOSFETトランジスタのドレーン電極が前記インダクタを介して前記DC電圧源に接続されることを特徴とする請求項７乃至９のいずれかに記載の増幅器回路。
11. 前記第一のMOSFETトランジスタのゲート電極がコンデンサを介して前記RF入力信号端子に接続されることを特徴とする請求項７乃至９のいずれかに記載の増幅器回路。
12. 前記増幅器回路の出力がマッチング回路を介して負荷に接続されることを特徴とする請求項７乃至９のいずれかに記載の増幅器回路。
13. 前記回路がある差動増幅器回路の両側として二度利用されることを特徴とする請求項７乃至９のいずれかに記載の増幅器回路。
14. 多段増幅器の一段として用いられることを特徴とする請求項１３記載の差動増幅器。

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