WO2022130548A1 - 電力増幅回路 - Google Patents

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WO2022130548A1
WO2022130548A1 PCT/JP2020/047054 JP2020047054W WO2022130548A1 WO 2022130548 A1 WO2022130548 A1 WO 2022130548A1 JP 2020047054 W JP2020047054 W JP 2020047054W WO 2022130548 A1 WO2022130548 A1 WO 2022130548A1
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WO
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transistor
gate
drain
amplifier circuit
power amplifier
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PCT/JP2020/047054
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English (en)
French (fr)
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慎司 竹添
正臣 津留
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices

Definitions

  • This disclosure relates to a power amplifier circuit, and particularly to a power amplifier circuit in which an RF (Radio Frequency) signal is input as an input signal and high output can be achieved.
  • RF Radio Frequency
  • a stack amplifier is proposed in Document 1 as a power amplifier circuit capable of increasing the output.
  • Document 1 includes a first transistor in which an input signal is input to a gate electrode and a second transistor connected in series to the first transistor, and is between the gate electrode of the second transistor and the ground potential node. Shows a stack amplifier connected to a capacitive load that has a finite impedance value with respect to the frequency of the input signal.
  • the stack amplifier shown in Document 1 consumes a large amount of power because the product of the drain-source voltage and the drain current of the transistor is large, so that the power addition efficiency is lowered.
  • the present disclosure has been made to solve the above-mentioned problems, and an object thereof is to obtain a power amplifier circuit having high output and high efficiency.
  • n transistors (n is a natural number of 1 or more) connected in series between the first transistor whose source electrode is grounded and the drain electrode of the first transistor and the power supply potential node.
  • the second transistor and one end are connected to the gate electrode of the second transistor, respectively, and the impedance at the other end is short-circuited with respect to the high frequency frequency input from the gate electrode of the first transistor, and is an even-order harmonic.
  • It comprises n gate capacitive loads, each with a harmonic processing circuit configured to suppress even-order harmonic components of the drain current of the second transistor with respect to the wave.
  • the time average value of the product of the drain-source voltage and the drain current becomes smaller due to the termination condition for the even-order harmonics of the frequency input to the input node of the gate capacitive load, so that the power consumption is reduced.
  • high power efficiency can be obtained.
  • FIG. 5 is a waveform diagram showing waveforms of drain voltage and current of the first transistor and the second transistor in the power amplifier circuit according to the first embodiment together with a comparative example.
  • FIG. It is a circuit diagram which shows the power amplifier circuit which concerns on the modification of Embodiment 3.
  • Embodiment 1 The power amplifier circuit according to the first embodiment will be described with reference to FIGS. 1 and 2.
  • the power amplifier circuit according to the first embodiment is a stack amplifier.
  • the stack amplifier circuit is used as a power amplifier for high frequency signals.
  • the power amplifier circuit includes a first transistor 1, a second transistor 2, a gate capacitance load 3, and a harmonic processing circuit 4.
  • the first transistor 1 is an N-MOS transistor which is a field transistor, the gate electrode G is connected to the input node 5, and the source electrode S is grounded. An RF signal is input to the input node 5.
  • the second transistor 2 is an N-MOS transistor which is a field transistor, and has the same equivalent circuit as the first transistor 1.
  • the gate electrode G is connected to the gate bias node 6, the source electrode S is connected to the drain electrode D of the first transistor 1, and the drain electrode D is connected to the output node 8.
  • the drain electrode D of the second transistor 2 is connected to the power potential node 7.
  • the first transistor 1 and the second transistor 2 are connected in series between the power supply potential node 7 and the ground potential node, and are stacked.
  • a high power supply voltage Vdd is applied to the power supply potential node 7.
  • a gate bias voltage is applied to the gate bias node 6 with respect to the second transistor 2.
  • the RF signal input to the input node 5 is amplified by the first transistor 1 and the second transistor 2 and output to the output node 8.
  • the small signal equivalent circuit of the second transistor 2 is shown in FIG.
  • the gate-drain capacity 21 having a capacitance value C gd between the gate electrode G and the drain electrode D and the gate-source capacitance 22 having a capacitance value C gs between the gate electrode G and the source electrode S.
  • the gate-source capacitance 22 having a capacitance value C gs between the gate electrode G and the source electrode S.
  • One end of the gate capacitive load 3 is connected to the gate electrode G of the second transistor 2, and the other end is short-circuited with respect to the frequency of the input signal input to the input node 5, that is, the frequency used, and the capacitance value C.
  • the gate capacitive load 3 has a finite impedance value with respect to the input signal input to the input node 5.
  • the capacity value C of the gate capacity load 3 is a value obtained by the following equation (1).
  • n 1, C 1 is the capacitance value of the gate capacitance load 3, Cgs , 1 is the capacitance value between the gate and the source of the second transistor 2, and Cgd , 1 is the second.
  • the capacitance value between the gate and drain of the transistor 2 gm 1 is the transconductance of the second transistor 2
  • R1 is the optimum load resistance value of the first transistor 1.
  • the optimum load resistance value is the load impedance for the first transistor 1 to obtain a high output.
  • the gate capacitive load 3 is the drain-gate voltage V dg of the first transistor 1, the drain-source voltage V ds , the gate-source voltage V gs , and the drain-gate voltage V of the second transistor 2. Since each of dg , the drain-source voltage V ds , and the gate-source voltage V gs is determined to have the same high frequency operation (equal amplitude), the output node 8 has the first transistor 1 The sum of the drain-source voltage V ds and the drain-source voltage V ds of the second transistor 2, that is, a voltage twice the drain-source voltage voltage V ds of the first transistor 1 is output and output. The power is doubled.
  • the drain-gate of the second transistor 2 It is possible to avoid applying a high voltage exceeding the withstand voltage to any of the interval, the drain-source, the gate-source, the drain-gate of the first transistor 1, the drain-source, and the gate-source. It becomes a highly reliable power amplification circuit.
  • the harmonic processing circuit 4 is a circuit for giving a termination condition to the other end of the gate capacitance load 3.
  • the harmonic processing circuit 4 short-circuits the other end of the gate capacitive load 3 with respect to the frequency of the input signal input to the input node 5, opens with respect to even-order harmonics, and short-circuits with respect to odd-order harmonics. ..
  • the gate bias node 6 is opened at a high frequency, and the other end of the gate capacitive load 3 is an open stub which is a harmonic processing circuit 4. Since it is open and short-circuited with respect to the odd-order harmonics, the even-order harmonic component is suppressed in the current Ig flowing through the gate electrode G of the second transistor 2 shown in FIG.
  • the gate-source capacitance 22 shown in FIG. 2 has an even number of the current Igs that flows from the gate electrode G to the source electrode S.
  • the second harmonic component is suppressed.
  • the gate-source voltage V gs in the gate-source capacitance 22 is Ig / j ⁇ C gs .
  • ⁇ is the angular frequency of Ig. Therefore, the even-order harmonic component of the current Ig flowing through the gate electrode G of the second transistor 2 is also suppressed in the gate-source voltage V gs , so that the even-order harmonic component is suppressed.
  • the current I ds flowing from the drain electrode D of the second transistor 2 to the source electrode S is gm ⁇ V gs .
  • gm is the transconductance of the second transistor 2. Therefore, the even-order harmonic component of the gate-source voltage V gs is also suppressed in the current I ds , so that the even-order harmonic component is suppressed.
  • the current waveform of the drain current Ids flowing into the drain electrode D of the second transistor 2 becomes close to a square wave because it has only the fundamental wave frequency and the odd-order harmonic components.
  • the transition time from when the drain current I ds flows greatly to when it becomes smaller becomes shorter, so that the drain current I ds and the second transistor
  • Reduced power consumption that is, improved power efficiency.
  • the drain current I ds of the second transistor 2 approaches the square wave
  • the drain current I ds of the first transistor 1 also approaches the square wave
  • the drain current I ds of the first transistor 1 and the drain-source The overlap of the waveforms of the inter-voltage V ds is also reduced, and the power consumption is reduced, that is, the power efficiency is improved.
  • the simulation results for ds'and the drain current I ds ' , the drain-source voltage V ds'and the drain current I ds ' of the first transistor 1 are shown in FIG. 3 (b).
  • the drain current I ds of the second transistor 2 is rectangular with respect to the drain current I ds'of the second transistor of the comparative example because the even-order harmonic component is suppressed. Approaching the waves.
  • FIG. 3C shows the product of the drain current I ds of the second transistor 2 and the drain-source voltage V ds .
  • the solid line shows the result of the first embodiment
  • the broken line shows the result of the comparative example. It can be seen that the product of the drain current I ds and the drain-source voltage V ds of the first embodiment is smaller than the result of the comparative example. This is because the drain current I ds of the second transistor 2 approaches a square wave, so that the transition time from when the drain current I ds is large to small is shortened, so that the drain-source voltage V ds This is because the product with and is small. This also applies to the first transistor 1.
  • the harmonic processing circuit 4 can be configured with, for example, an open stub having a wavelength of 1/4 with respect to the frequency of the input signal input to the input node 5.
  • FIG. 1 A power amplifier circuit according to a modification of Embodiment 1 will be described with reference to FIG.
  • the power amplifier circuit according to the first embodiment shown by FIGS. 1 and 2 is located between the drain electrode of the first transistor 1 and the power supply potential node 7.
  • the other points are the same as or the same as those of the power amplifier circuit according to the first embodiment.
  • the same reference numerals as those in FIG. 1 indicate the same or corresponding parts.
  • the second transistor 2 1 to the second transistor 2 n are N-MOS transistors which are electric field transistors having the same characteristics, respectively, and the gate bias node 6 1 corresponding to the gate electrode G changes to the gate bias node 6 n . Be connected.
  • the source electrode S of the second transistor 2 1 of the first stage is connected to the drain electrode D of the first transistor 1.
  • the source electrode S is the drain electrode D of the second transistor 2 1 to the second transistor 2 n-1 in the previous stage, respectively. Be connected.
  • the drain electrode D of the second transistor 2n in the nth stage is connected to the output node 8 and the power potential node 7.
  • the gate capacitive load 3 1 to the gate capacitive load 3 n are each connected to the gate electrode G of the second transistor 2 1 to the second transistor 2 n corresponding to one end, and the other end corresponds to the harmonic processing circuit 4 1 Is connected to the harmonic processing circuit 4 n .
  • Each of the harmonic processing circuits 4 1 to 4 n is an input signal input to the input node 5, that is, an open stub having an electric length ⁇ / 4 with respect to the frequency used.
  • the capacitance value C n from the gate capacitance load 3 1 to the gate capacitance load 3 n is a value obtained by the following equation (2).
  • C n is the capacitance value of the gate capacitance load of the nth stage
  • C gsn is the capacitance value between the gate and the source of the second transistor of the nth stage
  • C gdn is the second second transistor of the nth stage.
  • the capacitance value between the gate and drain of the transistor, gm n is the transconductance of the second transistor in the nth stage
  • R 1 is the optimum load resistance value of the first transistor.
  • the sum of the drain-source voltage V ds of the first transistor and the drain-source voltage V ds of the n second transistors, that is, the drain-source voltage of the first transistor 1 is reached.
  • a voltage n + 1 times the voltage V ds is output, and the output power is n + 1 times.
  • the current Ig flowing from the gate capacitive load 31 to the gate capacitive load 3n suppresses the even-order harmonic component, so that the gate electrode G to the source electrode S of the second transistor 2 1 to the second transistor 2 n are suppressed.
  • the even-order harmonic component of the current I gs flowing to is suppressed, the even-order harmonic component of the gate-source voltage V gs is suppressed, and the even-order harmonic component of the current I ds flowing from the drain electrode D to the source electrode S is suppressed. Is suppressed.
  • the current waveform of the drain current I ds flowing into the drain electrodes D of the second transistor 2 1 to the second transistor 2 n is close to a square wave because it has only the fundamental wave frequency and the odd-order harmonic components.
  • the current waveform of the drain current I ds flowing into the drain electrodes D of the second transistor 2 1 to the second transistor 2 n approaches a rectangular wave, so that the second transistor 2 1 to the second transistor 2 n are respectively.
  • the overlap of the waveforms of the drain current I ds and the drain-source voltage V ds is reduced, the power consumption of each of the second transistor 2 1 to the second transistor 2 n is also reduced, and the second transistor 2 1 to the second transistor 2 1 are reduced.
  • the drain efficiency of each of the transistors 2 n of the above is also improved.
  • the transition time from when the drain current I ds is large to when it is small is shortened.
  • the product of the drain-source voltage V ds of the second transistor 2 becomes smaller, and the time average of the product of the drain current I ds of the second transistor 2 and the drain-source voltage V ds becomes smaller (waveform). (Reduces overlap), reduces power consumption, that is, improves power efficiency.
  • the drain current Ids of each of the second transistors 2 1 to the second transistor 2 n approaches a square wave
  • the drain current I ds of the first transistor 1 also approaches a square wave, and the first transistor 1 has a drain current I ds.
  • the overlap of the waveforms of the drain current I ds and the drain-source voltage V ds is also reduced, and the power consumption is reduced, that is, the power efficiency is improved.
  • the power amplifier circuit according to the second embodiment will be described with reference to FIG.
  • the power amplifier circuit according to the second embodiment is a differential amplifier.
  • the differential amplifier circuit is used as a differential power amplifier for high frequency signals.
  • the power amplifier circuit comprises a differential pair circuit and a gate capacitive load.
  • the differential pair circuit includes a pair of amplification units 100a and 100b.
  • Each of the pair of amplifier units 100a and 100b has the same configuration as the power amplifier circuit shown in the first embodiment.
  • the gate electrodes G are connected to the input nodes 5a and 5b, and the first transistors 1a and 1b to which the source electrodes S are grounded and the gate electrodes G are connected via resistors 9a and 9b.
  • It has a second transistor 2a, 2b connected to the gate bias nodes 6a, 6b and connected between the drain electrode D of the first transistor 1a, 1b and the output nodes 8a, 8b.
  • Inductors 10a and 10b are connected between the source electrode S of the second transistors 2a and 2b and the power supply potential node 7.
  • the gate capacitive load has a first gate capacitive load 3a and a second gate capacitive load 3b connected in series.
  • One end of the gate capacitive load is connected to the gate electrode G of the second transistor 2a in the amplification unit 100a, the other end is connected to the gate electrode G of the second transistor 2b in the amplification unit 100b, and the capacitance value is amplified by one of them.
  • the voltage V dg , the drain-source voltage V ds , and the gate-source voltage V gs all have the same operation, that is, the same value (equal amplitude), and the drain-gate voltage V of the first transistor 1b in the amplification unit 100b.
  • the first gate capacitive load 3a and the second gate capacitive load 3b have a finite impedance value with respect to the input signal input to the input node 5.
  • the respective capacitance values of the first gate capacitance load 3a and the second gate capacitance load 3b are the values obtained by the above equation (1).
  • the gate capacitive loads 3a and 3b are the drain-gate voltage V dg , the drain-source voltage V ds , the gate-source voltage V gs of the first transistors 1a and 1b, and the second transistors 2a and 2b, respectively. Since it is determined that the drain-gate voltage V dg , the drain-source voltage V ds , and the gate-source voltage V gs each have the same high frequency operation (equal amplitude), the output nodes 8a and 8b are used.
  • a high power supply voltage is applied as the power supply voltage Vdd applied to the power supply potential node 7, for example, even if the power supply voltage is doubled in the case of an amplifier having only the first transistors 1a and 1b, the second transistor 2a, A high voltage higher than the withstand voltage is applied to any of the drain-gate, drain-source, gate-source, first transistors 1a, 1b drain-gate, drain-source, and gate-source of 2b. This can be avoided and the power amplification circuit becomes highly reliable.
  • the pair of amplification units 100a and 100b operate as a differential circuit, amplify the input signal and output it to the output nodes 8a and 8b.
  • the connection point between the first gate capacitive load 3a and the second gate capacitive load 3b is located on the axis of line symmetry of the differential amplifier circuit and becomes an even-order harmonic.
  • it can be regarded as a short circuit for open and odd harmonics. Therefore, on the connection point side between the other end of the first gate capacitive load 3a and the other end of the second gate capacitive load 3b, the impedance condition is virtually the gate-source voltage V of the second transistors 2a and 2b. It is a condition to suppress the even harmonic component of gs .
  • the even-order harmonic component of the current Ig flowing through the gate capacitive load of the second transistors 2a and 2b is suppressed, and the source from the gate electrode G.
  • the even-order harmonic component of the current Igs flowing to the electrode S is suppressed, the even-order harmonic component of the gate-source voltage V gs is suppressed, and the drain electrode D of the second transistors 2a and 2b is transferred to the source electrode S.
  • the even-order harmonic component of the flowing current I ds is suppressed.
  • the current waveform of the drain current Ids flowing into the drain electrode D of the second transistors 2a and 2b approaches a rectangular wave.
  • the drain current I ds of the second transistors 2a and 2b approaches a square wave
  • the time average of the product of the drain current I ds of the second transistors 2a and 2b and the drain-source voltage V ds becomes smaller ( Waveform overlap is reduced), power consumption is reduced, that is, power efficiency is improved.
  • the drain current I ds of the second transistors 2a and 2b approaches a rectangular wave, the transition time from when the drain current I ds flows greatly to when it becomes small becomes short, so that the second transistor 2a, The product of the drain-source voltage V ds of 2b becomes smaller, and the time average of the product of the drain current I ds of the second transistors 2a and 2b and the drain-source voltage V ds becomes smaller (waveform). (Reduces overlap), reduces power consumption, that is, improves power efficiency.
  • the drain current I ds of each of the second transistor 2 1 to the second transistor 2 n approaches the square wave
  • the drain current I ds of the first transistor 1 also approaches the square wave
  • the first transistor 1 The overlap of the waveforms of the drain current I ds and the drain-source voltage V ds is also reduced, and the power consumption is reduced, that is, the power efficiency is improved. Therefore, a highly efficient power amplifier circuit can be obtained.
  • the harmonic processing circuit on one side of the differential circuit composed of the first amplification unit 100a and the first gate capacitive load 3a is the second amplification unit 100b and the second amplification unit 100b. It can be said that it is configured on the other side of the differential circuit composed of the gate capacitance load 3b of 2.
  • the harmonic processing circuit on one side of the differential circuit composed of the second amplification unit 100b and the second gate capacitance load 3b is composed of the first amplification unit 100a and the first gate capacitance load 3a. It can be said that it is composed of the other side of the differential circuit.
  • the power amplifier circuit according to the modification of Embodiment 2 will be described with reference to FIG.
  • the power amplification circuit according to the second embodiment has the drain electrodes of the first transistors 1a and 1b and the power supply potential node 7 in each of the pair of amplification units 100a and 100b.
  • the power amplification circuit according to the modified example of the second embodiment configured in this way, when a high power supply voltage is applied as the power supply voltage Vdd applied to the power supply potential node 7, for example, the first transistors 1a and 1b Even if the power supply voltage is n + 1 times that of the amplifier with only the amplifier, the drain-gate and drain-source of the second transistor 2a 1 to the second transistor 2an and the second transistor 2b 1 to the second transistor 2b n are respectively . It is possible to avoid applying a high voltage higher than the withstand voltage to any of the interval, the gate-source, the drain-gate of the first transistor 1, the drain-source, and the gate-source, and the power is highly reliable. It becomes an amplification circuit.
  • the sum of the drain-source voltage V ds of the first transistors 1a and 1b and the drain-source voltage V ds of the n second transistors 2a and 2b that is, the first.
  • a voltage n + 1 times the drain-source voltage V ds of the transistors 1a and 1b of 1 is output, and the output power is n + 1 times.
  • the current Ig flowing through the first gate capacitance load 3a 1 to the first gate capacitance load 3an and the second gate capacitance load 3b 1 to the second gate capacitance load 3b n is suppressed by the even-order harmonic component.
  • the even-order harmonic component of the current Ig flowing through the gate electrodes G of the second transistors 2a 1, 2b 1 to the second transistors 2an, and 2b n is suppressed , and the gate electrode G is used as the source electrode.
  • the even-order harmonic component of the current Igs flowing to S is suppressed, the even-order harmonic component of the gate-source voltage V gs is suppressed, and the second transistor 2a 1 , 2b 1 to the second transistor 2an ,
  • the even-order harmonic component of the current I ds flowing from the drain electrode D of 2b n to the source electrode S is suppressed.
  • the current waveform of the drain current Ids flowing into the drain electrodes D of the second transistors 2a 1 , 2b 1 to the second transistors 2an and 2b n is a square wave having only the fundamental frequency and the odd-order harmonic components. Approaching.
  • the current waveform of the drain current Ids flowing into the drain electrodes D of the second transistors 2a 1 , 2b 1 to the second transistors 2a n , and 2b n approaches a square wave, so that the second transistors 2a 1 , 2b 1
  • the time average of the product of the drain current I ds and the drain-source voltage V ds of each of the second transistors 2an and 2bn is reduced (the overlap of the waveforms is reduced), and the power consumption is reduced, that is, the power efficiency is reduced.
  • the drain currents Ids of the second transistors 2a 1 , 2b 1 to the second transistors 2an and 2b n approach a square wave
  • the drain currents Ids of the first transistors 1a and 1b also become a square wave.
  • the overlap between the waveforms of the drain current I ds and the drain-source voltage V ds of the first transistors 1a and 1b is also reduced, and the power consumption is reduced, that is, the power efficiency is improved.
  • the harmonic processing circuit on one side of the differential circuit composed of the first amplification unit 100a and the first gate capacitive loads 3a1 to 3an is the second harmonic processing circuit. It can be said that it is configured on the other side of the differential circuit composed of the amplification unit 100b and the second gate capacitive loads 3b1 to 3bn.
  • the harmonic processing circuit on one side of the differential circuit composed of the second amplification unit 100b and the second gate capacitive loads 3b1 to 3bn is the first amplification unit 100a and the first gate capacitive load 3a1 to 3a1. It can be said that it is composed of the other side of the differential circuit composed of 3an.
  • Embodiment 3 The power amplifier circuit according to the third embodiment will be described with reference to FIG. 7.
  • the power amplifier circuit according to the second embodiment has a gate capacitance load of a series of a first gate capacitance load 3a and a second gate capacitance load 3b.
  • the difference is that one gate capacitance load 30 having a combined capacitance is used, and the connection point between the resistance 9a and the resistance 9b is connected in series and the connection point between the resistance 9a and the resistance 9b is the gate bias node 60.
  • the same reference numerals as those in FIG. 6 indicate the same or corresponding parts.
  • the capacity value C of the gate capacity load 30 is a value obtained by the following equation (3), which is 1/2 of the value of the equation (1).
  • n 1, C1 is the total capacitance value of the series of the first gate capacitive load 3a and the second gate capacitive load 3b, and Cgs, 1 is the second transistor 2a, 2b.
  • Cgd, 1 is the capacitance value between the gate and drain of the second transistor 2a and 2b, gm1 is the transconductance of the second transistors 2a and 2b, and R1 is the first transistor 1a.
  • This is the optimum load resistance value of 1b.
  • the optimum load resistance value is the load impedance for the first transistor to obtain a high output.
  • the power amplifier circuit according to the third embodiment configured in this way operates in the same manner as the power amplifier circuit according to the second embodiment, and the same effect can be obtained.
  • the power amplifier circuit according to the modified example of the third embodiment will be described with reference to FIG.
  • the power amplifier circuit according to the modified example of the third embodiment has a plurality of second transistors as opposed to the power amplifier circuit according to the third embodiment, similarly to the power amplifier circuit according to the modified example of the second embodiment.
  • 2a 1 , 2b 1 to the second transistor 2 an, 2 b n connected in series, a point having a plurality of gate capacitive loads 30 1 to 30 n , and a plurality of series connected resistors 9a 1 , 9b
  • resistors 9a 1 , 9b It differs from 1 in that it has resistors 9 an and 9 b n , and is the same as or similar to the power amplifier circuit according to the third embodiment in other points.
  • the same reference numerals as those in FIG. 7 indicate the same or corresponding parts.
  • the capacity value C of the gate capacity load 30 is a value obtained by the following equation (4), which is 1/2 of the value of the equation (2).
  • Cn is the total capacitance value of the gate capacitance load of the nth stage
  • Cgs and n are the capacitance values between the gate and the source of the second transistor of the nth stage
  • Cgd and n are the nth stages.
  • the capacitance value between the gate and drain of the second transistor, gm n is the transconductance of the second transistor in the nth stage
  • R1 is the optimum load resistance value of the first transistor.
  • the optimum load resistance value is the load impedance for the first transistor to obtain a high output.
  • the power amplifier circuit according to the modified example of the third embodiment configured in this way operates in the same manner as the power amplifier circuit according to the modified example of the second embodiment, and the same effect can be obtained.
  • any combination of the embodiments can be freely combined, any component of the embodiment can be modified, or any component can be omitted in each embodiment.
  • the power amplifier circuit according to the present disclosure is suitable for a stack amplifier in which an RF signal is input as an input signal, and a differential amplifier circuit in which a complementary RF signal is input as an input signal.

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Abstract

電力増幅回路は、ソース電極が接地された第１のトランジスタ１と、第１のトランジスタ１のドレイン電極と電源電位ノード７との間に直列接続されたｎ個（ｎは１以上の自然数）第２のトランジスタ２と、一端が第２のトランジスタ２のゲート電極にそれぞれ接続され、他端にインピーダンスが第１のトランジスタ１のゲート電極から入力される高周波の周波数に対して短絡であり、偶数次高調波に対して第２のトランジスタ２のドレイン電流の偶数次高調波成分を抑制するように設定された高調波処理回路４をそれぞれ有するｎ個のゲート容量負荷３を備える。

Description

電力増幅回路
　本開示は電力増幅回路に係り、特に、入力信号としてRF（Radio Frequency）信号が入力され、高出力化が図れる電力増幅回路に関する。
　高出力化が図れる電力増幅回路として、文献１にスタック増幅器が提案されている。
　文献１には、ゲート電極に入力信号が入力される第1のトランジスタと、第１のトランジスタに直列接続される第２のトランジスタを備え、第２のトランジスタのゲート電極と接地電位ノードとの間に、入力信号の周波数に対して有限のインピーダンス値となる容量負荷を接続したスタック増幅器が示されている。
Hayg-Taniel Dabag et al."Analysis and Design of Stacked-FET Millimeter-Wave Power Amplifiers"　IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQES, VOL.61,No4 ,2013
　文献１に示されたスタック増幅器は、トランジスタのドレイン-ソース間電圧とドレイン電流の積が大きいために消費電力が大きくなるため、電力付加効率が低下していた。
　本開示は、上記した課題を解決するためになされたものであり、高出力であり、かつ高効率化が図れる電力増幅回路を得ることを目的とする。
　本開示に係る電力増幅回路は、ソース電極が接地された第１のトランジスタと、第１のトランジスタのドレイン電極と電源電位ノードとの間に直列接続されたｎ個（ｎは１以上の自然数）の第２のトランジスタと、一端が第２のトランジスタのゲート電極にそれぞれ接続され、他端にインピーダンスが第１のトランジスタのゲート電極から入力される高周波の周波数に対して短絡であり、偶数次高調波に対して第２のトランジスタのドレイン電流の偶数次高調波成分を抑制するように設定された高調波処理回路をそれぞれ有するｎ個のゲート容量負荷とを備える。
　本開示によれば、ゲート容量負荷の入力ノードに入力される周波数の偶数次高調波に対する終端条件により、ドレイン-ソース間電圧とドレイン電流の積の時間平均値が小さくなるため、消費電力が低減し、高い電力効率が得られる。
実施の形態１に係る電力増幅回路を示す回路図である。 実施の形態１に係る電力増幅回路において第２のトランジスタを小信号等価回路で表した回路図である。 実施の形態１に係る電力増幅回路における第１のトランジスタ及び第２のトランジスタのドレイン電圧及び電流の波形を比較例とともに現わした波形図である。 実施の形態１の変形例に係る電力増幅回路を示す回路図である。 実施の形態２に係る電力増幅回路を示す回路図である。 実施の形態２の変形例に係る電力増幅回路を示す回路図である。 実施の形態３に係る電力増幅回路を示す回路図である。 実施の形態３の変形例に係る電力増幅回路を示す回路図である。
実施の形態１．
　実施の形態１に係る電力増幅回路を図１及び図２を用いて説明する。
　実施の形態１に係る電力増幅回路はスタック増幅器である。スタック増幅回路は高周波信号用電力増幅器として用いられる。
　電力増幅回路は、第１のトランジスタ１と、第２のトランジスタ２と、ゲート容量負荷３と、高調波処理回路４を備える。
　第１のトランジスタ１は電界トランジスタであるＮ－ＭＯＳトランジスタであり、ゲート電極Ｇが入力ノード５に接続され、ソース電極Ｓが接地される。入力ノード５にRF信号が入力される。
　第２のトランジスタ２は電界トランジスタであるＮ－ＭＯＳトランジスタであり、第１のトランジスタ１と等価回路的に同じである。ゲート電極Ｇがゲートバイアスノード６に接続され、ソース電極Ｓが第１のトランジスタ１のドレイン電極Ｄに接続され、ドレイン電極Ｄが出力ノード８に接続される。
　また、第２のトランジスタ２のドレイン電極Ｄは電源電位ノード７に接続される。その結果、第１のトランジスタ１と第２のトランジスタ２は電源電位ノード７と接地電位ノードとの間に直列に接続され、積み上げられた構成となる。
　電源電位ノード７には高い電源電圧である電源電圧Ｖddが印加される。ゲートバイアスノード６には第２のトランジスタ２に対するゲートバイアス電圧が印加される。
　入力ノード５に入力されるＲＦ信号は、第１のトランジスタ１及び第２のトランジスタ２によって増幅され、出力ノード８に出力される。
　第２のトランジスタ２の小信号等価回路を図２に示す。等価回路的には、ゲート電極Ｇとドレイン電極Ｄとの間に容量値Ｃgdのゲート－ドレイン容量２１が、ゲート電極Ｇとソース電極Ｓとの間に容量値Ｃgsのゲート－ソース容量２２が、ドレイン電極Ｄとソース電極Ｓとの間にトランスコンダクタンスgmが存在する。
　ゲート容量負荷３は、一端が第２のトランジスタ２のゲート電極Ｇに接続され、他端は入力ノード５に入力される入力信号の周波数、つまり、使用周波数に対して短絡とされ、容量値Ｃが第１のトランジスタ１のドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれと、第２のトランジスタ２のドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれとが等しい高周波動作、すなわち同じ値(等振幅)となるように決定される。ゲート容量負荷３は入力ノード５に入力される入力信号に対して有限のインピーダンス値を持つ。
　ゲート容量負荷３の容量値Ｃは次式（１）で得られる値である。

Figure JPOXMLDOC01-appb-I000004
　但し、式（１）中、ｎ＝１であり、C１がゲート容量負荷３の容量値，Ｃgs,1は第２のトランジスタ２のゲート－ソース間の容量値、Ｃgd,1は第２のトランジスタ２のゲート-ドレイン間の容量値、gm1は第２のトランジスタ２のトランスコンダクタンス、Ｒ１は第１のトランジスタ１の最適負荷抵抗値である。最適負荷抵抗値とは、第１のトランジスタ１が高出力を得るための負荷インピーダンスである．
　ゲート容量負荷３が第１のトランジスタ１のドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれと、第２のトランジスタ２のドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれをそれぞれが等しい高周波動作(等振幅)となるように決定しているため、出力ノード８には第１のトランジスタ１のドレイン－ソース間電圧Ｖdsと第２のトランジスタ２のドレイン－ソース間電圧Ｖdsとの和、つまり第１のトランジスタ１のドレイン－ソース間電圧電圧Ｖdsの２倍の電圧が出力され、出力電力は２倍となる。また、電源電位ノード７に印加される電源電圧Ｖddとして高い電源電圧を加えた場合、例えば、第１のトランジスタのみの増幅器のときの電源電圧の２倍でも、第２のトランジスタ２のドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間、第１のトランジスタ１のドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間のいずれかに耐圧以上の高電圧が加わることを避けることができ、信頼性の高い電力増幅回路となる。
　高調波処理回路４は、ゲート容量負荷３における他端に終端条件を与えるための回路である。
　高調波処理回路４は、ゲート容量負荷３における他端を入力ノード５に入力される入力信号の周波数に対して短絡、偶数次高調波に対して開放、奇数次高調波に対して短絡とする。
　次に、実施の形態１に係る電力増幅回路の動作について説明する。
　入力ノード５に入力信号が入力されると、第１のトランジスタ１及び第２のトランジスタ２により増幅され、増幅された信号が出力ノードにより出力される。
　増幅動作中、ゲートバイアスノード６は高周波的に開放、ゲート容量負荷３の他端が高調波処理回路４であるオープンスタブにより、入力ノード５に入力される入力信号の偶数次高調波に対して開放、奇数次高調波に対して短絡とされるので、図２に示す第２のトランジスタ２のゲート電極Ｇに流れる電流Ｉgは偶数次高調波成分が抑制される。
　第２のトランジスタ２のゲート電極に流れる電流Ｉgの偶数次高調波成分が抑制されることにより、図２に示すゲート－ソース容量２２にゲート電極Ｇからソース電極Ｓへ流れる電流Ｉgsの偶数次高調波成分が抑制される。
　一方、ゲート－ソース容量２２におけるゲート－ソース間電圧ＶgsはＩg／jωＣgsである。但し、ωはＩgが有する角周波数である。
　従って、ゲート－ソース間電圧Ｖgsも、第２のトランジスタ２のゲート電極Ｇに流れる電流Ｉgの偶数次高調波成分が抑制されることにより、偶数次高調波成分が抑制される。
　第２のトランジスタ２のドレイン電極Ｄからソース電極Ｓに流れる電流Ｉdsは、gm・Ｖgsである。gmは第２のトランジスタ２のトランスコンダクタンスである。
　従って、電流Ｉdsも、ゲート－ソース間電圧Ｖgsの偶数次高調波成分が抑制されることにより、偶数次高調波成分が抑制される。
　その結果、第２のトランジスタ２のドレイン電極Ｄに流れ込むドレイン電流Ｉdsの電流波形は基本波周波数及び奇数次高調波成分のみとなるため矩形波に近づく。
　第２のトランジスタ２のドレイン電流Ｉdsが矩形波に近づくことにより、ドレイン電流Ｉdsが大きく流れているときから小さくなるまでの遷移時間が短くなるため、ドレイン電流Ｉdsと第２のトランジスタのドレイン－ソース間電圧Ｖdsとの積が小さくなり、しいては第２のトランジスタ２のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積の時間平均が小さくなって（波形の重なりが減少）、消費電力の減少、つまり電力効率が改善する。
　また、第２のトランジスタ２のドレイン電流Ｉdsが矩形波に近づくことにより、第１のトランジスタ１のドレイン電流Ｉdsも矩形波に近づき、第１のトランジスタ１のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの波形の重なりも減少し、消費電力の減少、つまり電力効率が改善する。
　次に、電力増幅回路の改善効果について、シミュレーションを行って検証した。
　シミュレーションは、入力ノード５に入力される入力信号として正弦波信号を用いた場合の、第２のトランジスタ２のドレイン電流Ｉds及びドレイン－ソース間電圧Ｖdsと第１のトランジスタ１のドレイン電流Ｉds及びドレイン－ソース間電圧Ｖdsについてのものであり、シミュレーション結果を図３の（ａ）に示す。（a-1）は第２のトランジスタ２の電圧波形及び電流波形を、（a-2）は第１のトランジスタ１の電圧波形及び電流波形を示す。なお、図中、横軸は時間を、縦軸は電圧値及び電流値を示す。
　なお、比較のため、ゲート容量負荷３の他端を接地したものについて、入力ノード５に入力される入力信号として正弦波信号を用いた場合の、第２のトランジスタ２のドレイン－ソース間電圧Ｖds’及びドレイン電流Ｉds’と第１のトランジスタ１のドレイン－ソース間電圧Ｖds’及びドレイン電流Ｉds’についてのシミュレーション結果を図３の（ｂ）に示す。
　図３から理解されるように、第２のトランジスタ２のドレイン電流Ｉdsが、偶数次高調波成分が抑制されたことにより、比較例の第２のトランジスタのドレイン電流Ｉds’に対して矩形波に近づいている。
　また、図３（ｃ）に、第２のトランジスタ２のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積を示す．実線が実施の形態１の結果，破線が比較例の結果を示す．実施の形態１のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積が比較例の結果と比べ小さくなっていることが分かる。これは、第２のトランジスタ２のドレイン電流Ｉdsが矩形波に近づくことにより、ドレイン電流Ｉdsが大きく流れているときから小さくなるまでの遷移時間が短くなるため、ドレイン－ソース間電圧Ｖdsとの積が小さくなっているためである。
　これは第１のトランジスタ１においても同様である。
　従って、消費電力は低減し、電力効率が向上する。ゆえに、高効率な電力増幅回路が得られている。
　高調波処理回路４は、例えば、入力ノード５に入力される入力信号の周波数に対して１／４波長となるオープンスタブで構成できる。
実施の形態１の変形例
　実施の形態１の変形例に係る電力増幅回路を図４を用いて説明する。
　実施の形態１の変形例に係る電力増幅回路は、図１及び図２により示した実施の形態１に係る電力増幅回路が、第１のトランジスタ１のドレイン電極と電源電位ノード７との間に接続された第２のトランジスタ２が１個であるのに対して複数個の第２のトランジスタ２1から第２のトランジスタ２nを直列に接続した点、及び複数個のゲート容量負荷を有する点が相違し、その他の点については実施の形態１に係る電力増幅回路と同じ又は同様である。
　図４中、図１と同一符号は同一又は相当部分を示す。
　第２のトランジスタ２1から第２のトランジスタ２nはそれぞれ、同じ特性を有した電界トランジスタであるＮ－ＭＯＳトランジスタであり、ゲート電極Ｇが対応したゲートバイアスノード６1からゲートバイアスノード６nに接続される。
　１段目の第２のトランジスタ２1のソース電極Ｓが第１のトランジスタ１のドレイン電極Ｄに接続される。
　２段目からｎ段目の第２のトランジスタ２2から第２のトランジスタ２nはそれぞれ、ソース電極Ｓが前段の第２のトランジスタ２1から第２のトランジスタ２n-1のドレイン電極Ｄに接続される。
　ｎ段目の第２のトランジスタ２nのドレイン電極Ｄが出力ノード８及び電源電位ノード７に接続される。
　ゲート容量負荷３1からゲート容量負荷３nはそれぞれ、一端が対応する第２のトランジスタ２1から第２のトランジスタ２nのゲート電極Ｇに接続され、他端が対応する高調波処理回路４1から高調波処理回路４nに接続される。
　高調波処理回路４1から高調波処理回路４nはそれぞれ、入力ノード５に入力される入力信号、つまり使用周波数に対して電気長λ/4となるオープンスタブである。
　ゲート容量負荷３1からゲート容量負荷３nの容量値Ｃnは次式（２）で得られる値である。

Figure JPOXMLDOC01-appb-I000005
　式（２）中、Ｃnはｎ段目のゲート容量負荷の容量値、Ｃgsnはｎ段目の第２のトランジスタのゲート－ソース間の容量値、Ｃgdnはｎ段目の第２のトランジスタのゲート－ドレイン間の容量値、gmnはｎ段目の第２のトランジスタのトランスコンダクタンス、Ｒ１は第1のトランジスタの最適負荷抵抗値である。
　このように構成された実施の形態１の変形例に係る電力増幅回路においても、電源電位ノード７に印加される電源電圧Ｖddとして高い電源電圧を加えた場合、例えば、第１のトランジスタ１のみの増幅器のときの電源電圧のｎ＋１倍でも、第２のトランジスタ２1から第２のトランジスタ２nのいずれかにドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間、第１のトランジスタ１のドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間のそれぞれに耐圧以上の高電界が加わることを避けることができ、信頼性の高い電力増幅回路となる。
　また、出力ノード８には第１のトランジスタのドレイン－ソース間電圧Ｖdsとｎ個の第２のトランジスタのドレイン－ソース間電圧Ｖdsとの和、つまり第１のトランジスタ１のドレイン－ソース間電圧Ｖdsのｎ＋１倍の電圧が出力され、出力電力はｎ＋１倍となる。
　さらに、ゲート容量負荷３1からゲート容量負荷３nに流れる電流Ｉgは偶数次高調波成分が抑制されることにより、第２のトランジスタ２1から第２のトランジスタ２nのゲート電極Ｇからソース電極Ｓへ流れる電流Ｉgsの偶数次高調波成分が抑制され、ゲート－ソース間電圧Ｖgsの偶数次高調波成分が抑制され、ドレイン電極Ｄからソース電極Ｓに流れる電流Ｉdsの偶数次高調波成分が抑制される。
　その結果、第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン電極Ｄに流れ込むドレイン電流Ｉdsの電流波形は基本波周波数及び奇数次高調波成分のみとなるため矩形波に近づく。
　第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン電極Ｄに流れ込むドレイン電流Ｉdsの電流波形は矩形波に近づくことにより、第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの波形の重なりが減少し、第２のトランジスタ２1から第２のトランジスタ２nそれぞれの消費電力も減少し、第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン効率も改善する。
　第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン電流Ｉdsが矩形波に近づくことにより、ドレイン電流Ｉdsが大きく流れているときから小さくなるまでの遷移時間が短くなるため、第２のトランジスタのドレイン－ソース間電圧Ｖdsとの積が小さくなり、しいては第２のトランジスタ２のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積の時間平均が小さくなって（波形の重なりが減少）、消費電力の減少、つまり電力効率が改善する。
　また、第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン電流Ｉdsが矩形波に近づくことにより、第１のトランジスタ１のドレイン電流Ｉdsも矩形波に近づき、第１のトランジスタ１のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの波形の重なりも減少し、消費電力の減少、つまり電力効率が改善する。
実施の形態２．
　実施の形態２に係る電力増幅回路を、図５を用いて説明する。
　実施の形態２に係る電力増幅回路は差動増幅器である。差動増幅回路は高周波信号用差動電力増幅器として用いられる。
　電力増幅回路は差動対回路とゲート容量負荷を備える。
　差動対回路は一対の増幅部１００ａ、１００ｂを備えている。
　一対の増幅部１００ａ、１００ｂそれぞれは実施の形態１に示した電力増幅回路と同様の構成である。
　一対の増幅部１００ａ、１００ｂそれぞれは、ゲート電極Ｇが入力ノード５ａ、５ｂに接続され、ソース電極Ｓが接地された第１のトランジスタ１ａ、１ｂ、及びゲート電極Ｇが抵抗９ａ、９ｂを介してゲートバイアスノード６ａ、６ｂに接続され、第１のトランジスタ１ａ、１ｂのドレイン電極Ｄと出力ノード８ａ、８ｂとの間に接続された第２のトランジスタ２ａ、２ｂとを有する。
　第２のトランジスタ２ａ、２ｂのソース電極Ｓと電源電位ノード７との間にインダクタ１０ａ、１０ｂが接続されている
　ゲート容量負荷は直列接続された第１のゲート容量負荷３ａと第２のゲート容量負荷３ｂとを有する。
　ゲート容量負荷は、一端が増幅部１００ａにおける第２のトランジスタ２ａのゲート電極Ｇに接続され、他端が増幅部１００ｂにおける第２のトランジスタ２ｂのゲート電極Ｇに接続され、容量値は一方の増幅部１００ａにおける第１のトランジスタ１ａのドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれと、増幅部１００ａにおける第２のトランジスタ２ａのドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれが等しい動作、すなわち同じ値（等振幅）となり、増幅部１００ｂにおける第１のトランジスタ１ｂのドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれと、増幅部１００ｂにおける第２のトランジスタ２ｂのドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれが等しい高周波動作、すなわち同じ値（等振幅）となるように決定される。
　第１のゲート容量負荷３ａと第２のゲート容量負荷３ｂは入力ノード５に入力される入力信号に対して有限のインピーダンス値を持つ。
　第１のゲート容量負荷３ａと第２のゲート容量負荷３ｂのそれぞれの容量値は、上記した式（１）で得られる値である。
　ゲート容量負荷３ａ、３ｂが第１のトランジスタ１ａ、１ｂのドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれと、第２のトランジスタ２ａ、２ｂのドレイン－ゲート間電圧Ｖdg、ドレイン－ソース間電圧Ｖds、ゲート－ソース間電圧Ｖgsのそれぞれが等しい高周波動作（等振幅）となるように決定しているため、出力ノード８ａ、８ｂには第１のトランジスタ１ａ、１ｂのドレイン－ゲート間電圧Ｖdgと第２のトランジスタ２ａ、２ｂのドレイン－ソース間電圧Ｖdsとの和、つまり第１のトランジスタ１ａ、１ｂのドレイン－ゲート間電圧Ｖdgの２倍の電圧が出力され、出力電力は2倍となる。また，電源電位ノード７に印加される電源電圧Ｖddとして高い電源電圧を加えた場合、例えば、第１のトランジスタ１ａ、１ｂのみの増幅器のときの電源電圧の２倍でも、第２のトランジスタ２ａ、２ｂのドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間、第１のトランジスタ１ａ、１ｂのドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間のいずれかに耐圧以上の高電圧が加わることを避けることができ、信頼性の高い電力増幅回路となる。
　次に、実施の形態２に係る電力増幅回路の動作について説明する。
　入力ノード５ａ、５ｂに逆相関係にある入力信号が入力されると、一対の増幅部１００ａ、１００ｂは差動回路として動作し，入力信号を増幅して出力ノード８ａ、８ｂに出力する。
　差動増幅動作中、ゲート容量負荷において、第１のゲート容量負荷３ａと第２のゲート容量負荷３ｂの接続点は、差動増幅回路の線対称の軸上に位置し、偶数次高調波に対して開放、奇数次高調波に対して短絡と見做せる。
　従って、第１のゲート容量負荷３ａの他端と第２のゲート容量負荷３ｂの他端との接続点側ではインピーダンス条件は仮想的に、第２のトランジスタ２ａ、２ｂのゲート－ソース間電圧Ｖgsの偶数次高調波成分を抑制する条件となる。
　その結果、実施の形態１に示した電力増幅回路で説明したように、第２のトランジスタ２ａ、２ｂのゲート容量負荷に流れる電流Ｉgの偶数次高調波成分が抑制され、ゲート電極Ｇからソース電極Ｓへ流れる電流Ｉgsの偶数次高調波成分が抑制され、ゲート－ソース間電圧Ｖgsの偶数次高調波成分が抑制され、第２のトランジスタ２ａ、２ｂのドレイン電極Ｄからソース電極Ｓに流れる電流Ｉdsの偶数次高調波成分が抑制される。
　その結果、第２のトランジスタ２ａ、２ｂのドレイン電極Ｄに流れ込むドレイン電流Ｉdsの電流波形は矩形波に近づく。
　第２のトランジスタ２ａ、２ｂのドレイン電流Ｉdsが矩形波に近づくことにより、第２のトランジスタ２ａ、２ｂのドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積の時間平均が小さくなって（波形の重なりが減少）、消費電力の減少、つまり電力効率が改善する。
　また、第２のトランジスタ２ａ、２ｂのドレイン電流Ｉdsが矩形波に近づくことにより、ドレイン電流Ｉdsが大きく流れているときから小さくなるまでの遷移時間が短くなるため、第２のトランジスタ２ａ、２ｂのドレイン－ソース間電圧Ｖdsとの積が小さくなり、しいては第２のトランジスタ２ａ、２ｂのドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積の時間平均が小さくなって（波形の重なりが減少）、消費電力の減少、つまり電力効率が改善する。
　また、第２のトランジスタ２1から第２のトランジスタ２nそれぞれのドレイン電流Ｉdsが矩形波に近づくことにより、第１のトランジスタ１のドレイン電流Ｉdsも矩形波に近づき、第１のトランジスタ１のドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの波形の重なりも減少し、消費電力の減少、つまり電力効率が改善する。
　ゆえに、高効率な電力増幅回路が得られる。
　また、実施の形態１と対比すると、上記から第１の増幅部１００ａと第１のゲート容量負荷３aで構成される差動回路の片側における高調波処理回路が、第２の増幅部１００ｂと第２のゲート容量負荷３ｂで構成される差動回路のもう一方の片側で構成されているともいえる。
　同様に、第２の増幅部１００ｂと第２のゲート容量負荷３ｂで構成される差動回路の片側における高調波処理回路が、第１の増幅部１００ａと第１のゲート容量負荷３ａで構成される差動回路のもう一方の片側で構成されているともいえる。
実施の形態２の変形例
　実施の形態２の変形例に係る電力増幅回路を図６を用いて説明する。
　実施の形態２の変形例に係る電力増幅回路は、実施の形態２に係る電力増幅回路が、一対の増幅部１００ａ、１００ｂそれぞれにおける第１のトランジスタ１ａ、１ｂのドレイン電極と電源電位ノード７との間に接続された第２のトランジスタ２ａ、２ｂが１個であるのに対し、実施の形態１の変形例に係る電力増幅回路に示したように、複数個の第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnを直列に接続した点、及び複数個のゲート容量負荷３ａ1、３ｂ1から３ａn、３ｂnを有する点が相違し、その他の点については実施の形態２に係る電力増幅回路と同じ又は同様である。
　図６中、図５と同一符号は同一又は相当部分を示す。
　第１のゲート容量負荷３ａ1から第１のゲート容量負荷３ａnと第２のゲート容量負荷３ｂ1から第２のゲート容量負荷３ｂnのそれぞれの容量値Ｃnは上記した式（２）で得られる値である。
　このように構成された実施の形態２の変形例に係る電力増幅回路においても、電源電位ノード７に印加される電源電圧Ｖddとして高い電源電圧を加えた場合、例えば、第１のトランジスタ１ａ、１ｂのみの増幅器のときの電源電圧のｎ＋１倍でも、第２のトランジスタ２ａ1から第２のトランジスタ２ａn及び第２のトランジスタ２ｂ1から第２のトランジスタ２ｂnそれぞれのドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間、第１のトランジスタ１のドレイン－ゲート間、ドレイン－ソース間、ゲート－ソース間のいずれかに耐圧以上の高電圧が加わることを避けることができ、信頼性の高い電力増幅回路となる。
　また、出力ノード８ａ、８ｂには、第１のトランジスタ１ａ、１ｂのドレイン－ソース間電圧Ｖdsとｎ個の第２のトランジスタ２ａ、２ｂのドレイン－ソース間電圧Ｖdsとの和、つまり第１のトランジスタ１ａ、１ｂのドレイン－ソース間電圧Ｖdsのｎ＋１倍の電圧が出力され、出力電力はｎ＋１倍となる。
　さらに、第１のゲート容量負荷３ａ1から第１のゲート容量負荷３ａn，第２のゲート容量負荷３ｂ1から第２のゲート容量負荷３ｂnそれぞれ流れる電流Ｉgは偶数次高調波成分が抑制されることにより、第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnそれぞれのゲート電極Ｇに流れる電流Ｉgは偶数次高調波成分が抑制され、ゲート電極Ｇからソース電極Ｓへ流れる電流Ｉgsの偶数次高調波成分が抑制され、ゲート－ソース間電圧Ｖgsの偶数次高調波成分が抑制され、第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnのドレイン電極Ｄからソース電極Ｓに流れる電流Ｉdsの偶数次高調波成分が抑制される。
　その結果、第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnそれぞれのドレイン電極Ｄに流れ込むドレイン電流Ｉdsの電流波形は基本波周波数及び奇数次高調波成分のみの矩形波に近づく。
　第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnそれぞれのドレイン電極Ｄに流れ込むドレイン電流Ｉdsの電流波形は矩形波に近づくことにより、第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnそれぞれのドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの積の時間平均が小さくなって（波形の重なりが減少）、消費電力の減少、つまり電力効率が改善する。
　また、第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnそれぞれのドレイン電流Ｉdsが矩形波に近づくことにより、第１のトランジスタ１ａ、１ｂのドレイン電流Ｉdsも矩形波に近づき、第１のトランジスタ１ａ、１ｂのドレイン電流Ｉdsとドレイン－ソース間電圧Ｖdsの波形の重なりも減少し、消費電力の減少、つまり電力効率が改善する。
　また、実施の形態１の変形例と対比すると、上記から第１の増幅部１００ａと第１のゲート容量負荷３ａ１～３ａｎで構成される差動回路の片側における高調波処理回路が、第２の増幅部１００ｂと第２のゲート容量負荷３ｂ１～３ｂｎで構成される差動回路のもう一方の片側で構成されているともいえる。
　同様に、第２の増幅部１００ｂと第２のゲート容量負荷３ｂ１～３ｂｎで構成される差動回路の片側における高調波処理回路が、第１の増幅部１００ａと第１のゲート容量負荷３ａ１～３ａｎで構成される差動回路のもう一方の片側で構成されているともいえる。
実施の形態３．
　実施の形態３に係る電力増幅回路を図７を用いて説明する。
　実施の形態３に係る電力増幅回路は、実施の形態２に係る電力増幅回路が、ゲート容量負荷が第１のゲート容量負荷３ａと第２のゲート容量負荷３ｂの直列体であるのに対して合成容量を持つ１つのゲート容量負荷３０とした点、及び抵抗９ａと抵抗９ｂとを直列接続し、抵抗９ａと抵抗９ｂとの接続点をゲートバイアスノード６０とした点が相違し、その他の点については実施の形態２に係る電力増幅回路と同じ又は同様である。
　図７中、図６と同一符号は同一又は相当部分を示す。
　ゲート容量負荷３０の容量値Ｃは次式（３）で得られる値であり、式（１）の１／２の値である
Figure JPOXMLDOC01-appb-I000006
　ただし、式（３）中、ｎ＝１であり、C1が第１のゲート容量負荷３ａと第２のゲート容量負荷３ｂの直列体の総合容量値、Ｃgs,1は第２のトランジスタ２ａ、２ｂのゲート－ソース間の容量値、Ｃgd,1は第２のトランジスタ２ａ、２ｂのゲート-ドレイン間の容量値、gm1は第２のトランジスタ２ａ、２ｂのトランスコンダクタンス、Ｒ１は第1のトランジスタ１ａ、１ｂの最適負荷抵抗値である。最適負荷抵抗値とは，第１のトランジスタが高出力を得るための負荷インピーダンスである。
　このように構成された実施の形態３に係る電力増幅回路は、実施の形態２に係る電力増幅回路と同様の動作をし、同様の効果が得られる。
実施の形態３の変形例．
　実施の形態３の変形例に係る電力増幅回路を図８を用いて説明する。
　実施の形態３の変形例に係る電力増幅回路は、実施の形態３に係る電力増幅回路に対して、実施の形態２の変形例に係る電力増幅回路と同様に、複数個の第２のトランジスタ２ａ1、２ｂ1から第２のトランジスタ２ａn、２ｂnを直列に接続した点、複数個のゲート容量負荷３０1～３０nを有する点、及び複数個の直列接続された抵抗９ａ1、９ｂ1から抵抗９ａn、９ｂnを有する点が相違し、その他の点については実施の形態３に係る電力増幅回路と同じ又は同様である。
　図８中、図７と同一符号は同一又は相当部分を示す。
　ゲート容量負荷３０の容量値Ｃは次式（４）で得られる値であり、式（２）の１／２の値である
Figure JPOXMLDOC01-appb-I000007
　但し、式（４）中、Ｃnはｎ段目のゲート容量負荷の総合容量値、Ｃgs,nはｎ段目の第２のトランジスタのゲート－ソース間の容量値、Ｃgd,nはｎ段目の第２のトランジスタのゲート-ドレイン間の容量値、gmnはｎ段目の第２のトランジスタのトランスコンダクタンス、Ｒ１は第1のトランジスタの最適負荷抵抗値である。最適負荷抵抗値とは，第１のトランジスタが高出力を得るための負荷インピーダンスである。
　このように構成された実施の形態３の変形例に係る電力増幅回路は、実施の形態２の変形例に係る電力増幅回路と同様の動作をし、同様の効果が得られる。
　なお、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　本開示に係る電力増幅回路は、入力信号としてRF信号が入力されるスタック増幅器、入力信号として相補のRF信号が入力される差動増幅回路に好適である。
　１、１ａ、１ｂ　第1のトランジスタ、２、２1～２n、２ａ、２ｂ、２ａ1～２ａn、２ｂ1～２ｂn、　第２のトランジスタ、３、３1～３n、３ａ、３ｂ、３ａ1～３ａn、３ｂ1～３ｂn、３０、３０1～３０n　ゲート容量負荷、４、４1～４n　高調波処理回路、５、５ａ、５ｂ　入力ノード、６、６1～６n、６ａ、６ｂ、６ａ1～６ａn、６ｂ1～６ｂn、６０、６０1～６０n　ゲートバイアスノード、７　電源電位ノード、８、８ａ、８ｂ　出力ノード、１００ａ　一方の増幅回路、１００ｂ　他方の増幅回路。

Claims (9)

  1. 　ソース電極が接地された第１のトランジスタと、
    　前記第１のトランジスタのドレイン電極と電源電位ノードとの間に直列接続されたｎ個（ｎは１以上の自然数）の第２のトランジスタと、
    　一端が前記第２のトランジスタのゲート電極にそれぞれ接続され、他端にインピーダンスが前記第１のトランジスタのゲート電極から入力される高周波の周波数に対して短絡であり、偶数次高調波に対して前記第２のトランジスタのドレイン電流の偶数次高調波成分を抑制するように設定された高調波処理回路をそれぞれ有するｎ個のゲート容量負荷と、
    　を備えた電力増幅回路。
  2. 　前記ゲート容量負荷の容量値が前記第１のトランジスタのドレイン－ゲート間電圧、ドレイン－ソース間電圧、ゲート－ソース間電圧のそれぞれと、前記第２のトランジスタのドレイン－ゲート間電圧、ドレイン－ソース間電圧、ゲート－ソース間電圧のそれぞれとが等振幅となるように設定された請求項１に記載の電力増幅回路。
  3. 　前記高調波処理回路のインピーダンスは、前記入力ノードに入力される高周波の周波数に対して短絡、偶数次高調波に対して開放、奇数次高調波に対して短絡である請求項１又は請求項２に記載の電力増幅回路。
  4. 　前記高調波処理回路は、前記入力ノードに入力される高周波の周波数に対して１／４波長の長さのオープンスタブである請求項１又は請求項２に記載の電力増幅回路。
  5. 　第１の能動部及び第２の能動部を備え、前記第１の能動部及び前記第２の能動部はそれぞれ前記第１のトランジスタと、前記ｎ個の第２のトランジスタとで構成され、
    　前記ｎ個のゲート容量負荷は、前記第１の能動部及び前記第２の能動部の前記ｎ個の第２のトランジスタのそれぞれに対応して設けられ、
    　前記ｎ個のゲート容量負荷のｎ段目同士の、前記第１の能動部の第２のトランジスタに接続されたゲート容量負荷の他端と前記第２の能動部の第２のトランジスタに接続されたゲート容量負荷の他端とが接続され、
    　前記第２の能動部と前記第２の能動部の第２のトランジスタに接続された前記ゲート容量負荷が前記高調波処理回路として機能するた請求項１又は請求項２に記載の電力増幅回路。
  6. 　前記第１の能動部のｎ段目の第２のトランジスタと前記第２の能動部のｎ段目の第２のトランジスタとの間に接続されたゲート容量負荷が１つの容量として構成された請求項５に記載の電力増幅回路。
  7. 　前記ゲート容量負荷のｎ段目の容量値Ｃnは次式（２）で得られる値である請求項１に記載の電力増幅回路。

    Figure JPOXMLDOC01-appb-I000001
    　但し、Ｃgs,nはｎ段目の第２のトランジスタのゲート－ソース間の容量値、Ｃgd,nはｎ段目の第２のトランジスタのゲート-ドレイン間の容量値、gmnはｎ段目の第２のトランジスタのトランスコンダクタンス、Ｒ１は第１のトランジスタの最適負荷抵抗値である。
  8. 　前記第１の増幅部のｎ段目の第２のトランジスタのゲート電極及び第２の増幅部のｎ段目の第２のトランジスタのゲート電極にそれぞれ接続されたゲート容量負荷の容量値Ｃｎは次式（２）で得られる値である請求項５に記載の電力増幅回路。

    Figure JPOXMLDOC01-appb-I000002
    　但し、Ｃgs,nはｎ段目の第２のトランジスタのゲート－ソース間の容量値、Ｃg,dnはｎ段目の第２のトランジスタのゲート－ドレイン間の容量値、gmnはｎ段目の第２のトランジスタのトランスコンダクタンス、Ｒ１は第１のトランジスタの最適負荷抵抗値である。
  9. 　前記第１の能動部のｎ段目の第２のトランジスタと前記第２の能動部のｎ段目の第２のトランジスタとの間に接続されたゲート容量負荷の容量値は次式（４）で得られる値である請求項６に記載の電力増幅回路。

    Figure JPOXMLDOC01-appb-I000003
    　但し、Ｃgs,nはｎ段目の第２のトランジスタのゲート－ソース間の容量値、Ｃgd,nはｎ段目の第２のトランジスタのゲート-ドレイン間の容量値、gmnはｎ段目の第２のトランジスタのトランスコンダクタンス、Ｒ１は第１のトランジスタの最適負荷抵抗値である。
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