KR20030026824A - 액정표시장치 및 그 제조 방법 - Google Patents

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KR20030026824A
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Abstract

본 발명은 표시부와 주변 회로부를 구비한 액정표시장치에 관한 것으로서, 배선간의 용량을 저하시키며, 생산성을 향상시키는 것을 과제로 한다.
본 발명의 액정표시장치는, 기판(1) 위에 형성된 제 1 금속 패턴(5b∼5d)과, 제 1 금속 패턴(5b∼5d) 위에 형성된 제 1 절연막(9)과, 제 1 절연막(9) 위에 형성된 제 2 금속 패턴(10a)과, 제 2 금속 패턴(10a) 위에 형성되어 제 1 수지막(12)을 갖는 제 2 절연막(13)과, 제 2 절연막(13) 위에 형성된 제 3 금속 패턴(14a∼14c)을 갖는 주변 회로부(B)와, 제 1 기판(1) 위에 형성되며 제 2 절연막(9) 및 제 2 수지막(16)으로 덮인 능동 소자(8)와, 제 2 절연막(9) 위의 화소 영역에 형성되며 제 2 절연막(9)에 형성된 홀(13c)을 통하여 능동 소자(8)에 전기적으로 접속되는 화소 전극(15c)을 갖는 표시부(A)를 포함한다.

Description

액정표시장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 액정표시장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, CMOS형 전계 효과 트랜지스터를 갖는 주변 회로 또는 신호 처리 회로를 내장한 액정표시장치 및 그 제조 방법에 관한 것이다.
주변 회로 또는 신호 처리 회로를 내장한 액티브 매트릭스형 액정표시장치에 있어서는, 표시 영역뿐만 아니라, 주변 회로 또는 신호 처리 회로에서도 아날로그 스위치 또는 인버터의 CMOS 트랜지스터로서 박막트랜지스터(TFT)가 사용되고 있다.
주변 회로 또는 신호 처리 회로 내의 박막트랜지스터는, 표시 영역과 동일하게 저온 폴리실리콘 기술이 이용되고 있다.
저온 결정화 기술은 고성능 및 저가격의 주변 구동 회로 TFT의 제조에는 불가결하다. 현재 실용화되고 있는 대표적인 결정화 기술은 엑시머 레이저를 이용한 저온 결정화법이며, 엑시머 레이저를 이용함으로써 양질의 실리콘 결정 박막을 저융점 유리 위에 형성하는 것이 가능해진다.
엑시머 레이저에 의한 결정화의 기본적인 방법은, 예를 들어, 다음과 같다.
먼저, PECVD(Plasma-Enhanced CVD) 등의 박막 형성법을 이용하여 비정질 실리콘(a-Si) 출발 박막을 유리 기판 위에 형성한다. 이어서, 출발 박막의 내(耐)레이저성을 향상시키기 위해, 400∼450℃의 열처리에 의해 a-Si 출발 박막 중의 수소를 제거한다. 다음으로, 엑시머 레이저의 광 빔을 a-Si 출발 박막에 조사하여 결정화시켜 폴리실리콘 박막을 형성한다. 또한, 폴리실리콘 박막을 수소 및 수증기 등의 분위기에서 처리함으로써, 결정성을 개선한다.
이러한 폴리실리콘 박막을 이용하여, 화소 표시부에 스위칭 TFT 어레이를 형성하는 동시에, 주변 회로부에 반도체 집적회로를 동일 기판 위에 형성한다. 주변 회로를 내장한 액정표시장치는, 일반적으로 화소 표시부 TFT 어레이, 게이트 구동 회로, 데이터 구동 회로로 구성된다. 데이터 구동 회로는, 일반적으로 동작 주파수가 수㎒ 내지 수십㎒의 범위에서 50∼300㎠/Vs의 전계 효과 이동도와 적절한 역치 전압 Vth를 갖는 고성능 TFT가 이용된다.
그러나, 게이트 구동 회로와 화소 표시부에서는, TFT의 이동도에 대한 요구는 그다지 엄격하지 않으며, 예를 들어, 20㎠/Vs 이상이면 된다.
한편, 액정표시장치의 새로운 기술 동향으로서는, 초고정밀 표시 패널과 고성능 내장형 대규모 반도체 회로를 달성하는 것에 있다.
먼저, 초고정밀 표시 패널에 대해서 설명한다.
멀티미디어 기술과 모바일 기술의 진보, 인터넷의 보급에 따라, 대량 정보를 열람 및 처리하는 것이 일상적으로 필요하게 되었다. 따라서, 맨-머신 인터페이스로서의 액정표시장치에 대하여, 초고정밀 표시 기능의 형태 요구가 증대되고 있다. 예를 들면, 인터넷 홈페이지의 멀티 화면 표시, 멀티 태스크 처리, CAD 설계 등의 응용 영역에서 200dpi 이상의 대형 고정밀 표시장치 또는 모바일용 소형 초고정밀 액정표시장치가 필요하게 된다.
다음으로, 고성능의 액정 패널 내장형 대규모 반도체 회로에 대해서 설명한다.
저온 폴리실리콘 일체화 패널에 있어서, 주변 회로부에 고성능의 대규모 반도체 집적회로를 설치함으로써, 인텔리전트 패널 또는 시트 컴퓨터를 실현하는 기술 동향이 나타나게 되었다. 예를 들면, 데이터 측에 디지털 드라이버, 데이터 처리 회로, 메모리 어레이, 인터페이스 회로, CPU를 액정표시 패널에 내장할 수도 있다.
이러한 주변 회로에 이용되는 능동 소자는 통상의 박막트랜지스터가 사용된다. 주변 회로부와 화소부의 각각의 박막트랜지스터는, 예를 들어, 일본국 특개2000-36599호 공보에 기재되어 있는 바와 같이, 동일한 공정에 의해 형성되는 동시에, 이들 박막트랜지스터 위에 형성되는 배선도 동일한 공정에 의해 형성된다.
예를 들면, 도 1에 나타낸 바와 같이, 표시부(A)의 박막트랜지스터(101)와 주변 회로부(B)의 박막트랜지스터(102)를 동시에 1개의 기판(103) 위에 형성한 후, 이들 박막트랜지스터(101, 102)를 제 1 층간절연막(104)으로 덮는다. 여기서, 박막트랜지스터(101, 102)를 구성하는 폴리실리콘막(100)은 상기한 바와 같은 저온 폴리실리콘막을 패터닝함으로써 형성된다. 폴리실리콘막(100)과 게이트 전극(101g, 102g) 사이에는 게이트 절연막(110)이 형성되어 있다. 또한, 게이트 전극(101g, 102g)은 1층째 배선(도시 생략)과 동시에 형성된다.
또한, 제 1 층간절연막(104) 위에 차례로 2층째 배선(105), 제 2 층간절연막(106), 3층째 배선(107), 제 3 층간절연막(108)을 형성한다. 2층째 배선(105)은, 제 1 층간절연막(104)에 형성된 홀을 통하여 표시 영역(A)과 주변 회로 영역(B)의 각각의 박막트랜지스터(101, 102)에 접속된다. 3층째 배선(107)은, 제 2 층간절연막(106)에 형성된 홀을 통하여 주변 회로부(B)의 박막트랜지스터(102)에 접속된다. 2층째 배선(105)을 구성하는 금속은 표시부(A)에서는 블랙 매트릭스(BM)로서 사용된다. 또한, 표시부(A)에 있어서, 제 3 층간절연막(108) 위에는 화소 전극(109)이 형성되고, 그 화소 전극(109)은 2층째 배선(105)을 통하여 박막트랜지스터(101)의 소스 영역에 접속된다.
그런데, 액정표시 패널에서는 고정밀 표시가 진행될수록 화소 피치가 작아지고, 주변 회로 밀도가 매우 높아진다. 그를 위해서는, 디지털 드라이버를 내장한 200dpi 이상의 초고정밀 패널을 형성하는 것이 필요하게 된다.
예를 들면, 8.4형 UXGA 패널의 경우에는, 화소 수 1600(수평 방향)×3×1200(수직 방향), 표시 정밀도 238dpi, 서브 화소 피치 35.5㎛이다. 그 이외의 예로서, 15형 QXGA 패널의 경우에는, 화소 수 2048(수평 방향)×3×1536(수직 방향), 표시 정밀도 171dpi, 서브 화소 피치 49.5㎛이다.
이러한 세로 1라인분의 화소 열을 구동시키기 위해서는 수백 내지 수천개의 TFT로 구성되는 주변 회로를 이러한 좁은 화소 피치 영역 내에 수용할 필요가 있다. 또한, 고성능의 저온 폴리실리콘 인텔리전트 패널, 시트 컴퓨터 등을 제조하기 위해, 주변 영역에 디지털 드라이버, 데이터 처리 회로, 메모리 어레이, 인터페이스 회로, CPU 등의 대규모 회로를 내장할 필요가 있다. 이들 대규모 집적회로를 좁은 프레임 영역 내에 수용할 필요가 있다.
한편, 경량화와 소형화의 요구에 따라 액정 패널에 요구되는 프레임은, 유리 기판의 에지로부터 수㎜ 정도의 범위이며, 10㎜ 이상의 프레임을 갖는 패널은 생각할 수 없다.
이상과 같은 조건을 충족시키도록 TFT를 배치할 경우에는, 배선 피치가 좁아져 배선간의 부유 용량이 커진다는 새로운 과제가 발생한다.
또한, 도 1에 나타낸 다층 배선 구조에서는, 최상의 배선과 화소 전극 사이에 각각 절연막을 형성하고, 그 절연막에 최상의 배선과 화소 전극을 접속하기 위한 홀을 형성해야만 하기 때문에, 화소 전극 접속용 홀의 형성을 단독으로 행하게 되어 생산성이 저하될 우려가 있다.
본 발명의 목적은, 배선간의 용량을 저하시키며, 생산성을 향상시킬 수 있는액정표시장치 및 그 제조 방법을 제공하는데 있다.
도 1은 액정표시장치의 TFT 기판의 종래기술을 나타내는 단면도.
도 2는 본 발명의 제 1 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 1 단면도.
도 3은 본 발명의 제 1 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 2 단면도.
도 4는 본 발명의 제 1 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 3 단면도.
도 5는 본 발명의 제 1 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 4 단면도.
도 6은 본 발명의 제 1 실시형태에 따른 액정표시장치의 TFT 기판과 배향막 형성의 플로차트.
도 7은 본 발명의 제 1 실시형태에 따른 TFT 기판의 평면도.
도 8은 본 발명의 제 1 실시형태에 따른 액정표시장치의 부분 단면도.
도 9는 본 발명의 실시형태에 따른 TFT 기판의 회로 블록도.
도 10은 본 발명의 제 2 실시형태에 따른 액정표시장치의 TFT 기판의 제조공정을 나타내는 단면도.
도 11은 본 발명의 제 2 실시형태에 따른 액정표시장치의 부분 단면도.
도 12는 본 발명의 제 3 실시형태에 따른 액정표시장치의 주변 회로부 내의 데이터 드라이버의 제 1 블록도.
도 13은 본 발명의 제 3 실시형태에 따른 액정표시장치의 주변 회로부 내의 데이터 드라이버의 제 2 블록도.
도 14는 본 발명의 제 3 실시형태에 따른 데이터 드라이버의 래치 회로의 4비트분을 나타내는 회로도.
도 15는 본 발명의 제 3 실시형태에 따른 데이터 드라이버의 래치 회로의 2비트분을 나타내는 회로의 레이아웃.
도 16은 본 발명의 제 4 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 1 단면도.
도 17은 본 발명의 제 4 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 2 단면도.
도 18은 본 발명의 제 4 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 3 단면도.
도 19는 본 발명의 제 4 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 4 단면도.
도 20은 본 발명의 제 4 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 5 단면도.
도 21은 본 발명의 제 5 실시형태에서 이용하는 제 1 마스크 선택 스퍼터링법을 나타내는 공정도.
도 22는 본 발명의 제 5 실시형태에서 이용하는 제 2 마스크 선택 스퍼터링법을 나타내는 공정도.
도 23은 본 발명의 제 5 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 1 단면도.
도 24는 본 발명의 제 5 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 2 단면도.
도 25는 본 발명의 제 5 실시형태에 따른 액정표시장치의 TFT 기판의 제조 공정을 나타내는 제 3 단면도.
도 26은 본 발명의 제 5 실시형태에 사용되는 3층째 금속층의 형성 영역을 나타내는 평면도.
도 27은 본 발명의 제 6 실시형태에 따른 표시장치의 고주파 전송 회로의 평면도.
도 28은 본 발명의 제 6 실시형태에 따른 표시장치의 고주파 전송 회로의 단면도.
도 29는 본 발명의 제 6 실시형태에 따른 표시장치의 다른 고주파 전송 회로의 평면도와 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판
2 : 하지절연막
3 : 비정질 실리콘막
3a : 다결정 실리콘막
3b, 3c, 3d : 다결정 실리콘 패턴
4 : 게이트 절연막
5b, 5c, 5d : 게이트 전극
6, 7, 8 : 박막트랜지스터(TFT)
6s, 7s, 8s : 소스 영역
6d, 7d, 8d : 드레인 영역
9 : 제 1 층간절연막
10a∼10i : 2층째 배선 패턴
11 : 질화실리콘막(무기막)
12 : 제 1 유기막
13 : 제 2 층간절연막
14a∼14c : 3층째 배선 패턴
14c : 화소 전극
15 : 투명 도전막
15c : 화소 전극
16 : 배향막
17 : 트랜스퍼 전극
18 : 실(seal)
19 : TFT 기판
30a : 주사 라인측 회로
30b : 데이터측 주변 회로
30c : 정전 방지/리페어/예비 충전 회로
31 : 입력 단자부
32a∼32c : 3층째 배선 패턴
33 : 디지털 드라이버
33a : 신호 입력/데이터 분할 회로
33b : 직렬(serial)/병렬(parallel) 변화부
33c : 래치 회로
33d : 레벨 시프터
33e : D/A 컨버터(디코더)
33f : 아날로그 출력 버퍼(연산 증폭기)
33g : 클록 제어 회로
33A1, 33A2: 공통 신호선
34 : 블록 제어 회로부
35 : 아날로그 스위치 열
36a∼36j : 1층째 배선 패턴
37a∼37p : 2층째 배선 패턴
38a∼38c : 3층째 배선 패턴
41 : ITO막(투명 도전막)
42 : 금속층
43 : 포토레지스트
44 : 제 1 레티클
45 : 제 2 레티클
46a : 3층째 배선 패턴
46c : 화소 전극
51 : 절연성 기판
52 : 디바이스 구조부
53, 56 : 투명 도전막
54, 57 : 3층째 금속층
55 : 스퍼터링용 메탈 마스크
58a, 58b : 레지스트 패턴
59a : 화소 전극
59b : 3층째 배선 패턴
60 : 고주파 전송 회로
61 : 절연성 기판
62 : 절연막
63 : 제 1 층간절연막
63a : 홀
64 : 제 2 층간절연막
70, 70a, 70b : 고주파 회로부
71 : 1층째 배선
72 : 2층째 배선
73 : 고정 전위 금속 패턴(3층째 금속 패턴)
73a : 브리지 배선(3층째 배선)
A : 표시부
B : 주변 회로부
상기한 과제는, 화소 매트릭스와 주사 버스 라인과 데이터 버스 라인을 갖는 표시부와, 상기 주사 버스 라인을 구동시키는 게이트 드라이버와 상기 데이터 버스 라인을 구동시키는 데이터 드라이버를 갖는 주변 회로부가 형성된 제 1 기판과, 상기 제 1 기판에 대향하는 제 2 기판과, 상기 제 1 기판과 상기 제 2 기판 사이에 끼워지는 액정을 갖는 액정표시장치에 있어서, 상기 주변 회로부의 적어도 일부는, 상기 제 1 기판 위에 형성된 제 1 금속 패턴과, 상기 제 1 금속 패턴 위에 형성된 제 1 절연막과, 상기 제 1 절연막 위에 형성된 제 2 금속 패턴과, 상기 제 2 금속 패턴 위에 형성되어 적어도 제 1 수지막을 갖는 제 2 절연막과, 상기 제 2 절연막 위에 형성된 제 3 금속 패턴을 갖고, 상기 표시부는, 상기 제 1 기판 위에 형성되며 또한 상기 제 2 절연막으로 덮인 능동 소자와, 상기 제 2 절연막 위의 화소 영역에 형성되며 또한 상기 제 2 절연막에 형성된 홀을 통하여 상기 능동 소자에 전기적으로 접속되는 화소 전극을 갖는 것을 특징으로 하는 액정표시장치에 의해 해결된다.
상기한 과제는, 기판의 위쪽에 제 1 배선을 형성하는 공정과, 상기 제 1 배선 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 제 2 배선을 형성하는 공정과, 상기 제 2 배선 위와 상기 제 1 절연막 위에 적어도 제 1 수지막을 포함하는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 위의 주변 회로부에 제 3 배선을 형성하는 공정과, 상기 제 2 절연막 위의 표시부에 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법에 의해 해결된다.
상기한 과제는, 기판 위로서 표시부와 주변 회로부에 하측 배선을 형성하는 공정과, 상기 하측 배선 위에 절연막을 형성하는 공정과, 상기 절연막 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위에 금속층을 형성하는 공정과, 상기 금속층 위에 레지스트를 도포하는 공정과, 상기 주변 회로부에는 제 1 레지스트 패턴을 형성하며, 또한 상기 표시부에는 상기 제 1 레지스트 패턴보다도 얇고 화소 형상을 갖는 제 2 레지스트 패턴을 형성하는 공정과, 상기 제 1 레지스트 패턴 및 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상측 배선을 형성하고, 상기 표시부에는 화소 전극을 형성하는 공정과, 상기 제 1 레지스트 패턴을 박층화하는 동시에 상기 제 2 레지스트 패턴을 제거하는 공정과, 상기 제 1 레지스트 패턴을 마스크로 하여 상기 화소 전극의 상부에 있는 상기 금속층을 선택적으로 에칭함으로써, 상기 화소 전극의 상기 투명 도전막을 선택적으로 노출시키는 공정과, 상기 제 1 레지스트 패턴을 제거함으로써, 상기 상측 배선을 구성하는 상기 금속층을 노출시키는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법에 의해 해결된다.
상기한 과제는, 기판 위의 표시부와 주변 회로부에 하측 배선을 형성하는 공정과, 상기 하측 배선 위에 절연막을 형성하는 공정과, 상기 절연막 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위 중의 상기 주변 회로부에 금속층을 선택적으로 형성하는 동시에 상기 표시부에서는 상기 투명 도전막을 노출시킨 상태로 유지하는 공정과, 상기 투명 도전막 및 상기 금속층 위에 레지스트를 형성하는공정과, 상기 레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상기 투명 도전막과 상기 금속층으로 이루어진 상측 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법에 의해 해결된다.
또는, 기판 위의 표시부와 주변 회로부에 하측 배선을 형성하는 공정과, 상기 하측 배선 위에 절연막을 형성하는 공정과, 상기 절연막 위 중의 상기 주변 회로부에 금속층을 선택적으로 형성하는 동시에 상기 표시부에서는 상기 절연막을 노출시킨 상태로 유지하는 공정과, 상기 절연막 및 상기 금속층 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위에 레지스트를 형성하는 공정과, 상기 레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상기 금속층과 상기 투명 도전막으로 이루어진 상측 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법에 의해 해결된다.
또는, 기판 위에 형성된 제 1 금속 패턴과, 상기 제 1 금속 패턴 위에 제 1 절연막을 통하여 형성된 제 2 금속 패턴과, 상기 제 1 절연막에 형성되어 상기 제 1 금속 패턴과 상기 제 2 금속 패턴을 접속하는 홀과, 상기 제 2 금속 패턴 위에 형성된 제 2 절연막과, 상기 제 2 절연막 위에 형성되며 또한 고정 전위로 설정되는 제 3 금속 패턴을 갖는 회로를 구비하는 것을 특징으로 하는 액정표시장치에 의해 해결된다.
다음으로, 본 발명의 작용에 대해서 설명한다.
본 발명의 액정표시장치에 의하면, 상하로 형성되는 제 1 금속 패턴과 제 2 금속 패턴 사이에 수지막을 형성했기 때문에, 제 1 금속 패턴과 제 2 금속 패턴으로 이루어진 다층 배선 구조의 부유 용량이 작아지고, 주변 회로부의 동작 주파수가 대폭으로 향상된다. 또한, 부유 용량을 거의 고려하지 않기 때문에, 회로 설계의 자유도가 커진다.
또한, 본 발명에 의하면, 최상의 배선과 화소 전극을 동일한 절연막 위에 형성하도록 했기 때문에, 표시부의 화소 전극 접속용 홀을 주변 회로부의 배선 접속용 홀과 동시에 형성할 수 있어, 생산성이 향상된다.
또한, 주변 회로부의 다층 배선 구조의 최상의 금속 패턴과 표시부의 화소 전극을 동일한 수지막, 예를 들어, 배향막에 의해 덮도록 했기 때문에, 최상의 금속 패턴 위에 단독으로 무기절연막을 형성하는 경우에 비하여, 막 두께를 용이하게 두껍게 형성하고, 제조 프로세스를 간략화할 수 있다.
또한, 상기한 절연막은 층간절연막이라고도 기재된다. 또한, 기판은 TFT 기판일 수도 있다. 배선은 금속 배선일 수도 있다.
본 발명에 의하면, 화소 전극을 구성하는 투명 도전막을 주변 회로부의 배선 위에 형성했기 때문에, 배선 및 화소 전극 위에 수지막을 형성하기 전에, 배선을 외부 환경으로부터 보호할 수 있다.
본 발명에 의하면, 최상의 금속층으로부터 고정 전위 금속 패턴(전자 차폐막)을 형성하고, 그 아래쪽에 다층의 금속층으로 이루어진 전송 회로를 형성했기 때문에, 전송 회로에 고주파 신호가 전송되었을 때에 발생하는 전자파 복사가 작아진다.
본 발명의 액정표시장치의 제조 방법에 의하면, 표시부와 주변 회로부의 절연막 위에 투명 도전막과 금속층을 차례로 형성한 후에, 금속층 위에 포토레지스트를 도포하고, 이것을 노광하여 주변 회로부에는 배선 잠상을 형성하며, 표시부에는 화소 전극 잠상을 형성한 후에, 적어도 화소 전극 잠상에 저노광량으로 노광 광을 조사하는 레지스트 노광 공정을 채용했다.
이것에 의하면, 레지스트를 현상함으로써 배선 잠상과 화소 전극 잠상을 패턴으로서 나타내면, 배선 레지스트 패턴의 두께가 화소 전극 레지스트 패턴의 두께보다도 얇아진다. 따라서, 이들 레지스트 패턴을 마스크로 하여 금속층 및 투명 도전막을 에칭하여 배선 패턴과 화소 전극을 형성한 후에 산소 플라즈마 등에 의해 배선 레지스트 패턴을 얇게 하면서 화소 전극 레지스트 패턴을 제거할 수 있고, 이것에 의해 화소 전극 상부의 금속층을 선택적으로 제거할 수 있다. 즉, 1회의 레지스트 패턴 형성 공정에 의해 배선 패턴과 투명 화소 전극을 동시에 형성할 수 있다.
또한, 본 발명에 의하면, 주변 회로부와 표시부의 최상의 배선과 화소 전극을 동일한 절연막 위에 병존시킬 경우에, 스퍼터링 마스크를 사용함으로써, 금속층을 표시 영역 이외에 형성하고, 표시 영역의 절연막 위와 주변 회로부의 금속층 위또는 아래에 투명 도전막을 스퍼터링법에 의해 형성하고 있다.
이것에 의해, 1회의 포토리소그래피법에 의해, 표시부에는 투명 도전막으로 이루어진 화소 전극을 형성하고, 주변 회로부에는 투명 도전막과 금속층의 2층 구조의 배선을 형성할 수 있다.
이하, 본 발명의 실시형태를 도면에 의거하여 설명한다.
(제 1 실시형태)
도 2 내지 도 5는 본 발명의 제 1 실시형태의 표시장치에서의 박막트랜지스터(TFT) 기판의 형성 공정을 나타내는 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 유리, 석영, 수지 필름과 같은 절연성 기판(기판)(1) 위에 하지절연막(2)으로서 산화실리콘(SiO2)막을 150∼300㎚, 바람직하게는 200㎚의 두께로 형성한다. 그 하지절연막(2)은, 막 두께 50㎚의 질화실리콘막과 막 두께 200㎚의 산화실리콘막을 차례로 형성한 2층 구조일 수도 있다. 또한, 절연성 기판으로서, 예를 들어, 코닝사의 #1737 유리 기판을 이용한다.
이어서, 하지절연막(2) 위에 비정질 실리콘막(3)을 20∼100㎚, 바람직하게는 40∼50㎚의 두께로 연속적으로 성막한다. 이들 막은, 예를 들어, PECVD(plasma-enhanced CVD)법에 의해 연속적으로 형성된다. 또한, 절연성 기판(1)을 질소 분위기 중에 두어, 450℃의 온도로 비정질 실리콘막(3)을 1시간 어닐링하고, 이것에 의해 비정질 실리콘막(3)으로부터 수소를 추출한다.
다음으로, 도 2b에 나타낸 바와 같이, 파장 308㎚, 에너지 밀도 300∼400mJ/㎠, 바람직하게는 320∼350mJ/㎠의 엑시머 레이저를 비정질 실리콘막(3)의 전면에 조사하여, 비정질 실리콘막(3)을 다결정 실리콘막(3a)으로 변화시킨다.
또한, 비정질 실리콘막(3)이 수소화 비정질 실리콘(a-Si:H)이 아니라, 저수소 농도 비정질 실리콘(a-Si)일 경우에는 실리콘막으로부터의 수소 추출을 위한 어닐링 공정은 불필요하다. 저수소 비정질 실리콘은, 예를 들어, 수소 함유량 1% 이하의 비정질 실리콘이다.
이어서, 도 2c에 나타낸 바와 같이, 레지스트(도시 생략)와 반응성 이온 에칭을 이용하여 다결정 실리콘막(3a)을 패터닝함으로써, 표시부(A), 주변 회로부(B), 그 이외의 회로부(도시 생략)의 복수의 트랜지스터 형성 영역에 각각 섬 형상의 다결정 실리콘 패턴(3b, 3c, 3d)을 형성하는 동시에, 트랜지스터끼리를 접속하는 쇼트 바 영역(도시 생략)에도 다결정 실리콘막(3a)을 남긴다.
다음으로, 도 2d에 나타낸 바와 같이, 하지절연막(2) 및 섬 형상의 다결정 실리콘 패턴(3b, 3c, 3d) 위에 게이트 절연막(4)으로서 SiO2막을 PECVD법에 의해 80∼150㎚의 두께로 형성한다. 게이트 절연막(4)으로서, 예를 들어, 막 두께 100∼150㎚, 바람직하게는 120㎚의 산화실리콘(SiO2)막과 막 두께 30∼100㎚, 바람직하게는 40∼50㎚의 질화실리콘(SiNx)막을 PECVD법에 의해 연속적으로 형성한 2층 구조를 채용할 수도 있다.
또한, 게이트 절연막(4) 위에 알루미늄 합금(금속), 예를 들어, Al-Nd, Al-Sc을 스퍼터링법에 의해 300∼500㎚, 바람직하게는 350㎚의 두께로 형성한다. 알루미늄 합금은 1층째 금속층(제 1 금속층)이다.
그리고, 레지스트 패턴을 이용하여 포토리소그래피법에 의해 알루미늄 합금을 패터닝하고, 이것에 의해 도 2e에 나타낸 바와 같이, 섬 형상의 다결정 실리콘 패턴(3b, 3c, 3d) 위를 통과하는 게이트 전극(5b, 5c, 5d)과 그 이외의 1층째 배선 패턴을 형성한다. 또한, 1층째 배선 패턴의 구체적인 예에 대해서는 후술한다.
그 후, LDD 영역 폭을 확보하기 위해, 게이트 전극(5b, 5c, 5d)을 습식 에칭(등방 에칭)하고, 다시 오버 에칭에 의해 게이트 전극(5b, 5c, 5d)을 더 좁게 함으로써, 게이트 전극(5b, 5c, 5d) 양측의 LDD(lightly doped drain) 영역 폭을 형성한다. 통상, TFT 신뢰성을 보증하기 위해, LDD 영역 폭을 0.5∼1.5㎛의 범위로 제어한다. 본 실시형태에서는, 사이드 에칭 시간의 조정에 의해 LDD 영역 폭 ΔL을 0.8㎛ 이하로 제어한다. 물론, 사이드 에칭 시간을 조정하면, ΔL을 0.5∼1.5㎛의 범위 내에서 자유롭게 조정할 수 있다. 게이트 전극(5b, 5c, 5d)의 폭을 획정한 후에 게이트 전극(5b, 5c, 5d) 위에 남겨진 레지스트 패턴을 박리한다.
다음으로, 도 3a에 나타낸 바와 같이, 섬 형상의 다결정 실리콘 패턴(3b, 3c, 3d) 중에서 게이트 전극(5b, 5c, 5d)의 양측에 불순물을 도핑하여 소스 영역과 드레인 영역을 형성한다.
불순물의 도핑은, RF 방전 방식 또는 DC 방전 방식의 이온원을 갖는 플라즈마 도핑 장치를 이용하여, 절연성 기판(1) 전면에 대하여 2스텝 방법으로 다결정실리콘 패턴(3b, 3c, 3d)에 인 이온(P+)을 도핑한다. 인을 공급하기 위한 가스로서 1∼5%로 희석된 포스핀(PH3)을 사용한다.
제 1 스텝과 제 2 스텝의 도핑은, 다결정 실리콘 패턴(3b, 3c, 3d)의 각각의 소스 영역(6s, 7s, 8s)과 드레인 영역(6d, 7d, 8d), 및 쇼트 바 영역의 다결정 실리콘 패턴에 저저항 n+영역을 형성하며, LDD 영역에 비교적 고저항의 n-영역을 형성하는 것을 목적으로 한다.
제 1 스텝 도핑의 대표적인 조건은, 이온 가속 전압을 10keV, 인 도스량을 5×1014∼5×1015ions/㎠로 설정한다. 제 2 스텝 도핑의 대표적인 조건은, 이온 가속 전압을 70keV, 인 도스량을 5×1012∼1×1014ions/㎠로 설정한다. 이러한 조건에 의하면, 도펀트는 게이트 절연막(4)을 투과하여 다결정 실리콘 패턴(3b, 3c, 3d)에 도입된다.
2스텝 도핑법의 최대의 장점은, 1회의 도핑 공정에 의해 진공을 파괴하지 않고 자기 정합적으로 n-영역과 n+영역을 형성할 수 있는 것이다.
이상의 도핑은, 주변 회로부(B) 내의 p형 TFT(6)를 형성하는 영역과 n형 TFT(7)를 형성하는 영역의 섬 형상 다결정 실리콘 패턴(3b, 3c)과, 화소부(A)의 n형 TFT(8)를 형성하는 영역의 섬 형상 다결정 실리콘 패턴(3d)과, 그 이외의 TFT의 실리콘 패턴과 쇼트 바 영역에 대하여 실행되기 때문에, 이 후에 p형 TFT의 소스영역과 드레인 영역의 각각의 n+형을 p+형으로 반전시키고, n-형을 p-형으로 반전시키기 위한 반전 도핑을 행할 필요가 있다.
그래서, 포토레지스트(도시 생략)에 의해 n형 TFT와 n형 쇼트 바 영역을 덮은 상태에서, RF 또는 DC 방전 방식의 이온원을 갖는 플라즈마 도핑 장치를 이용하여, p형 영역에 대하여 2스텝의 붕소(B+) 도핑을 행한다. 반전 도핑의 제 1 스텝과 제 2 스텝의 B+도핑은, 각각 소스 영역과 드레인 영역과 쇼트 바 영역에 저저항 p+영역을 형성하고, LDD 영역에 비교적 고저항의 p-영역을 형성하는 것을 목적으로 한다. 반전 도핑의 제 1 스텝 도핑의 대표적인 조건은, 이온 가속 전압을 10keV, 붕소 도스량을 5×1014∼5×1015ions/㎠로 설정한다. 제 2 스텝 도핑의 대표적인 조건은, 이온 가속 전압을 60keV, 붕소 도스량을 5×1012∼1×1014ions/㎠로 설정한다.
반전 도핑을 위해 사용한 포토레지스트를 박리한 후에, 파장 308㎚, 에너지 밀도 250∼300mJ/㎠의 엑시머 레이저법, 또는 할로겐 램프 등을 이용하는 램프 가열법을 이용하여 도펀트의 활성화를 행하고, 소스 영역과 드레인 영역의 시트 저항을 5㏀ 이하, 바람직하게는 1㏀ 이하로 하며, LDD 영역의 시트 저항을 1×104∼5×106Ω/□, 바람직하게는 5×104∼1×105Ω/□로 설정한다.
이상에 의해 n형 TFT와 p형 TFT와 실리콘 쇼트 바의 형성이 종료된다. 또한, 본 실시형태에서, 표시부(A)에는 n형 TFT(8)를 형성하고, 주변 회로부(B)에는n형과 p형 TFT(6, 7)를 형성하나, 이것에 한정되지는 않는다.
다음으로, 도 3b에 나타낸 바와 같이, PECVD법에 의해 질화실리콘을 300∼600㎚, 바람직하게는 400㎚의 두께로 게이트 절연막(4)과 게이트 전극(5b, 5c, 5d) 위에 형성하고, 이 질화실리콘을 제 1 층간절연막(9)으로서 사용한다. 이것에 의해, TFT(6, 7, 8)는 제 1 층간절연막(9)에 의해 덮인 상태로 된다. 또한, 제 1 층간절연막(9)으로서 질화실리콘 대신에 산화실리콘을 형성할 수도 있다.
이어서, 도 3c에 나타낸 바와 같이, RIE법과 레지스트 패턴을 이용하는 포토리소그래피법에 의해 제 1 층간절연막(9)을 패터닝함으로써, n형 TFT(7, 8)와 p형 TFT(6)의 각각의 소스 영역(6s, 7s, 8s)과 드레인 영역(6d, 7d, 8d)과 게이트 전극(5b, 5c, 5d) 위에 콘택트 홀(9a∼9i)을 형성한다. 제 1 층간절연막(9)의 에칭 가스로서 CF4과 SF6을 사용한다.
다음으로, 모든 콘택트 홀(9a∼9i) 중과 제 1 층간절연막(9) 위에 스퍼터링법에 의해 다층 메탈막을 형성한다. 다층 메탈막으로서, 예를 들어, 막 두께 100㎚의 Ti막과 막 두께 200㎚의 Al막과 막 두께 100㎚의 Ti막을 차례로 형성한 3층 구조가 있다. 이 다층 메탈막은 2층째 금속층(제 2 금속층)이다.
이어서, 도 4a에 나타낸 바와 같이, 포토리소그래피법에 의해 다층 메탈막을 패터닝하여 소스 영역(6s, 7s, 8s)과 드레인 영역(6d, 7d, 8d)과 게이트 전극(5b, 5c, 5d)으로부터 콘택트 홀(9a∼9i)을 통하여 인출되는 배선 패턴(10a∼10i)을 형성한다. 포토리소그래피법에서는, 에칭을 위해 RIE법을 사용하고, Ti/Al/Ti의 다층 메탈막(2층째 금속층)의 에칭 가스로서 염소계 에칭 가스를 이용한다. 표시부(A)의 제 1 층간절연막(9) 위에 있어서는, TFT(8)의 드레인 영역(8d)과 드레인 버스 라인에 전기적으로 접속되는 배선 패턴(10g)과, TFT(8)의 게이트 전극(5d)으로부터 인출되는 배선 패턴(10h)과, TFT(8)의 소스 영역(8s)에 접속되어 위로 인출되는 배선 패턴(10i)을 갖는다.
제 1 층간절연막(9) 위의 배선 패턴(10a∼10i)은 2층째 배선 패턴이다.
다음으로, 중간의 배선 패턴을 덮는 질화실리콘막(11)을 제 1 층간절연막(9) 위에 PECVD법에 의해 50∼200㎚, 바람직하게는 100㎚의 두께로 형성한다. 또한, 질화실리콘막(11) 위에 감광성 폴리이미드 및 아크릴 등의 제 1 수지막(12)을 형성한다. 이 제 1 수지막(12)은 그 표면의 평탄화를 도모하기 위해 1.5㎛ 이상의 막 두께를 갖는 것이 바람직하다. 제 1 수지막(12)과 그 아래의 질화실리콘막(11)에 의해 제 2 층간절연막(13)을 구성한다.
또한, 도 4b에 나타낸 바와 같이, 제 1 수지막(12)을 노광 및 현상함으로써, 홀(13a, 13b, 13c)을 형성한다. 예를 들면, 표시 영역(A)의 TFT(8)의 소스 영역(8s)에 전기적으로 접속되는 2층째 배선 패턴(10i) 위에 홀(13c)을 형성하고, 주변 회로부(B)의 TFT(6, 7)의 소스 영역(7s), 드레인 영역(6d) 등에 전기적으로 접속되는 2층째 배선 패턴(10a, 10f) 위에 홀(13a, 13b)을 형성한다.
이어서, 제 1 수지막(12)의 비어 홀을 통하여 그 아래의 질화실리콘막(11)을 에칭한다. 이 경우, 질화실리콘막(11)의 제 1 수지막(12)에 대한 에칭 레이트를조정하기 위해, 질화실리콘막(11)의 에칭 가스로서 이용되는 CF4과 SF6과 O2의 비율을 조정한다.
이어서, 제 1 수지막(12) 위와 홀(13a, 13b, 13c) 내에, 3층째 금속층(제 3 금속층)으로서 티타늄막을 스퍼터링법에 의해 100∼300㎚의 두께로 형성한다. 이어서, 도 4c에 나타낸 바와 같이, 염소계 가스와 RIE를 이용하는 포토리소그래피법에 의해, 3층째 금속층을 패터닝하여 3층째 배선 패턴(14a, 14b, 14c)을 형성한다. 또한, 3층째 금속층으로서 Al막, Al 다층 배선막, Al 합금, 그 이외의 금속 재료막을 이용할 수도 있다.
이것에 의해, 주변 회로부(B)에 있어서, 복수의 TFT(6, 7)는 1층째 금속층으로 이루어진 금속 패턴, 2층째 배선 패턴(10a∼10i), 3층째 배선 패턴(14a, 14b, 14c)에 의해 전기적으로 접속된다. 또한, 표시부(A)에 있어서, TFT(8)의 소스 영역(8s)은 2층째 배선 패턴(10i)과 3층째 배선 패턴(14c)을 통하여 제 2 층간절연막(13) 위에 인출된다.
다음으로, 제 1 수지막(12)과 3층째 배선 패턴(14a, 14b, 14c) 위에 50∼100㎚, 바람직하게는 70㎚ 두께의 인듐 산화 재료, ITO 등의 투명 도전막(15)을 스퍼터링법에 의해 형성한다. 그리고, 습식 에칭을 이용하는 통상의 포토리소그래피법에 의해 투명 도전막(15)을 패터닝하여, 도 5a에 나타낸 바와 같이, 표시부(A)의 TFT(8)의 소스 영역(8s)으로부터 인출된 3층째 배선 패턴(14c) 위로부터 화소 형성 영역으로 연장되는 화소 전극(15c)을 형성한다.
또한, 주변 회로부(B)에서는, 3층째 배선 패턴(14a, 14b)이 Al 또는 Al 합금으로 이루어진 경우를 제외하여, 3층째 배선 패턴(14a, 14b)에 따른 형상으로 투명 도전막(15)을 남기고, 이것에 의해 3층째 배선 패턴(14a, 14b)의 상면과 측면을 덮는다.
3층째 배선 패턴(14a, 14b, 14c)이 Al 또는 Al 합금으로 이루어진 경우에는, 그 위에 직접 ITO막축구을 형성하면, 전식(electrolytic)이 발생하게 되기 때문에, 3층째 배선 패턴(14a, 14b, 14c) 위에 전식 방지 도전막, 예를 들어, Ti막을 형성하는 등의 다양한 공정상 또는 구조상의 대책이 필요하다. 또한, ITO막은 주변 회로부(B)에서는 3층째 배선 패턴(14a, 14b)의 보호막으로서도 기능한다. 그러나, 주변 회로부(B)에서는, 3층째 배선 패턴(14a, 14b) 위에 투명 도전막(15)을 남기지 않아도 동작한다.
그 후, 수소(H2) 혼합 가스 분위기 또는 질소(N2) 분위기 중에서 기판 위의 막을 200∼300℃의 온도로 가열한다. 이러한 열처리는, TFT의 성능 개선과 제 1 수지막의 특성 안정에 효과가 있다.
이상에 의해, 도 6a에 나타낸 바와 같이, TFT 기판의 형성 공정이 종료된다.
이어서, 도 5b와 도 7에 나타낸 바와 같이, 제 2 층간절연막(13) 중의 화소부(A)와 주변 회로부(B) 위에 배향막(16)을 인쇄하고, 이 배향막(16)에 의해 화소 전극(15c)과 3층째 배선 패턴(14a, 14b)을 덮는다. 배향막(16)은 폴리이미드와 같은 수지로 구성되어 있다.
3층째 배선 패턴(14a, 14b, 14c)은 종래에서는 배향막과는 다른 최상의 보호절연막으로 덮이고, 배향막은 패널 공정에서 최상의 보호절연막 위에 형성된다. 그러나, 본 실시형태에서는, 도 6b에 나타낸 바와 같이, 최상의 층간절연막의 형성은 생략하여 패널 공정에서 형성되는 배향막(16)으로 대용하고 있다.
그런데, 도 7의 평면도에 있어서, 절연성 기판(1)의 4개의 코너 근방에 배치되는 트랜스퍼 전극(17)은, 대향 기판 측에 형성된 공통 전극을 TFT 기판 측에 전기적으로 인출하기 위해 형성되는 것으로서, 은 페이스트, 자외선 경화형 접착제에 니켈 또는 금을 코팅한 구형(球形) 재료 등이 이용된다. 주변 회로부(B)와 표시부(A)를 덮는 배향막(16)은, 트랜스퍼 전극(17)과 그 주변에는 형성하지 않도록 주의한다.
또한, 도 7에 있어서, 실(18)은 표시부(A)와 주변 회로부(B)과 트랜스퍼 전극(17) 및 배향막(16)을 둘러싸도록 절연성 기판(1)의 주변에 프레임 형상으로 형성된다. 또한, 도 7의 주변 회로부(B)에 있어서, 배향막 대신에 밀봉용 수지막을 형성하여 최상의 배선 패턴(14a, 14b, 14c)을 덮도록 할 수도 있다. 또한, 3층째 금속층을 밀봉 영역에 남겨 3층째 금속층 위에 실(18)을 형성할 수도 있으며, 이것에 의해 실(18)의 밀착성이 나빠지지는 않는다. 밀봉용 수지재의 절연성은 매우 양호하기 때문에 전기 절연상의 문제는 없다.
그런데, 도 7의 TFT 측의 절연성 기판(1) 위 또는 대향 기판 위에 액정을 적하하고, 그 후에 TFT 측의 절연성 기판(1)과 대향 기판을 접합시켜, 액정표시장치가 형성된다. 그 액정표시장치의 도 7의 I-I선에 따른 단면도를 나타내면 도 8과같이 된다.
도 8에 나타낸 액정표시장치에 있어서, TFT 기판(19)은 절연성 기판(1) 위에 형성된 화소용 TFT(8), 화소 전극(15c)을 갖는 표시부(A)와, TFT(6, 7)를 갖는 인버터 또는 아날로그 스위치를 구비한 주변 회로부(B)를 갖고 있다. 또한, 대향 기판(20)은 평탄화막(21), 블랙 매트릭스(BM)와 컬러 필터(CF), 투명 대향 전극(22), 배향막(23) 등이 기판(24)위에 형성되어 있다. TFT 기판(19)과 대향 전극(20) 사이에는 셀 갭을 구성하는 실(18)과, 실(18)에 의해 밀봉되는 액정(25)이 끼워져 있다. 또한, TFT 기판(19)의 외측과 대향 기판(20)의 외측에는 각각 편광판 등의 광학 필름(26, 27)이 형성되어 있다.
또한, 대향 기판(20)에 있어서, 컬러 필터(CF) 위의 평탄화막(21)은 생략할 수도 있다. 또한, 대향 기판(20)에 있어서, 표시부(A)에서의 액정 분자 경사의 영향 없애기 위해, 주변 회로부(B)에 대향하는 부분에서는 배향막(23)을 형성하지 않는 것이 바람직하다. 또한, 화소 전극(15c)은 2층째 배선 패턴(10i)을 통하여 TFT(8)의 소스 영역(8s)에 접속하고 있으나, 제 1 층간절연막(4) 및 제 2 층간절연막(9)에 1개의 홀(도시 생략)을 형성하고, 이 홀을 통하여 화소 전극(15c)을 구성하는 투명 도전막을 직접 소스 영역(8s)에 접속하도록 할 수도 있다.
도 9는 상기한 액정표시장치의 회로 블록도이다.
도 9에 나타낸 액정표시장치는, 복수의 화소 셀을 갖는 표시부(A)와 주변 회로부(B)와 입력 단자부(C)의 3개 부분을 나타내고 있다. 도 9에 나타낸 회로는, 후술하는 다른 실시형태에서도 동일하게 적용된다.
표시부(A)에서는, 더블 게이트 TFT(8a)와 더블 게이트 TFT(8b)의 한쪽 소스 전극에 접속되어 있는 화소 전극(15c) 및 축적 용량(Cs)으로 이루어진 화소 셀(28)을 복수 갖고, 이들 화소 셀(28)은 종횡으로 매트릭스 형상으로 복수 배치되어 있다. 또한, 표시부(A)는, TFT(8a, 8b)의 게이트 전극에 접속되며 수평으로 배치되어 화소 TFT를 선택하는 게이트 버스(주사 버스) 라인(29a)과, TFT(8a)의 드레인 전극에 접속되며 수직으로 배치되어 데이터 신호를 화소 셀(28)에 전달하는 데이터 버스 라인(29b) 등을 갖고 있다.
예를 들면, UXGA 포맷의 표시부(A)에서는, 화소 셀(28)의 총수는 4800×1200개이고, 게이트 버스 라인(29a)의 총수는 1200개이며, 데이터 버스 라인(29b)의 총수는 4800개이다.
주변 회로부(B)는, 유리로 이루어진 절연성 기판(1)의 표시부(A) 주변의 프레임(1a)에 형성되어 있어, 주사 라인측 회로(30a), 데이터측 주변 회로(30b), 정전 방지/리페어/예비 충전 회로(30c) 등으로 구성되어 있다.
주사 라인측 회로(30a)는, 표시부 좌우 측의 프레임 영역(1a)에 배치되어 있어, 게이트 버스 라인(29a)을 선택하는 신호를 발생시키는 회로 구성을 갖고 있다. 또한, 데이터측 주변 회로(30b)는, 절연성 기판(1) 상측의 프레임 영역(1b)에 배치되어 있어, 입력 단자부(31)로부터 입력된 디지털 영상 신호를 아날로그 계조 신호로 변환하고, 소정의 타이밍으로 데이터를 표시부(A)에 보내는 회로 구성을 갖고 있다. 정전 방지/리페어/예비 충전 회로(30c)는, 절연성 기판(1) 하측의 프레임 영역(1c)에 배치되어 있다.
입력 단자부(31)는, 2개소(포트)에 접속되는 입력 단자군으로 구성되어 있다. 각 포트에 24개 또는 48개의 디지털 신호선이 설치되어 있으며, 주사측 회로(30a)를 구동시키는 각종의 제어 신호 단자가 설치되어 있다.
본 실시형태에 의하면, 이하에 나타낸 작용과 효과를 얻을 수 있다.
제 1 수지막(12)은, 두께가 1.5㎛ 이상, 비유전율이 3.0 정도로 작다. 따라서, 제 1 수지막(12) 위에 있는 3층째 금속층으로 이루어진 배선 패턴(14a, 14b, 14c)과 1층째 및 2층째 금속층으로 이루어진 배선 패턴(5b∼5d, 10a∼10i)과의 사이에 존재하는 부유 용량이 작아지고, 주변 회로부(B)의 동작 주파수가 대폭으로 향상된다.
이것에 대하여, 종래기술과 같이 SiNx또는 TEOS-SiO2막과 같은 무기계 절연막을 제 2 층간절연막(13)으로서 채용한 경우에는, CVD 성막 기술이기 때문에 두꺼운 막 두께를 얻을 수 없다. 또한, SiNx의 비유전율은 7∼9, SiO2의 비유전율은 3.8∼4.2로 유기수지막보다도 크기 때문에, 3층째 배선 패턴(14a, 14b, 14c)과 그 아래의 다른 배선 패턴(5b∼5d, 10a∼10i) 사이의 기생 용량이 커지고, 주변 회로부(B)의 고주파 동작이 곤란해진다.
또한, 주변 회로부(B)의 동작 주파수가 높아지면, 데이터 측에 다양한 고주파 회로를 설치할 수 있게 된다. 예를 들면, 40㎒∼100㎒ 동작 가능한 디지털 드라이버 회로, I/O 회로, 데이터 처리 회로, 메모리 어레이, CPU 등을 구비한 고성능 다기능의 주변 회로를 절연성 기판(1)의 프레임 영역(1a, 1b, 1c) 내에 만드는것이 가능해진다. 따라서, 시트 컴퓨터를 만드는 것도 가능해진다.
또한, 주변 회로부(B)의 레이아웃 설계로부터 보면, 3층째 배선 패턴(14a, 14b, 14c)과 그 아래의 배선 패턴(5b∼5d, 10a∼10i) 사이의 기생 용량을 거의 고려하지 않아도 되기 때문에, 회로 설계의 자유도가 커지고, 고밀도의 TFT 집적회로를 만드는 것이 가능해진다.
또한, 주변 회로부(B)의 3층째 배선 패턴(14a, 14b)과 그 아래의 배선 패턴(5b∼5d, 10a∼10i)의 기생 용량을 고려하지 않아도 되기 때문에, 횡방향의 배치에 있어서, 3층째 배선 패턴(14a, 14b)을 그 아래의 배선 패턴(5b∼5d, 10a∼10i)에 근접시킬 수도 있어, 주변 회로부(B)의 점유 면적을 작게 할 수 있다. 따라서, 절연성 기판(1) 주변의 좁은 프레임(1a∼1c)에서 대규모 TFT 집적회로를 만들 수 있다. 또한, 회로 규모가 종래와 동일할 경우, 프레임(1a∼1c)의 면적이 작아질 것으로 기대된다. 이와 같이, 좁은 프레임을 갖는 경량 및 소형의 주변 회로 일체화형 액정표시장치를 만들 수 있다.
본 실시형태에서는, 주변 회로부(B)의 3층째 배선 패턴(14a, 14b) 위에 제 2 수지막으로서 배향막(16)을 형성했기 때문에, 단독의 절연막을 형성하는 종래기술에 비하여, 제조 프로세스가 간략화되고, 제조 가격이 삭감된다.
본 실시형태에서는, 주변 회로부(B)의 3층째 배선 패턴(14a, 14b) 위에 금속 산화물의 투명 도전막(15)을 중첩시켜 형성했기 때문에, 3층째 배선 패턴(14a, 14b)은 패널 공정 전에 투명 도전막(15)에 의해 보호된다. 또한, 3층째 배선 패턴(14a, 14b)은 배향막(16)으로 덮이도록 했기 때문에, 3층째 배선 패턴의 장기신뢰성이 확보된다.
또한, 주변 회로부(B)의 3층째 배선 패턴(14a, 14b)과 투명 도전막(15) 사이에는 다른 절연막은 존재하지 않기 때문에, TFT 기판의 제조 프로세스가 간략화되고, 비용 저감 효과가 기대된다.
(제 2 실시형태)
본 실시형태로서, 3층의 금속 배선과 2층의 수지막을 이용한 주변 회로 일체형의 폴리실리콘 반사형 액정표시장치의 제조 공정을 이하에 설명한다.
먼저, 도 2a 내지 도 4b에 나타낸 바와 같이, 절연성 기판(1) 위에 TFT(6∼8)를 형성하고, 그 위에 제 1 층간절연막(9), 2층째 배선 패턴(10a∼10i), 제 2 층간절연막(13)을 형성하며, 제 2 층간절연막(13)에 홀(13a, 13b, 13c)을 형성할 때까지의 공정은, 제 1 실시형태와 동일하기 때문에 생략한다.
다음으로, 도 10a에 나타낸 바와 같이, 주변 회로부(B)에서 제 1 수지막(12)의 홀(13a, 13b)을 통하여 TFT(6, 7)에 전기적으로 접속되는 3층째 배선 패턴(32a, 32b)을 형성하는 동시에, 표시부(A)에서 제 1 수지막(12)의 홀(13c)을 통하여 TFT(8)의 소스 영역(8s)에 접속되는 반사 화소 전극(32c)을 형성한다.
이러한 3층째 배선 패턴(32a, 32b)과 반사 화소 전극(32c)은 다음과 같은 공정에 의해 형성된다. 그 반사 화소 전극(32c)의 상면은 반사면으로 되어 있다.
먼저, 제 1 수지막(12) 위와 홀(13a, 13b, 13c) 내에, 반사 도전막을 겸한 3층째 금속층으로서 20∼100㎚ 두께의 티타늄막과 50∼300㎚ 두께의 알루미늄막을 차례로 스퍼터링법에 의해 형성한다. 이어서, 염소계 가스와 RIE를 이용하는 포토리소그래피법에 의해, 3층째 금속층을 패터닝함으로써, 표시부(A)에 화소 전극(32c)을 형성하는 동시에, 주변 회로부(B)에는 3층째 배선 패턴(32a, 32b)을 형성한다. 또한, 3층째 금속층으로서 단층의 Al막을 형성할 수도 있다.
그 후, 수소(H2) 혼합 가스 분위기 또는 질소(N2) 분위기 중에서 절연성 기판(1) 위의 각각의 막을 200∼300℃의 온도로 가열한다. 이러한 열처리는, TFT(6, 7, 8)의 성능 개선과 제 1 수지막(12)의 특성 안정에 효과가 있다.
다음으로, 도 10b에 나타낸 바와 같이, 제 2 수지막으로서 표시부(A)와 주변 회로부(B) 위에 배향막(16)을 인쇄한다. 그 배향막(16)은, 도 6에 나타낸 바와 동일하게, 패널 공정의 일부로 되어 있다. 즉, 본 실시형태에서는, 최상의 층간절연막의 형성은 생략되어, 그 층간절연막을 배향막으로 대용하고 있다.
또한, 도 10에 있어서 도 2 내지 도 5에 기재된 것과 동일한 부호는 동일 요소를 나타내고 있다.
이상과 같은 TFT(6, 7, 8) 및 다층 배선 구조가 형성된 절연성 기판(1) 위의 평면 형상은 도 7과 동일하다. 즉, 제 1 실시형태와 동일하게, 절연성 기판(1)의 4개의 코너 근방에는 트랜스퍼 전극(17)이 형성되며, 주변 회로부(B)와 표시부(A)를 덮는 배향막(16)은 트랜스퍼 전극(17)과 그 주변에는 형성되지 않는 것이 바람직하다. 또한, 실(18)은 표시부(A)와 주변 회로부(B)과 트랜스퍼 전극(17)을 둘러싸도록 절연성 기판(1)의 주변에 프레임 형상으로 형성된다.
본 실시형태에 따른 액정표시장치를 단면으로 나타내면 도 11과 같이 된다.도 11에 있어서, 주변 회로부(B)에서의 3층째 배선 패턴(32a, 32b)은, 투명 도전막을 개재시키지 않고 직접 배향막(제 2 수지막)(16)에 의해 덮여 있다. 또한, 반사면을 갖는 화소 전극(32c)은 2층째 배선 패턴(14c)을 통하여 TFT(8)의 소스 영역에 접속되어 있다. 대향 기판(20)에 있어서, 컬러 필터(CF) 위의 평탄화막(21)은 생략할 수도 있다. 또한, 대향 기판(20)에 있어서, 표시부(A)로의 액정 분자 경사의 영향을 없애기 위해, 주변 회로부(B)에 대향하는 부분에서는 배향막을 형성하지 않는 것이 바람직하다.
도 11에 나타낸 액정표시장치의 그 이외의 구조는, 제 1 실시형태와 동일하기 때문에 설명을 생략한다.
또한, 본 실시형태의 작용 및 효과는 제 1 실시형태와 거의 동일하기 때문에, 설명을 생략한다.
(제 3 실시형태)
본 실시형태에서는, 표시 해상도 238dpi의 0.4형 UXGA 액정표시 패널에 일체화된 주변 회로의 예로서, 제 1 및 제 2 실시형태의 구조와 프로세스를 이용한 8비트 디지털 드라이버의 구성 방법을 설명한다.
도 12a 내지 도 12c는, 저온 폴리실리콘 TFT를 이용한 액정표시장치 내에 일부 또는 전부가 일체화되는 3종류의 데이터 드라이버를 나타내고 있다. 데이터 드라이버는, 도 9의 데이터측 주변 회로(30b)를 구성하는 것으로서, 입력 단자로부터 입력된 디지털 영상 신호를 아날로그 계조 신호로 변환하고, 소정의 타이밍으로 데이터를 표시부(A)에 보내는 회로 구성을 갖고 있다. 도 12a 내지 도 12c에 있어서, 8비트의 디지털 입력 RGB 신호는 TFT 기판(19) 위의 디지털 드라이버(33)에 입력된다. RGB 신호는 R0∼R7, G0∼G7, B0∼B7의 24 채널이다.
도 12a에 나타낸 제 1 형의 데이터 드라이버는, 파선으로 둘러싸인 디지털 드라이버(33), 블록 제어 회로(34), 아날로그 스위치 열(35)을 도 8 또는 도 11의 TFT 기판(19)에 내장한 완전 내장형이다.
도 12b에 나타낸 제 2 형의 데이터 드라이버는, 파선으로 둘러싸인 블록 제어 회로(34)와 아날로그 스위치 열(35)을 도 8 또는 도 11의 TFT 기판(19)에 내장한 부분 내장형이다. 그리고, 디지털 드라이버(33)는 단결정 반도체 기판에 형성된 디바이스로서, TFT 기판(19) 위에 TAB 실장 또는 COG 실장되어 있다.
도 12c에 나타낸 제 3 형의 데이터 드라이버는, 파선으로 둘러싸인 아날로그 스위치 열(35)만을 내장한 부분 내장형이다. D/A 변환 기능을 갖는 디지털 드라이버(33)는, 단결정 반도체 기판에 형성되어 TFT 기판(19) 위에 TAB 실장 또는 COG 실장되어 있다. 블록 제어 회로(34)는 외장형 프린트판(PT판) 회로로 구성되어 있다.
또한, 도 12a 내지 도 12c에 있어서, 부호 33A1및 33A2는 TFT 기판(19)에 형성되어 디지털 드라이버(33)의 출력 측과 아날로그 스위치 열(35)의 입력 측에 접속되는 공통 신호선이다.
이러한 3종류의 데이터 드라이버 중에서 도 12a에 나타낸 제 1 형이 가장 집적 규모가 높기 때문에, 제 1 형의 구성에 대해서 검토한다. 또한, 데이터 드라이버를 구성하는 TFT는, 제 1 및 제 2 실시형태에서의 주변 회로부(B)의 TFT(6, 7) 등이 적용된다.
도 13은 TFT 기판(19) 위에 설치된 디지털 드라이버(33)와 블록 선택 회로(34)와 아날로그 스위치부(35)의 구성도이다.
도 13에 나타낸 동작 주파수 40㎒의 디지털 드라이버(33)는, 신호 입력/데이터 분할 회로(33a), 직렬/병렬 변환부(33b), 래치 회로(33c), 레벨 시프터(33d), D/A 컨버터(디코더)(33e), 아날로그 출력 버퍼(연산 증폭기)(33f), 클록 제어 회로(33g) 등의 회로로 구성된다.
데이터측 주변 회로부(30b)에서는, 디지털 드라이버(33)의 동작 주파수를 낮추고, 전자파 복사(EMI)를 삭감하기 위해 4입력 포트가 병렬로 설치되고, 각 입력 포트마다 1계통의 디지털 드라이버(33)가 설치된다. 즉, 데이터측 주변 회로부(30b)에서는, 4계통의 디지털 드라이버(33)가 구성된다.
다음으로, 디지털 드라이버(33)의 각 부분의 기본 동작 원리와 구성을 설명한다.
8×RGB=24 채널의 직렬 신호는, 직렬/병렬 변환부(33b)에서 300 라인분의 병렬 신호로 변환되며, 래치 회로(33c)에 전송된다. 래치 회로(33c)가 신호를 일시적으로 유지하고, 일정한 타이밍으로 레벨 시프터(33d)와 D/A 컨버터(33e)에 전송한다. 레벨 시프터(33d)는 논리 레벨(3∼5V)을 액정 구동 전압 레벨(10∼15V)로 변환한다. D/A 컨버터(33e)는 기준 전압 V0으로부터 256 계조 신호를 생성하고, 디지털 계조 코드를 그 계조에 대응한 전압(256 계조로부터 선택)으로 변환한다. D/A 컨버터(33e)에서 디코드된 신호는, 아날로그 출력 버퍼(33f)에 의해 일정한 타이밍으로 패널 측에 출력된다.
수평 일렬에 있는 4800개의 서브 화소 셀은, 타이밍적으로 4블록으로 분할된다. 즉, 수평 기간에 있어서, 4계통의 디지털 드라이버(33)는 동시에 300 라인분의 계조 신호를 4회 출력하고, 1회당 기록 라인 수는 1200개(4800/4), 기록 시간은 대략 1/4 수평 기간(1/4H)이다.
디지털 드라이버(33)의 출력 측에는 300개의 비디오 신호선(No.1-N0.300)과 1200×4 세트의 아날로그 스위치(35a)가 형성된다. 블록 제어 회로부(34)로부터의 블록 신호선(BL1∼BL4)에 의해 아날로그 스위치(35a)가 1200 세트의 단위로 선택되어 디지털 드라이버(33)의 출력 신호가 소정의 표시부(A)에 기록된다. 이와 같이, 디지털 드라이버(33)와 블록 선택 회로(34)에 의해, 입력 표시 신호가 블록 순차적으로 표시부(A)에 전송되고, 다시 액정 T-V 특성에 의해, 사람이 인식할 수 있는 영상으로 변환된다.
반도체 LSI의 디지털 드라이버의 동작 주파수에 비하여, 폴리실리콘 디지털 드라이버의 동작 주파수가 낮기 때문에, TFT 성능에 맞추어 입력된 데이터를 최적의 전송 레이트(주파수)로 변환할 필요성이 있다. 저온 폴리실리콘 TFT(6∼8)의 이동도가 150㎠/Vs 이하이기 때문에, 클록 주파수를 80㎒ 이하로 설정하는 것이 동작 마진이 더 넓다.
도 14는 래치 회로(33c)의 4비트분의 등가회로도이다. 래치 회로(33c)는 직렬/병렬 변환부(33b)와 레벨 시프터(33d)의 사이에 있고, 입력된 디지털 신호(D1a∼D4a)를 일시적으로 보존하는 라인 메모리 회로이다. 입력된 4비트의 디지털 신호(D1a∼D4a)가 LPG 신호에 의해 래치 셀 회로(LP1∼LP4)에 기억된다.
1비트의 래치 셀 회로(LP1(LP2, LP3, LP4))는 1개의 박막트랜지스터(T1(T2, T3, T4))와 2개의 인버터(I11, I12(I21, I22, I31, I32, I41, I42))에 의해 구성된다. 8비트의 디지털 신호를 보존하기 위해, 1출력당 8개의 동일한 래치 셀 회로가 필요하다. 이것에 의해, 1계통의 디지털 드라이버(33)로부터 300의 출력 신호가 출력되기 때문에, 8×300=2400개의 래치 셀 회로가 필요하다. 도 14에는 4비트분의 래치 셀 회로(LP1∼LP4)가 도시되어 있다.
도 15는 래치 회로(33c)의 2비트분 레이아웃을 도면이며, 도 14에 도시된 트랜지스터(T1∼T4)와 래치 셀 회로(LP2, LP4)의 레이아웃 도면이 도시된다.
레이아웃 설계에 이용한 디자인 룰은 3∼4㎛이다. 표시 정밀도 238dpi의 8.4형 UXGA 패널의 화소 피치가 35.5㎛이며, 2피치 화소부의 71㎛ 폭에 8비트 래치 회로(도 15에서는 2비트만 도시되어 있음)를 수용할 수 있었다.
도 15에 있어서, 제 1 및 제 2 실시형태에서 나타낸 절연성 기판(1), 하지절연막(2), 게이트 절연막(4), 그 이외의 절연막은 생략되어 있다.
도 15에 있어서, 부호 36a∼36j는 각각 1층째 메탈 배선으로서 섬 형상의 실리콘막(3a) 위에서는, 그 일부의 1층째 메탈 배선(36e, 36g, 36h, 36j, 36i)은 박막트랜지스터의 게이트 전극을 겸하고 있다. 또한, 부호 37a∼37p는 1층째 메탈배선(36a∼36j)을 덮는 제 1 층간절연막(9) 위에 형성된 2층째 메탈 배선으로서, 섬 형상의 실리콘층(3a)과 1층째 메탈 배선(36a∼36j)을 접속하는 접속 배선(37a∼37h, 37j, 37k, 37m, 37n)과, 신호 LPG를 전달하기 위한 LPG 배선(37p)과, 인버터(I21, I41, I42)의 일부에 정전압 VDD를 인가하기 위한 정전압 배선(37i, 37o)과, 인버터(I21, I41, I42)의 일부를 접지 전위 GND로 설정하기 위한 접지 전위 배선(37l) 등이 있다.
또한, 부호 38a∼38c는, 2층째 메탈 배선(37a∼37p)을 덮는 제 2 층간절연막(13) 위에 형성된 3층째 메탈 배선이다. 3층째 메탈 배선(38a∼38c)으로서, 예를 들어, 제 3 래치 셀 회로(LP3)의 박막트랜지스터(T3)의 드레인 영역 위의 2층째 메탈 배선(37g)에 접속되어 제 3 래치 셀 회로(LP3)에 인출되는 배선(38a)과, 제 2 래치 셀 회로(LP2)의 1층째 메탈 배선(36h)에 접속되는 출력 배선(38b)과, 제 4 래치 셀 회로(LP4)의 1층째 메탈 배선(36j)에 접속되는 출력 배선(38c)이 있다.
또한, 도 15에서는, 1층째 메탈 배선(36a∼36j)과 2층째 메탈 배선(37a∼37f, 37h, 37j, 37k, 37p)의 접속과 섬 형상의 실리콘층(3a)과 2층째 메탈 배선(37a∼37o)의 접속을 위해 제 1 층간절연막(9)에 형성되는 홀을 제 1 콘택트로서 나타내며, 3층째 메탈 배선(38a)과 2층째 메탈 배선(37g)의 접속을 위해 제 2 층간절연막(13)에 형성되는 홀과, 3층째 메탈 배선(36b)과 1층째 메탈 배선(36j, 36h)의 접속을 위해 제 2 층간절연막(13) 및 제 1 층간절연막(9)에 형성되는 홀을제 2 콘택트로서 기재하고 있다.
또한, 1층째 메탈 배선은 제 1 및 제 2 실시형태의 주변 회로부(B)의 1층째 배선 패턴이고, 2층째 메탈 배선은 제 1 및 제 2 실시형태의 주변 회로부(B)의 2층째 배선 패턴이며, 3층째 메탈 배선은 제 1 및 제 2 실시형태의 주변 회로부(B)의 3층째 배선 패턴이다.
이상과 같이 3층의 메탈 배선을 사용함으로써, 종래의 2층의 메탈 배선에서는 곤란했던 200dpi 이상의 고정밀도로 디지털 드라이버를 내장하는 것이 가능했다.
또한, 제 2 층간절연막(13)의 상부인 제 1 수지막(12)의 막 두께가 두꺼워 비유전율이 낮기 때문에, 3층째 메탈 배선(38a∼38c)과 그 아래의 다른 메탈 배선(37a∼37o, 36a∼36j) 사이의 기생 용량이 작아진다. 따라서, 40㎒라는 높은 주파수로 고속 동작하는 것이 가능해진다.
또한, 3∼4㎛라는 엄격하지 않은 디자인 룰로 대규모의 주변 회로를 만들 수 있다.
(제 4 실시형태)
제 1 실시형태에서는, 3층째 금속층과 투명 도전막의 패터닝을 각각 별도로 행하고 있으나, 본 실시형태에서는 이들의 패터닝을 동시에 행하는 간략화에 대해서 설명한다.
먼저, 도 2a 내지 도 4a에 나타낸 바와 동일하게, 절연성 기판(1) 위에 TFT(6∼8)를 형성하고, 제 1 층간절연막(9)과 2층째 배선 패턴(10a∼10i)을 더 형성한다. 이 공정은 제 1 실시형태와 동일하기 때문에 생략한다. 다만, 본 실시형태에서는, 2층째 배선 패턴(10a∼10i)으로서, 막 두께 50㎚의 Ti막과 막 두께 200㎚의 알루미늄막을 차례로 형성한 2층 구조를 채용하거나, 또는 몰리브덴(Mo), 티타늄, 알루미늄 합금 등의 단층 또는 다층을 형성한다.
이어서, 도 16a에 나타낸 바와 같이, 2층째 배선 패턴(10a∼10i)을 덮는 질화실리콘막(11)을 제 1 층간절연막(9) 위에 PECVD법에 의해 50∼200㎚, 바람직하게는 100㎚의 두께로 형성한다. 또한, 질화실리콘막(11) 위에 감광성 포지티브형 폴리이미드, 아크릴 등의 제 1 수지막(12)을 형성한다. 이 제 1 수지막(12)은, 그 표면의 평탄화를 도모하기 위해 3∼4㎛ 이상의 막 두께를 갖는 것이 바람직하다. 제 1 수지막(12)과 그 아래의 질화실리콘막(11)에 의해 제 2 층간절연막(13)을 구성한다. 또한, 제 1 수지막(12) 대신에 두께 1㎛ 이상의 SiO2, SiNx등의 무기막을 형성할 수도 있다.
다음으로, 도 16b에 나타낸 바와 같이, 제 1 수지막(12)을 노광 및 현상함으로써 2층째 배선 패턴(10a∼10i) 위에 2단째의 홀(13a∼13c)을 형성한다. 즉, 표시 영역(A)에서는 TFT(8)의 소스 영역(8s)에 접속되는 2층째 배선 패턴(10i)의 위쪽에 형성된다. 또한, 제 1 수지막(12)의 홀(13a∼13c)을 통하여 그 아래의 질화실리콘막(11)을 에칭한다. 이 경우, 질화실리콘막(11)의 제 1 수지막(12)에 대한 에칭 레이트를 조정하기 위해, 에칭 가스로서 사용되는 CF4과 SF6과 O2의 비율을 조정한다.
이어서, 도 16c에 나타낸 바와 같이, 제 2 층간절연막(13) 위와 그 홀(13a∼13c) 내에, 스퍼터링법에 의해 두께 70㎚의 ITO(투명 도전막)막(41)과, 두께 50㎚의 티탄늄막과 두께 200㎚의 알루미늄막을 연속하여 형성한다. Ti막과 Al막은 3층째 금속층(42)으로 된다. 그 Ti막은, ITO막(41)과 Al막과의 직접 접촉에 의한 전기 부식을 방지하기 위해 중간 메탈 차단(blocking)막으로서 형성되어 있다. 또한, 중간 메탈 차단막으로서 몰리브덴막을 형성할 수도 있다.
다음으로, 3층째 금속층(42) 위에 포지티브형 포토레지스트(43)를 3㎛의 두께로 도포한다. 그리고, 도 17a에 나타낸 바와 같이, 통상의 노광량으로 표시부(A)와 주변 회로부(B)를 포함하는 포토레지스트(43)를 노광한다. 이 1회째의 노광 시에는, 배선 형상의 차광 패턴(44a)과 화소 형상의 차광 패턴(44b)을 갖는 제 1 레티클(노광 마스크)(44)을 사용한다.
이러한 1회째의 노광에 의해, 포토레지스트(43)에는 광조사 영역(43a)이 형성된다.
이어서, 포토레지스트(43)를 현상하지 않고, 포토레지스트(43)의 2회째의 노광 공정으로 이행한다.
2회째의 노광 시에는, 도 17b에 나타낸 바와 같이, 표시부(A)의 적어도 화소 영역을 향하여 노광 광을 투과시키는 투과 패턴과 주변 회로부(B)의 전체를 차광하는 차광 패턴을 갖는 제 2 레티클(노광 마스크)(45)을 사용한다. 또한, 그 2회째 노광 시의 노광 광량을 1회째 노광 시의 노광 광량의 1/3 내지 2/3로 되도록 설정한다. 이것에 의해, 제 1 회째의 노광 시에 광을 조사하지 않은 화소 영역을 하프노광한다.
그 결과, 화소 영역에서의 포토레지스트(43)는 하프 노광부로 되고, 그 이외의 배선 패턴 부분에서는 노광되지 않는다. 또한, 3층째 금속층(42) 및 ITO막(41)이 남겨지지 않은 부분에서는 포토레지스트(43)는 통상의 양으로 노광 광이 조사된 상태로 된다.
그 후, 포토레지스트(43)를 현상하면, 도 18a에 나타낸 바와 같이, 주변 회로부(B)에서는 포토레지스트(43)는 통상의 1회의 노광을 거친 경우와 동일한 두께 t1로 되는 반면, 표시부(A)의 화소 영역 위에서는 과도한 노광에 기인하여 포토레지스트(43)의 막 두께 t2가 주변 회로부(B)의 포토레지스트(43)보다도 1/3 내지 2/3 정도로 얇아진다.
다음으로, 이러한 막 두께 분포가 있는 포토레지스트(43)의 패턴을 마스크로 사용하여 3층째 금속층(42)과 투명 도전막(41)을 차례로 에칭하면, 도 18b에 나타낸 바와 같이, 주변 회로부(B)에는 금속층(42) 및 ITO막(41)으로 이루어진 3층째 배선 패턴(46a, 46b)이 형성되고, 표시부(A)에는 ITO막(41)으로 이루어진 화소 전극(46c)이 형성된다.
이어서, 도 19a에 나타낸 바와 같이, 화소 전극(46c) 위의 포토레지스트(43)가 없어지며, 주변 회로 영역(B)에는 포토레지스트(43)를 남기는 조건으로 산소 에싱을 행한다. 이러한 포토레지스트(43)의 막 두께의 조정 방법으로서, 에싱 시에 생기는 플라즈마 중의 탄소(C)를 검출하고, 그 신호 강도를 모니터함으로써 에칭의엔드 포인트를 결정하여 둔다. 여기서 과도한 오버 에싱으로 되지 않도록 주의한다. 또한, 3층째 금속층(42)을 에칭한 후에 화소 전극(46c) 위에 남은 포토레지스트(43)의 막 두께를 t라고 하면, 주변 회로부(B)에서의 레지스트(43)의 막 두께는 t+α 정도 얇아진다. 또한, α는 오버 에싱에 의해 삭감된 두께이다.
이 상태에서는, 주변 회로부(B)의 3층째 배선 패턴(46a, 46b)은 포토레지스트(43)로 덮인 상태이며, 표시부(A)에 남은 3층째 금속층(42)은 노출된 상태로 되어 있다.
다음으로, 도 19b에 나타낸 바와 같이, 화소 전극(46c) 위의 3층째 금속층(42)을 에칭하여 제거한다. 이 경우, 화소 전극(46c)을 구성하는 ITO막(41)을 남기기 위해, ITO에 대한 에칭 선택비가 높은 메탈 에천트를 사용한다. 또한, 주변 회로부(B)에서는, 3층째 배선 패턴(46a, 46b)을 구성하는 금속층(42)은 포토레지스트(43)에 의해 보호되어 있기 때문에 에칭되지 않는다.
그 후, 도 20a에 나타낸 바와 같이, 포토레지스트(43)를 제거한다. 또한, 제 2 층간절연막(13)의 상층부로서 제 1 수지막(12)을 적용할 경우에는, 제 1 수지막(12)이 박층화될 우려가 있기 때문에, 포토레지스트(43)를 에싱할 때에 제 1 수지막(12)이 남아 있도록 제 1 수지막(12)의 막 두께를 조정할 필요가 있다. 다만, 제 2 층간절연막(13)의 상부가 무기막으로 구성되어 있을 경우에는 제 2 층간절연막(13)이 에싱에 의해 얇아지지 않는다. 또한, 제 2 층간절연막(13)으로서, 수지막을 무기막에 의해 사이에 끼운 3층 구조를 채용할 수도 있다.
그 후, 도 20b에 나타낸 바와 같이, 배선 패턴(46a, 46b) 및 화소 전극(46c)을 덮는 배향막(제 2 수지막)(16)을 제 2 층간절연막(13) 위에 형성한다.
이상과 같이 본 실시형태에 의하면, 표시부(A)의 화소 전극(46c)과 3층째 배선 패턴(46a, 46b)이 하프 노광 스텝을 갖는 1회의 포토리소그래피 공정에 의해 형성되기 때문에, 제조 공정이 간략화되어 제조 비용을 삭감할 수 있다.
(제 5 실시형태)
본 실시형태에서는, 상기한 3층째 금속층을 마스크 선택 스퍼터링법에 의해 형성함으로써 공정을 간략화하는 것에 대해서 설명한다. 마스크 선택 스퍼터링법은, 투명 도전막과 3층째 금속층의 형성 순서의 차이에 따라 다양한 방법이 있다.
도 21a 및 도 21b는, 투명 도전막을 형성한 후에 3층째 금속층을 형성하는 제 1 마스크 선택 스퍼터링법을 나타내고 있다.
먼저, 도 21a에 나타낸 바와 같이, 절연성 기판(51) 위에 TFT, 1층째 및 2층째 금속층, 층간절연막, 제 1 수지막 등을 포함하는 디바이스 구조부(52)를 형성한다. 디바이스 구조부(52)의 최상층은 제 1 수지막으로 되어 있다. 이어서, 통상의 스퍼터링법에 의해 투명 도전막인 ITO막(53)을 디바이스 구조부(52) 위에 형성한다.
또한, 도 21b에 나타낸 바와 같이, 디바이스 구조부(52)의 표시부(A)를 스퍼터링용 메탈 마스크(55)에 의해 스퍼터링 소스로부터 차폐시킨 상태에서, 3층째 금속층(54)으로서 막 두께 50㎚의 Ti막과 막 두께 200㎚의 알루미늄막을 스퍼터링에 의해 ITO막(53) 위에 형성한다. 이것에 의해, 디바이스 구조부(52)의 주변 회로부(B)에 ITO/Ti/Al의 다층 구조막(53, 54)이 형성되고, 표시부(A)에는 단층의ITO막(53)만이 형성된다.
도 22a 및 도 22b는, 3층째 금속층을 형성한 후에 투명 도전막을 형성하는 제 2 마스크 선택 스퍼터링법을 나타내고 있다.
먼저, 도 22a에 나타낸 바와 같이, 절연성 기판(51) 위에 디바이스 구조부(52)를 형성한다. 이어서, 스퍼터링용 메탈 마스크(55)를 이용하여 디바이스 구조부(52)의 표시부(A)를 스퍼터링 소스로부터 차폐시킨 상태에서, 스퍼터링용 메탈 마스크(55)를 통하여 스퍼터링에 의해 3층째 금속층(54)으로서 막 두께 50㎚의 Ti막과 막 두께 200㎚의 알루미늄막을 차례로 디바이스 구조부(52)의 제 1 수지막 위에 형성한다.
다음으로, 도 22b에 나타낸 바와 같이, 스퍼터링용 메탈 마스크(55)를 절연성 기판(51)의 위쪽으로부터 제거하고, 디바이스 구조부(52) 위와 3층째 금속층(54) 위에 통상의 스퍼터링법에 의해 투명 도전막(53)으로서 ITO막을 형성한다. 이것에 의해, 주변 회로부(B)에는 Ti/Al/ITO의 다층 구조막(53, 54)이 형성되고, 표시부(A)에는 단층의 ITO막(53)만이 형성된다.
다음으로, 도 21a 및 도 21b에 나타낸 제 1 마스크 선택 스퍼터링법을 이용하여, 화소 전극과 3층째 배선 패턴을 형성하는 공정을 설명한다.
먼저, 도 2a 내지 도 3d에 나타낸 바와 동일하게, 절연성 기판(1) 위에 TFT(6∼8)를 형성하고, 제 1 층간절연막(9)과 2층째 배선 패턴(10a∼10i)을 더 형성한다. 이들의 상세한 설명은 제 1 실시형태와 동일하기 때문에 생략한다. 다만, 2층째 배선 패턴(10a∼10i)의 구성 막으로서, 막 두께 50㎚의 Ti막과 막 두께200㎚의 알루미늄막을 차례로 형성한 2층 구조, 또는 Mo, Ti, Al 합금 등의 단층 또는 다층 구조를 형성한다.
이어서, 도 23a에 나타낸 바와 같이, 2층째 배선 패턴(10a∼10i)을 덮는 질화실리콘막(11)을 제 1 층간절연막(9) 위에 PECVD법에 의해 50∼200㎚, 바람직하게는 100㎚의 두께로 형성한다. 또한, 질화실리콘막(11) 위에 감광성 폴리이미드, 아크릴 등의 제 1 수지막(12)을 형성한다. 이 제 1 수지막(12)은, 그 표면의 평탄화를 도모하기 위해 3∼4㎛ 이상의 막 두께를 갖는 것이 바람직하다. 제 1 수지막(12)과 그 아래의 질화실리콘막(11)에 의해 제 2 층간절연막(13)을 구성한다. 또한, 제 1 수지막(12) 대신에 두께 1㎛ 이상의 SiO2, SiNx등의 무기막을 형성할 수도 있다.
다음으로, 도 23b에 나타낸 바와 같이, 제 1 수지막(12)을 노광 및 현상함으로써 2층째 배선 패턴(10a∼10i) 위에 홀(13a∼13c)을 형성한다. 화소를 형성하고자 하는 영역에서는 TFT(8)의 소스 영역(8s)에 접속되는 2층째 배선 위에 홀(13c)이 형성된다. 또한, 제 1 수지막(12)의 홀(13a∼13c)을 통하여 그 아래의 질화실리콘막(11)을 에칭한다. 이 경우, 질화실리콘막(11)의 제 1 수지막(12)에 대한 에칭 레이트를 조정하기 위해, 에칭 가스로서 사용되는 CF4과 SF6과 O2의 비율을 조정한다.
이어서, 도 23c에 나타낸 바와 같이, 제 1 수지막(12) 위와 홀(13a∼13c) 내에, 스퍼터링법에 의해 두께 70㎚의 투명 도전막(56)으로서 ITO막을 형성한다.
또한, 도 24a에 나타낸 바와 같이, 스퍼터링용 메탈 마스크(55)에 의해 표시부(A)의 투명 도전막(56)을 차폐시키면서, 주변 회로부(B)의 투명 도전막(56) 위에 두께 50㎚의 티탄늄(Ti)막과 두께 200㎚의 알루미늄(Al)막을 스퍼터링법에 의해 연속하여 형성한다. Ti막과 Al막은 3층째 금속층(57)이다. 그 Ti막은, 제 4 실시형태와 같이 중간 메탈 차단막으로서 기능한다. 또한, 중간 메탈 차단막으로서 몰리브덴막을 형성할 수도 있다.
절연성 기판(1) 위에서 투명 도전막(56)만이 형성되는 표시부(A)와 3층째 금속층(57) 및 투명 도전막(56)이 형성되는 주변 회로부(B)의 배치를 나타내면 도 26의 평면도와 같이 된다. 또한, 3층째 금속층(57)이 형성되는 영역은 표시부(A) 이외의 전부의 영역으로 할 수도 있다.
다음으로, 스퍼터링용 메탈 마스크(55)를 절연성 기판(1)의 위쪽으로부터 제거한 후에, 3층째 금속층(57)과 투명 도전막(56) 위에 포지티브형 포토레지스트(58)를 1.5㎛의 두께로 도포한다. 그리고, 도 24b에 나타낸 바와 같이, 포토레지스트를 노광 및 현상함으로써 표시부(A)에는 화소용 레지스트 패턴(58a)을 형성하고, 주변 회로부(B)에는 배선용 레지스트 패턴(58b)을 형성한다.
이어서, 화소용 레지스트 패턴(58a) 및 배선용 레지스트 패턴(58b)을 마스크로 사용하여, 표시부(A)에서는 투명 도전막(56)을 에칭하고, 주변 회로부(B)에서는 3층째 금속층(57)과 ITO막(56)을 차례로 에칭하면, 도 25a에 나타낸 바와 같이 표시부(A)에는 화소 전극(59a)이 형성되며, 주변 회로부(B)에는 3층째 배선패턴(59b)이 형성된다. 화소 전극(59a)은 홀(13c)을 통하여 2층째 배선 패턴(10i)에 접속되어 TFT(8)의 소스 영역(8s)에 전기적으로 접속된다. 또한, 주변 회로 영역(B)의 3층째 배선 패턴(59b)은, 홀(13a, 13b) 내에 충전된 투명 도전막(56)을 통하여 2층째 배선 패턴(10a, 10f)에 접속된다.
또한, 도 25b에 나타낸 바와 같이, 배선용 및 화소용 레지스트 패턴(58a, 58b)을 산소 에싱에 의해 제거한 후에, 도 25c에 나타낸 바와 같이, 3층째 배선 패턴(59b)과 화소 전극(59a)을 덮는 배향막(16)을 제 2 층간절연막(13) 위에 형성한다.
이상과 같이, 본 실시형태에 의하면, 3층째 금속층(57)을 마스크 선택 스퍼터링법에 의해 주변 회로부(B)에만 형성하고, 표시부(A) 및 주변 회로부(B)에 투명 도전막(56)을 형성하도록 했기 때문에, 투명 도전막(56)과 금속층(57)을 1회의 포토리소그래피 공정에 의해 패터닝함으로써, 화소 전극(59a)과 3층째 배선 패턴(59b)을 형성할 수 있고, 제조 공정이 간략화되어 제조 비용이 삭감된다.
또한, 도 23 내지 도 26에 있어서, 제 1 및 제 2 실시형태와 동일한 부호는 동일 요소를 나타내고 있다.
(제 6 실시형태)
본 실시형태에서는, 제 1, 제 2, 제 4 및 제 5 실시형태에서 나타낸 1층째 내지 3층째의 금속층으로부터 고주파 신호 전송 회로를 형성하는 방법에 대해서 설명하고, 3층째 금속층을 고주파 회로의 전자파 차폐에 이용하는 구조에 대해서 더 설명한다.
도 27은 제 1, 제 2, 제 4 및 제 5 실시형태에서 나타낸 1층째 내지 3층째 금속층을 패터닝함으로써 형성된 고주파 신호 전송 회로의 평면도이고, 도 28은 전자파 차폐 구조의 단면도이다.
TFT 기판에 있어서, 고주파 신호 전송 회로(60)의 고주파 입력 단자(RD0∼RD7, GD0∼GD7, BD0∼BD7)에 입력하는 적색(R), 녹색(G), 청색(B)의 3색 디지털 표시 신호(8비트×3)는, 고주파 신호 전송 회로(60) 내의 배선을 통하여 주변 회로에 입력된다. 또한, TFT 기판에 있어서, 고주파 전송 회로(60)의 제어 신호 단자(SA, SB, SC, SD)에 입력하는 고주파 제어 신호는, 고주파 신호 전송 회로(60) 내의 배선을 통하여 주변 회로에 입력된다.
표시 포맷에 따라 상이하나, XGA(수평 1024 × 수직 768)의 경우, 마스터 클록 주파수는 싱글 포트에서 약 65㎒, 듀얼 포트에서 약 33㎒이다. 이러한 고주파 신호를 전송할 때, 전자파 복사가 발생하여 환경과 인체에 악영향을 주기 때문에, 전자파 방지 대책이 필요하다.
외부로부터 TFT 기판에 입력한 고주파 신호는, 도 27의 평면도에 나타낸 고주파 전송 회로(60)를 통하여 고주파 회로부(70) 등에 전송된다. 도 28은 도 27의 II-II선 단면도이다. 또한, 도 27은 배선 등의 배치를 나타내고 있다.
고주파 전송 회로(60)는, 도 28에 나타낸 바와 같이, 절연성 기판(61) 위의 절연막(62) 위에 형성된 1층째 배선(71)과, 1층째 배선(71)과 절연막(62)을 덮는 제 1 층간절연막(63) 위에 형성된 2층째 배선(72)과, 2층째 배선(72)과 제 1 층간절연막(63)을 덮는 제 2 층간절연막(64) 위에 형성된 고정 전위 금속 패턴(73)을갖고 있다. 제 2 층간절연막(64)의 적어도 상부는 수지 절연막으로 구성된다.
1층째 배선(71)은, 예를 들어, 제 1 실시형태의 게이트 전극(5b∼5d)을 구성하는 1층째 금속층을 패터닝함으로써 형성된다. 또한, 2층째 배선(72)은, 예를 들어, 제 1 실시형태의 2층째 배선 패턴(10a∼10i)을 구성하는 2층째 금속층을 패터닝함으로써 형성된다. 또한, 고정 전위 금속 패턴(73)은, 예를 들어, 제 1 실시형태의 3층째 배선 패턴14a∼14c)을 구성하는 3층째 금속층을 패터닝함으로써 형성된다.
1층째 배선(71)은, 도 27의 종방향(Y방향)으로 간격을 두어 평행하게 복수개 형성되어 있다. 또한, 2층째 배선(72)은, 도 27의 횡방향(X방향)으로 간격을 두어 평행하게 복수개 형성되어 있다.
1개의 1층째 배선(71)은, 제 1 층간절연막(63)에 형성된 콘택트 홀(63a)을 통하여 1개의 2층째 배선(72)에 접속되어 있다.
2층째 배선(72)은, 고주파 입력 단자(RD0∼RD7, GD0∼GD7, BD0∼BD7)와 제어 신호 단자(SA, SB, SC, SD)에 접속되고, 1층째 배선(71)은, 절연성 기판(61) 위에 형성된 고주파 회로부(70)에 접속되어 있다. 그 고주파 회로부(70)는, 제 1 실시형태에서 나타낸 주변 회로부(B) 내의 TFT, 1층째 배선 패턴, 2층째 배선 패턴 등으로 구성된다.
제 2 층간절연막(64) 위의 고정 전위 금속 패턴(73)은, 1층째 배선(71)과 2층째 배선(72)과 고주파 회로부(70)를 피복하는 크기의 형상으로 패터닝되어 있다. 또한, 고정 전위 금속 패턴(73)은 접지 전위 그 이외의 고정 전위로 전기적으로 접속되고, 이것에 의해 고주파 신호의 전송에 의해 발생하는 전자파를 차폐시킨다.
도 29a 및 도 29b는 본 실시형태의 변형예를 나타내는 평면도 및 단면도이다.
도 29a 및 도 29b에 있어서, TFT 기판에 형성된 주변 회로 내의 2개의 고주파 회로(70a, 70b)는, 제 1 층간절연막(63) 위에 형성된 제 1 단자(74) 및 제 2 단자(75)에 각각 접속되어 있다. 제 1 단자(74)와 제 2 단자(75)는, 각각 2층째 배선(72)의 기초로 되는 2층째 금속층을 패터닝함으로써 형성된다.
제 2 층간절연막(64) 위에는, 고정 전위 금속 패턴(73)의 패터닝에 의해 형성된 브리지 배선(73a)이 복수 형성되어 있다. 브리지 배선(73a)의 한쪽 끝은 제 2 층간절연막(64)에 형성된 홀(64a)을 통하여 제 1 단자(74)에 접속되고, 다른쪽 끝은 제 2 층간절연막(64)에 형성된 다른 홀(64b)을 통하여 제 2 단자(75)에 접속되어 있다. 이것에 의해, 2개의 고주파 회로(70a, 70b)는 제 1 단자(74), 제 2 단자(75) 및 브리지 배선(73a)을 통하여 전기적으로 접속되어 있다.
또한, 1층째 배선(71)과 2층째 배선(72)과 고주파 회로(70a, 70b)를 덮는 크기로 패터닝된 고정 전위 금속 패턴(73)은, 접지 전위 GND 그 이외의 고정 전위로 전기적으로 접속되어 있다.
이 경우, 3층째 금속층(73)은 브리지 배선(73a)의 주위로 확장되어 동일한 3층째 금속층으로 형성되어 있으나, 브리지 배선(73a)의 주위에 3∼50㎛의 틈 S를 통하여 서로 절연되어 있다.
또한, 3층째 금속층을 패터닝하여 형성된 배선 패턴에 의해 동일한 고주파회로 내의 소자끼리를 접속하는 구조를 채용할 수도 있다.
상기한 3층째 금속층은, 보다 낮은 저항값을 얻기 위해, 알루미늄을 포함하는 금속층으로 구성하고, 시트 저항을 10Ω/□ 이하로 설계하는 것이 바람직하다. 본 실시형태에서는, 3층째 금속층으로서 막 두께 50㎚의 티타늄과 막 두께 200㎚의 알루미늄의 2층 구조 금속층을 채용하고, 그 2층 구조 금속층의 시트 저항은 0.2Ω/□ 이하이다.
이상과 같이, 제 2 층간절연막 위의 3층째 금속층을 패터닝하여 형성한 고정 전위 금속 패턴(73)은, 접지 전위에 접속되기 때문에, 고주파 전송 배선에 의한 전자파의 복사가 억제된다. 그 결과, 고주파 전송 회로(60)는, 고주파 신호를 높은 S/N(신호/잡음)비로 확실하게 전송할 수 있다. 또한, TFT 기판으로부터의 전자파 복사가 고정 전위 금속 패턴(73)에 의해 작아지기 때문에, 정보 시스템 전체의 전자파 복사가 작아지고, 상기한 구조는 환경을 고려한 정보 시스템의 구축에 기여한다. 또한, 상기한 구조의 고주파 전송 회로는, 고주파 회로의 전기적 발진을 방지할 수 있기 때문에, 패널 동작 안정성이 개선된다.
또한, 상기한 각 실시형태에서 층간절연막은 절연막으로서 표현할 수도 있다.
(부기 1) 화소 매트릭스와 주사 버스 라인과 데이터 버스 라인을 갖는 표시부와, 상기 주사 버스 라인을 구동시키는 게이트 드라이버와 상기 데이터 버스 라인을 구동시키는 데이터 드라이버를 갖는 주변 회로부가 형성된 제 1 기판과, 상기 제 1 기판에 대향하는 제 2 기판과, 상기 제 1 기판과 상기 제 2 기판 사이에 끼워지는 액정을 갖는 액정표시장치에 있어서, 상기 주변 회로부의 적어도 일부는, 상기 제 1 기판 위에 형성된 제 1 금속 패턴과, 상기 제 1 금속 패턴 위에 형성된 제 1 절연막과, 상기 제 1 절연막 위에 형성된 제 2 금속 패턴과, 상기 제 2 금속 패턴 위에 형성되어 적어도 제 1 수지막을 갖는 제 2 절연막과, 상기 제 2 절연막 위에 형성된 제 3 금속 패턴을 갖고, 상기 표시부는, 상기 제 1 기판 위에 형성되며 또한 상기 제 2 절연막으로 덮인 능동 소자와, 상기 제 2 절연막 위의 화소 영역에 형성되며 또한 상기 제 2 절연막에 형성된 홀을 통하여 상기 능동 소자에 전기적으로 접속되는 화소 전극을 갖는 것을 특징으로 하는 액정표시장치.
(부기 2) 상기 제 3 금속 패턴 위에 형성된 제 2 수지막을 갖고, 상기 화소 전극은 상기 제 2 절연막과 상기 제 2 수지막 사이에 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 액정표시장치.
(부기 3) 상기 표시부의 상기 제 2 절연막 위에는, 상기 제 3 금속 패턴과 동일한 재료로 구성되며 또한 상기 능동 소자에 전기적으로 접속되는 인출 금속 패턴이 형성되고, 또한, 상기 화소 전극은, 상기 인출 금속 패턴 위에 형성된 투명 도전막으로 형성되어 있는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 액정표시장치.
(부기 4) 상기 인출 금속 패턴은, 상기 주변 회로부의 제 3 금속 패턴과 동일한 재료 또는 대략 동일한 재질의 다층 또는 단층 금속막으로 구성되어 있는 것을 특징으로 하는 부기 3에 기재된 액정표시장치.
(부기 5) 상기 주변 회로부의 상기 제 3 금속 패턴 위에는 투명 도전막이 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 4 중의 어느 하나에 기재된 액정표시장치.
(부기 6) 상기 화소 전극은, 상기 제 2 절연막 위에 형성된 금속 패턴으로 구성되고, 반사면을 갖고 있는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 액정표시장치.
(부기 7) 상기 화소 전극을 구성하는 상기 금속 패턴은, 상기 주변 회로부의 제 3 금속 패턴과 동일한 재료 또는 대략 동일한 재질의 다층 또는 단층 금속막으로 구성되어 있는 것을 특징으로 하는 부기 6에 기재된 액정표시장치.
(부기 8) 상기 표시부의 상기 화소 전극은 투명 도전막의 패턴으로 구성되고, 상기 주변 회로부의 상기 제 1 금속 패턴 및 상기 제 2 금속 패턴 아래에는 상기 투명 도전막의 패턴이 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 4 중의 어느 하나에 기재된 액정표시장치.
(부기 9) 상기 제 2 수지막은 상기 표시부에 형성되는 배향막이거나, 또는 상기 배향막과 동일한 재질의 수지막인 것을 특징으로 하는 부기 2 내지 부기 8 중의 어느 하나에 기재된 액정표시장치.
(부기 10) 상기 주변 회로부에 있어서, 상기 제 3 금속 패턴 위에 절연성 실이 형성되어 있는 것을 특징으로 하는 부기 3, 부기 4, 부기 6 내지 부기 9 중의 어느 하나에 기재된 액정표시장치.
(부기 11) 상기 주변 회로부의 적어도 일부는, 상기 기판 위에 형성된 박막트랜지스터를 갖고, 상기 제 1 금속 패턴은 상기 박막트랜지스터의 게이트 전극 및전기 배선이며, 상기 제 2 금속 패턴은 상기 박막트랜지스터의 소스/드레인 전극 및 전기 배선인 것을 특징으로 하는 부기 1 내지 부기 10 중의 어느 하나에 기재된 액정표시장치.
(부기 12) 상기 데이터 드라이버는, 레지스터 회로, 래치 회로, DA 변환 회로, 아날로그 버퍼 회로를 가지며 상기 제 1 금속 패턴, 상기 제 2 금속 패턴, 상기 제 3 금속 패턴을 이용하는 디지털 드라이버인 것을 특징으로 하는 부기 1 내지 부기 10 중의 어느 하나에 기재된 액정표시장치.
(부기 13) 기판의 위쪽에 제 1 배선을 형성하는 공정과, 상기 제 1 배선 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 제 2 배선을 형성하는 공정과, 상기 제 2 배선 위와 상기 제 1 절연막 위에 적어도 제 1 수지막을 포함하는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 위의 주변 회로부에 제 3 배선을 형성하는 공정과, 상기 제 2 절연막 위의 표시부에 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 14) 상기 주변 회로부에 형성된 상기 제 3 배선과 상기 표시부의 상기 화소 전극 위에 제 2 수지막을 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 13에 기재된 액정표시장치의 제조 방법.
(부기 15) 기판 위로서 표시부와 주변 회로부에 하측 배선을 형성하는 공정과, 상기 하측 배선 위에 절연막을 형성하는 공정과, 상기 절연막 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위에 금속층을 형성하는 공정과, 상기 금속층 위에 레지스트를 도포하는 공정과, 제 1 노광 마스크를 사용하여 제 1 노광량으로 상기 레지스트를 노광하는 공정과, 상기 레지스트 중의 상기 표시부에 광을 투과하며 또한 상기 주변 회로부를 차광하는 제 2 노광 마스크를 사용하여 제 1 노광량보다도 적은 광량의 제 2 노광량으로 상기 레지스트를 노광하는 공정과, 상기 레지스트를 현상함으로써 상기 주변 회로부에는 제 1 레지스트 패턴을 형성하며, 또한 상기 표시부에는 상기 제 1 레지스트 패턴보다도 얇게 화소 형상을 갖는 제 2 레지스트 패턴을 형성하는 공정과, 상기 제 1 레지스트 패턴 및 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상측 배선을 형성하고, 상기 표시부에는 화소 전극을 형성하는 공정과, 상기 제 1 레지스트 패턴을 박층화하는 동시에 상기 제 2 레지스트 패턴을 제거하는 공정과, 제 1 레지스트 패턴을 마스크로 하여 상기 화소 전극의 상부에 있는 상기 금속층을 선택적으로 에칭함으로써, 상기 화소 전극의 상기 투명 도전막을 선택적으로 노출시키는 공정과, 상기 제 1 레지스트 패턴을 제거함으로써, 상기 상측 배선을 구성하는 상기 금속층을 노출시키는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 16) 상기 상측 배선은, 상기 투명 도전막을 통하여 상기 하측 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 부기 15에 기재된 액정표시장치의 제조 방법.
(부기 17) 기판의 표시부와 주변 회로부에 TFT 소자 및 제 1 배선을 형성하는 공정과, 상기 TFT 소자 및 상기 제 1 배선 위에 수지막을 포함하는 절연막을 형성하는 공정과, 상기 제 1 배선을 부분적으로 노출시키는 콘택트 홀을 상기 절연막에 형성하는 공정과, 상기 콘택트 홀 내와 상기 절연막 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위에 금속층을 형성하는 공정과, 상기 금속층 위에 레지스트를 도포하는 공정과, 제 1 노광 마스크를 사용하여 제 1 노광량으로 상기 레지스트를 노광하는 공정과, 상기 레지스트 중의 상기 표시부에 광을 투과하며 또한 상기 주변 회로부를 차광하는 제 2 노광 마스크를 사용하여 제 1 노광량보다도 적은 광량의 제 2 노광량으로 상기 레지스트를 노광하는 공정과, 상기 레지스트를 현상함으로써 상기 주변 회로부에는 제 1 레지스트 패턴을 형성하며, 상기 표시부에는 상기 제 1 레지스트 패턴보다도 얇게 화소 형상을 갖는 제 2 레지스트 패턴을 형성하는 공정과, 상기 제 1 레지스트 패턴 및 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 도전 패턴을 형성하고, 상기 표시부에는 화소 전극을 형성하는 공정과, 상기 제 1 레지스트 패턴을 박층화하는 동시에 상기 제 2 레지스트 패턴을 제거하는 공정과, 제 1 레지스트 패턴을 마스크로 하여 상기 화소 전극의 상부에 있는 상기 금속층을 선택적으로 에칭함으로써, 상기 화소 전극의 상기 투명 도전막을 선택적으로 노출시키는 공정과, 상기 제 1 레지스트 패턴을 제거함으로써, 상기 주변 회로부에서 상기 도전 패턴을 구성하는 상기 금속층을 노출시키는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 18) 기판 위의 표시부와 주변 회로부에 하측 배선을 형성하는 공정과, 상기 하측 배선 위에 절연막을 형성하는 공정과, 상기 절연막 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위 중의 상기 주변 회로부에 금속층을 선택적으로 형성하는 동시에 상기 표시부에서는 상기 투명 도전막을 노출시킨 상태로 유지하는 공정과, 상기 투명 도전막 및 상기 금속층 위에 레지스트를 형성하는 공정과, 상기 레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상기 투명 도전막과 상기 금속층으로 이루어진 상측 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 19) 기판 위의 표시부와 주변 회로부에 TFT 소자 및 전기 배선을 형성하는 공정과, 상기 TFT 소자 및 상기 전기 배선 위에 수지를 포함하는 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전기 배선을 부분적으로 노출시키는 콘택트 홀을 형성하는 공정과, 상기 절연막 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위에 금속 도전층을 선택적으로 형성하는 공정과, 상기 투명 도전막 및 상기 금속 도전층 위에 포토레지스트를 형성하는 공정과, 상기 포토레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 금속 도전층 및 상기 투명 도전막을 차례로 에칭함으로써, 상기 주변 회로부에는 상기 투명 도전막과 상기 금속 도전층으로 이루어진 다층 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 20) 기판 위의 표시부와 주변 회로부에 TFT 소자 및 전기 배선을 형성하는 공정과, 상기 TFT 소자 및 상기 전기 배선 위에 수지를 포함하는 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전기 배선을 부분적으로 노출시키는 콘택트 홀을 형성하는 공정과, 상기 절연막 위에 금속 도전막을 형성하는 공정과, 상기 금속 도전층 위에 투명 도전막을 선택적으로 형성하는 공정과, 상기 투명 도전막 및 상기 금속 도전층 위에 포토레지스트를 형성하는 공정과, 상기 포토레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 투명 도전막 및 상기 금속 도전층을 차례로 에칭함으로써, 상기 주변 회로부에는 상기 투명 도전막과 상기 금속 도전층으로 이루어진 다층 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 21) 기판 위의 표시부와 주변 회로부에 하측 배선을 형성하는 공정과, 상기 하측 배선 위에 절연막을 형성하는 공정과, 상기 절연막 위 중의 상기 주변 회로부에 금속층을 선택적으로 형성하는 동시에 상기 표시부에서는 상기 절연막을 노출시킨 상태로 유지하는 공정과, 상기 절연막 및 상기 금속층 위에 투명 도전막을 형성하는 공정과, 상기 투명 도전막 위에 레지스트를 형성하는 공정과, 상기 레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상기 금속층과 상기 투명 도전막으로 이루어진 상측 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
(부기 22) 기판 위에 형성된 제 1 금속 패턴과, 상기 제 1 금속 패턴 위에제 1 절연막을 통하여 형성된 제 2 금속 패턴과, 상기 제 1 절연막에 형성되어 상기 제 1 금속 패턴과 상기 제 2 금속 패턴을 접속하는 홀과, 상기 제 2 금속 패턴 위에 형성된 제 2 절연막과, 상기 제 2 절연막 위에 형성되며 또한 고정 전위로 설정되는 제 3 금속 패턴을 갖는 회로를 구비하는 것을 특징으로 하는 액정표시장치.
(부기 23) 상기 회로는 고주파 전송 회로부 또는 주변 회로부인 것을 특징으로 하는 부기 22에 기재된 액정표시장치.
(부기 24) 상기 제 3 금속 패턴은 전자파 복사 억제막인 것을 특징으로 하는 부기 22에 기재된 액정표시장치.
(부기 25) 상기 제 3 금속 패턴과 동일한 구성의 금속층으로 이루어진 전자회로 기능 동작용의 배선 패턴이 상기 제 2 절연막 위에 형성되어 있는 것을 특징으로 하는 부기 22 내지 부기 24 중의 어느 하나에 기재된 액정표시장치.
상술한 바와 같이, 본 발명의 액정표시장치에 의하면, 상하로 형성되는 제 1 금속 패턴과 제 2 금속 패턴 사이에 수지막을 형성했기 때문에, 제 1 금속 패턴과 제 2 금속 패턴으로 이루어진 다층 배선 구조의 부유 용량을 작게 하고, 주변 회로부의 동작 주파수를 대폭으로 향상시킬 수 있으며, 부유 용량을 거의 고려하지 않기 때문에, 회로 설계의 자유도를 크게 할 수 있다.
또한, 본 발명에 의하면, 최상의 배선과 화소 전극을 동일한 절연막 위에 형성하도록 했기 때문에, 표시부의 화소 전극 접속용 홀을 주변 회로부의 배선 접속용 홀과 동시에 형성할 수 있어, 생산성을 향상시킬 수 있다.
또한, 주변 회로부의 다층 배선 구조의 최상의 금속 패턴과 표시부의 화소 전극을 동일한 수지막, 예를 들어, 배향막에 의해 덮도록 했기 때문에, 최상의 금속 패턴 위에 단독으로 무기절연막을 형성하는 경우에 비하여, 막 두께를 용이하게 두껍게 형성하고, 제조 프로세스를 간략화할 수 있다.
본 발명에 의하면, 화소 전극을 구성하는 투명 도전막을 주변 회로부의 배선 위에 형성했기 때문에, 배선 및 화소 전극 위에 수지막을 형성하기 전에, 배선을 외부 환경으로부터 보호할 수 있다.
본 발명에 의하면, 최상의 금속층으로부터 고정 전위 금속 패턴(전자 차폐막)을 형성하고, 그 아래쪽에 다층의 금속층으로 이루어진 전송 회로를 형성했기 때문에, 전송 회로에 고주파 신호가 전송되었을 때에 발생하는 전자파 복사를 작게 할 수 있다.
본 발명의 액정표시장치의 제조 방법에 의하면, 표시부와 주변 회로부의 절연막 위에 투명 도전막과 금속층을 차례로 형성한 후에, 주변 회로부에 두꺼운 배선 레지스트 패턴을 형성하는 동시에 표시부에 얇은 화소 전극 레지스트 패턴을 형성하도록 했기 때문에, 이들 레지스트 패턴을 마스크로 하여 금속층 및 투명 도전막을 에칭하여 배선 패턴과 화소 전극을 형성한 후에 산소 플라즈마 등에 의해 배선 레지스트 패턴을 얇게 하면서 화소 전극 레지스트 패턴을 제거할 수 있고, 이것에 의해 화소 전극 상부의 금속층을 선택적으로 제거할 수 있다.
또한, 본 발명에 의하면, 주변 회로부와 표시부의 최상의 배선과 화소 전극을 동일한 절연막 위에 병존시킬 경우에, 스퍼터링 마스크를 사용함으로써, 금속층을 표시 영역 이외에 형성하고, 표시 영역의 절연막 위와 주변 회로부의 금속층 위 또는 아래에 투명 도전막을 스퍼터링법에 의해 형성했기 때문에, 1회의 포토리소그래피법에 의해, 표시부에는 투명 도전막으로 이루어진 화소 전극을 형성하고, 주변 회로부에는 투명 도전막과 금속층의 2층 구조의 배선을 형성할 수 있다.

Claims (10)

  1. 화소 매트릭스와 주사 버스 라인과 데이터 버스 라인을 갖는 표시부와, 상기 주사 버스 라인을 구동시키는 게이트 드라이버와 상기 데이터 버스 라인을 구동시키는 데이터 드라이버를 갖는 주변 회로부가 형성된 제 1 기판과, 상기 제 1 기판에 대향하는 제 2 기판과, 상기 제 1 기판과 상기 제 2 기판 사이에 끼워지는 액정을 갖는 액정표시장치에 있어서,
    상기 주변 회로부의 적어도 일부는,
    상기 제 1 기판 위에 형성된 제 1 금속 패턴과,
    상기 제 1 금속 패턴 위에 형성된 제 1 절연막과,
    상기 제 1 절연막 위에 형성된 제 2 금속 패턴과,
    상기 제 2 금속 패턴 위에 형성되어 적어도 제 1 수지막을 갖는 제 2 절연막과,
    상기 제 2 절연막 위에 형성된 제 3 금속 패턴을 갖고,
    상기 표시부는,
    상기 제 1 기판 위에 형성되며 또한 상기 제 2 절연막으로 덮인 능동 소자와,
    상기 제 2 절연막 위의 화소 영역에 형성되며 또한 상기 제 2 절연막에 형성된 홀을 통하여 상기 능동 소자에 전기적으로 접속되는 화소 전극을 갖는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제 3 금속 패턴 위에 형성된 제 2 수지막을 갖고, 상기 화소 전극은 상기 제 2 절연막과 상기 제 2 수지막 사이에 형성되어 있는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 표시부의 상기 제 2 절연막 위에는, 상기 제 3 금속 패턴과 동일한 재료로 구성되며 또한 상기 능동 소자에 전기적으로 접속되는 인출 금속 패턴이 형성되고,
    또한 상기 화소 전극은, 상기 인출 금속 패턴 위에 형성된 투명 도전막으로 형성되어 있는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 주변 회로부의 상기 제 3 금속 패턴 위에는 투명 도전막이 형성되어 있는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 화소 전극은, 상기 제 2 절연막 위에 형성된 금속 패턴으로 구성되고, 반사면을 갖고 있는 것을 특징으로 하는 액정표시장치.
  6. 기판의 위쪽에 제 1 배선을 형성하는 공정과,
    상기 제 1 배선 위에 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막 위에 제 2 배선을 형성하는 공정과,
    상기 제 2 배선 위와 상기 제 1 절연막 위에 적어도 제 1 수지막을 포함하는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 위의 주변 회로부에 제 3 배선을 형성하는 공정과,
    상기 제 2 절연막 위의 표시부에 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
  7. 기판 위에서 표시부와 주변 회로부에 하측 배선을 형성하는 공정과,
    상기 하측 배선 위에 절연막을 형성하는 공정과,
    상기 절연막 위에 투명 도전막을 형성하는 공정과,
    상기 투명 도전막 위에 금속층을 형성하는 공정과,
    상기 금속층 위에 레지스트를 도포하는 공정과,
    제 1 노광 마스크를 사용하여 제 1 노광량으로 상기 레지스트를 노광하는 공정과,
    상기 레지스트 중의 상기 표시부에 광을 투과하며 또한 상기 주변 회로부를 차광하는 제 2 노광 마스크를 사용하여 제 1 노광량보다도 적은 광량의 제 2 노광량으로 상기 레지스트를 노광하는 공정과,
    상기 레지스트를 현상함으로써 상기 주변 회로부에는 제 1 레지스트 패턴을 형성하며, 또한 상기 표시부에는 상기 제 1 레지스트 패턴보다도 얇게 화소 형상을 갖는 제 2 레지스트 패턴을 형성하는 공정과,
    상기 제 1 레지스트 패턴 및 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상측 배선을 형성하고, 상기 표시부에는 화소 전극을 형성하는 공정과,
    상기 제 1 레지스트 패턴을 박층화하는 동시에 상기 제 2 레지스트 패턴을 제거하는 공정과,
    상기 제 1 레지스트 패턴을 마스크로 하여 상기 화소 전극의 상부에 있는 상기 금속층을 선택적으로 에칭함으로써, 상기 화소 전극의 상기 투명 도전막을 선택적으로 노출시키는 공정과,
    상기 제 1 레지스트 패턴을 제거함으로써, 상기 상측 배선을 구성하는 상기 금속층을 노출시키는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
  8. 기판 위의 표시부와 주변 회로부에 하측 배선을 형성하는 공정과,
    상기 하측 배선 위에 절연막을 형성하는 공정과,
    상기 절연막 위에 투명 도전막을 형성하는 공정과,
    상기 투명 도전막 위 중의 상기 주변 회로부에 금속층을 선택적으로 형성하는 동시에 상기 표시부에서는 상기 투명 도전막을 노출시킨 상태로 유지하는 공정과,
    상기 투명 도전막 및 상기 금속층 위에 레지스트를 형성하는 공정과,
    상기 레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상기 투명 도전막과 상기 금속층으로 이루어진 상측 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
  9. 기판 위의 표시부와 주변 회로부에 하측 배선을 형성하는 공정과,
    상기 하측 배선 위에 절연막을 형성하는 공정과,
    상기 절연막 위 중의 상기 주변 회로부에 금속층을 선택적으로 형성하는 동시에 상기 표시부에서는 상기 절연막을 노출시킨 상태로 유지하는 공정과,
    상기 절연막 및 상기 금속층 위에 투명 도전막을 형성하는 공정과,
    상기 투명 도전막 위에 레지스트를 형성하는 공정과,
    상기 레지스트를 노광 및 현상하여 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 사용하여 상기 금속층 및 상기 투명 도전막을 에칭함으로써, 상기 주변 회로부에는 상기 금속층과 상기 투명 도전막으로 이루어진 상측 배선을 형성하는 동시에, 상기 표시부에는 상기 투명 도전막으로 이루어진 화소 전극을 형성하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조 방법.
  10. 기판 위에 형성된 제 1 금속 패턴과, 상기 제 1 금속 패턴 위에 제 1 절연막을 거쳐서 형성된 제 2 금속 패턴과, 상기 제 1 절연막에 형성되어 상기 제 1 금속 패턴과 상기 제 2 금속 패턴을 접속하는 홀과, 상기 제 2 금속 패턴 위에 형성된 제 2 절연막과, 상기 제 2 절연막 위에 형성되며 또한 고정 전위로 설정되는 제 3 금속 패턴을 갖는 회로를 구비하는 것을 특징으로 하는 액정표시장치.
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