WO2010071159A1 - 絶縁ゲート型トランジスタ、アクティブマトリクス基板、液晶表示装置及びそれらの製造方法 - Google Patents

絶縁ゲート型トランジスタ、アクティブマトリクス基板、液晶表示装置及びそれらの製造方法 Download PDF

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Definitions

  • the present invention relates to a liquid crystal display device having a color image display function, and more particularly to an active liquid crystal display device having a switching element for each pixel, and an insulated gate transistor used therefor.
  • This liquid crystal display device generally has a configuration in which about 200 to 1200 scanning signal lines (gate wirings) and about 300 to 1600 data signal lines (source wirings) are arranged in a matrix. Has been. In recent years, liquid crystal display devices have been simultaneously increased in screen size and resolution in order to cope with an increase in display capacity.
  • FIG. 13 is a perspective view showing a liquid crystal panel mounting means disclosed in Patent Document 1.
  • FIG. A semiconductor integrated circuit chip 3 that supplies a drive signal to an electrode terminal 5 of a scanning signal line formed on one transparent insulating substrate, for example, a glass substrate 2, constituting the liquid crystal panel 1 is connected using a conductive adhesive.
  • COG Chip-On-Glass
  • a TCP film 4 based on a polyimide resin thin film and having a copper foil terminal plated with gold or solder includes a conductive medium in the electrode terminal 6 of the data signal line
  • An electrical signal is supplied to the image display unit by a mounting means such as a TCP (Tape-Carrier-Package) method that is fixed by pressure contact with an appropriate adhesive.
  • TCP Transmission-Carrier-Package
  • Reference numerals 7 and 8 denote wiring paths that connect the pixels in the image display unit located almost at the center of the liquid crystal panel 1 and the electrode terminals 5 and 6 of the scanning signal lines and the data signal lines. It is not necessary to be made of the same conductive material as that in FIG.
  • Reference numeral 9 denotes a counter glass substrate or a color filter which is another transparent insulating substrate having a transparent conductive counter electrode common to all liquid crystal cells on the counter surface.
  • FIG. 14 is an equivalent circuit diagram of an active liquid crystal display device in which an insulated gate transistor 10 is arranged for each pixel as a switching element.
  • reference numeral 11 denotes a scanning signal line
  • reference numeral 12 reference numeral 8 in FIG. 13
  • reference numeral 13 denotes a liquid crystal cell
  • the liquid crystal cell 13 is electrically connected. Is treated as a capacitive element.
  • Elements drawn with solid lines are formed on one glass substrate 2 constituting the liquid crystal panel 1, and a counter electrode (common electrode) 14 common to all liquid crystal cells 13 drawn with dotted lines is the other glass substrate.
  • 9 is formed on the main surface facing the glass substrate 2.
  • an auxiliary storage capacitor for increasing the time constant of the liquid crystal cell 13 as a load A circuit device such as adding (auxiliary capacitor) 15 to the liquid crystal cell 13 in parallel is added.
  • Reference numeral 16 denotes a storage capacitor line or a common electrode serving as a common bus for the storage capacitor 15.
  • FIG. 15 is a cross-sectional view showing the main part of the image display part of the liquid crystal display device.
  • the two glass substrates 2 and 9 constituting the liquid crystal panel 1 are made of spacer fibers (not shown) such as resinous fibers, beads or columnar spacers formed on the color filter 9. )
  • spacer fibers such as resinous fibers, beads or columnar spacers formed on the color filter 9.
  • the gap At a predetermined distance of about several ⁇ m, and the gap (gap) is sealed with a sealing material made of organic resin and a sealing material (both not shown) at the periphery of the glass substrate 9.
  • the liquid crystal 17 is filled in this closed space.
  • an organic thin film having a thickness of about 1 to 2 ⁇ m containing either or both of a dye and a pigment called a colored layer 18 is deposited on the closed space side of the glass substrate 9 to provide a color display function.
  • the glass substrate 9 is also referred to as a color filter (color filter abbreviation is CF).
  • CF color filter abbreviation
  • a polarizing plate 19 is attached to either the upper surface of the glass substrate 9, the lower surface of the glass substrate 2, or both surfaces, and the liquid crystal panel 1 functions as an electro-optical element.
  • TN twisted nematic
  • polarizing plates 19 are usually required.
  • a back light source is disposed as a light source, and white light is irradiated from below.
  • the polyimide resin thin film 20 having a thickness of, for example, about 0.1 ⁇ m formed on the two glass substrates 2 and 9 in contact with the liquid crystal 17 is an alignment film for aligning liquid crystal molecules in a predetermined direction.
  • Reference numeral 21 denotes a drain electrode (drain wiring) that connects the drain of the insulated gate transistor 10 and the transparent conductive pixel electrode 22, and is often formed simultaneously with the data signal line (source wiring) 12.
  • the semiconductor layer 23 is located between the source electrode 12 and the drain electrode 21 and will be described in detail later.
  • This is a light-shielding member for preventing the above-mentioned problem, and is a technology that is fixed as a so-called black matrix (Black Matrix abbreviation is BM).
  • the production of the active matrix substrate 71 in which the scanning signal line, the data signal line, the insulated gate transistor as the switching element, and the pixel electrode are formed on the glass substrate 2 is performed a plurality of times using a photomask like a semiconductor integrated circuit.
  • the photolithography process is essential. Although detailed details are omitted, as a result of streamlining the process of islanding the semiconductor layer and reducing the contact formation process to the scanning signal lines, the introduction of dry etching technology for photomasks that originally required about 7-8 sheets As a result, the number is reduced to 5 at the present time, which greatly contributes to the reduction of process costs.
  • Patent Document 1 As described above, a manufacturing method that requires five photolithography steps in the production of the active matrix substrate 71 is common, but a manufacturing method that can further reduce the manufacturing cost is disclosed in Patent Document 2. ing.
  • Patent Document 1 the four-mask process disclosed in Patent Document 1 will be described.
  • This four-mask process is a process reduction technique or rationalization technique in which a halftone exposure technique is used to form an island formation process and a source / drain wiring process of a semiconductor layer including a channel with a single photomask.
  • FIGS. 16 and 17 are plan views of unit pixels of the active matrix substrate corresponding to the four-mask process.
  • FIGS. 18 and 19 are on the AA ′ line (insulated gate type transistor region), on the BB ′ line (electrode terminal region of the scanning signal line), and on the CC ′ line in FIGS. 16 and 17B. It is sectional drawing which shows the manufacturing process in (electrode terminal area
  • FIGS. 16 (a) to 16 (c) corresponds to each of the cross-sectional views shown in FIGS. 18 (a) to 18 (c).
  • FIG. 17B correspond to the cross-sectional views shown in FIG. 19A and FIG. 19B, respectively.
  • an insulated gate transistor two types of an etch stop type and a channel etch type are widely used.
  • a channel-etched insulated gate transistor is shown.
  • a glass substrate 2 having a thickness of about 0.5 to 1.1 mm as an insulating substrate having high heat resistance, chemical resistance and transparency For example, a first metal layer (metal for a scanning signal line) having a film thickness of about 0.1 to 0.3 ⁇ m is formed on one main surface of a product name 1737 manufactured by Corning using a vacuum film forming apparatus such as SPT (sputtering).
  • the scanning signal line 11 that also serves as the gate electrode 11A and the storage capacitor line 16 are selectively formed by a fine processing technique.
  • the material of the scanning signal line is selected by comprehensively considering heat resistance, chemical resistance, hydrofluoric acid resistance, and conductivity.
  • a metal thin film layer such as Cr and Ta having high heat resistance or MoW alloy is used. The alloy thin film layer is used.
  • the scanning signal line 11 is usually composed of one or more metal layers.
  • a first silicon nitride (SiNx) layer 30 serving as a gate insulating layer is formed on the entire surface of the glass substrate 2 by using a PCVD (plasma sieve) device.
  • the film is sequentially deposited with a film thickness of about 0.3-0.2-0.05 ⁇ m.
  • a Ti thin film layer 34 as a heat resistant metal layer having a thickness of about 0.1 ⁇ m
  • an Al thin film layer 35 as a low resistance metal layer having a thickness of about 0.3 ⁇ m
  • a Ti thin film layer 36 is sequentially deposited as a buffer metal layer having a thickness of about 0.1 ⁇ m to form a source / drain wiring material.
  • a data signal that also serves as a source electrode of an insulated gate transistor which is formed by stacking a heat-resistant metal layer 34A, a low-resistance metal layer 35A, and a buffer metal layer 36A so as to partially overlap with the gate electrode 11A by microfabrication technology.
  • the line 12 and the drain electrode 21 of the insulated gate transistor configured by stacking the heat-resistant metal layer 34B, the low-resistance metal layer 35B, and the buffer metal layer 36B so as to partially overlap the gate electrode 11A are selectively used.
  • a channel formation region 80B between the source and the drain is formed by a halftone exposure technique (the hatched line in FIG. 16B).
  • the photosensitive resin patterns 80A and 80B are formed so that the film thickness of the portion) is 1.5 ⁇ m and the film thickness of the source / drain wiring formation regions 80A (12) and 80A (21) is 3 ⁇ m.
  • the photosensitive resin patterns 80A and 80B reduce the light passing through the photomask in the source / drain wiring formation region 80A in black, that is, a Cr thin film, and in the channel formation region 80B in gray (halftone).
  • a photomask in which a line-and-space Cr pattern having a width of about 0.5 to 1.5 ⁇ m is formed and white, that is, a Cr thin film is removed in other regions may be used.
  • the line-and-space is not resolved because the resolving power of the exposure machine is insufficient, and it is possible to transmit about half of the photomask irradiation light from the lamp light source.
  • Photosensitive resin patterns 80A and 80B having a concave cross-sectional shape as shown in FIG. 18B can be obtained according to the film characteristics.
  • the gray region may be formed of a metal layer having a different film thickness or transmittance, for example, a thin film of MoSi2, instead of the slit.
  • the photosensitive resin patterns 80A and 80B are reduced by 1.5 ⁇ m or more by ashing means such as oxygen plasma. As a result, the photosensitive resin pattern 80B disappears and the Ti thin film layer 36 in the channel forming region is exposed (not shown). As a result, as shown in FIGS. 16C and 18C, the photosensitive resin patterns 80C (12) and 80C (21) whose thickness is reduced are left only in the source / drain wiring formation regions. it can.
  • the Ti thin film layer 36, the Al thin film layer 35, the Ti thin film layer 34, and the second thin film between the source and drain wirings (channel formation region) are again formed.
  • the amorphous silicon layer 33 and the first amorphous silicon layer 31 are sequentially etched, and the first amorphous silicon layer (channel portion) 31A is etched leaving about 0.05 to 0.1 ⁇ m.
  • the source 33S and the drain 33D made of the second amorphous silicon layer are separated. Since the source / drain wirings 12 and 21 are formed by etching the metal layer and etching the first amorphous silicon layer 31A leaving about 0.05 to 0.1 ⁇ m.
  • the resulting insulated gate transistor is called channel etch.
  • the photosensitive resin pattern 80A is converted into a photosensitive resin pattern 80C having a reduced film thickness. Therefore, it is desirable to increase the anisotropy in order to suppress the change in pattern dimension.
  • a reactive ion etching (IC) method, an ICP (Inductively Coupled Plasma) method having a high-density plasma source, and a TCP (Transfer Coupled Plasma) method are more desirable.
  • a second SiNx layer having a thickness of about 0.3 ⁇ m is covered as a transparent insulating layer on the entire surface of the glass substrate 2. Then, a passivation insulating layer 37 is formed, and as shown in FIGS. 17A and 19A, the scanning signal line 11 and the data signal line 12 are formed on the drain electrode 21 and in a region outside the image display portion. Openings 62, 63 and 64 are respectively formed in regions where the electrode terminals are formed.
  • the passivation insulating layer 37 and the gate insulating layer 30 in the opening 63 are removed to expose a part 5 of the scanning signal line in the opening 63 and the passivation insulating layer 37 in the openings 62 and 64 is removed.
  • a part of the drain electrode 21 and a part 6 of the data signal line are exposed.
  • an opening 65 is formed on the storage capacitor line 16 to expose a part of the storage capacitor line 16.
  • a transparent conductive layer having a film thickness of about 0.1 to 0.2 ⁇ m using a vacuum film forming apparatus such as SPT for example, ITO (Indium-Tin-Oxide) or IZO (Indium-Zinc-Oxide) or a mixture thereof.
  • a vacuum film forming apparatus such as SPT
  • ITO Indium-Tin-Oxide
  • IZO Indium-Zinc-Oxide
  • the drain electrode 21 and the storage capacitor line 16 are connected to the gate insulating layer 30 and the first amorphous layer. It is configured by planarly overlapping the porous silicon layer 31 ⁇ / b> A and the second amorphous silicon layer 33 ⁇ / b> D (the right-downward hatched portion 50 in FIG. 18A).
  • transparent conductive electrode terminals 5A and 6A are selectively formed on the passivation insulating layer 37 including the openings 63 and 64.
  • the refractory metal layer 34 is required to ensure electrical connection with the second amorphous silicon 33.
  • a buffer metal layer 36 is required between the transparent conductive layer and the transparent conductive layer in order to avoid the battery effect in the alkaline solution.
  • the source / drain wiring must have a three-layer structure, but in a large-screen or high-definition liquid crystal panel where the resistance value of the source / drain wiring becomes severe, a low-resistance metal layer (Al thin film) It is difficult to avoid the use of layers.
  • the scanning signal line 11 and the source / drain wiring 12 are formed via the gate insulating layer 30 and the first amorphous silicon layer 31A.
  • Capacitances are called Cgs and Cgd, respectively, and are both parasitic capacitances unlike the storage capacitor 15 (FIG. 14) that operates the liquid crystal cell.
  • the former Cgs not only greatly influences the power consumption of the liquid crystal panel as a load of the drive driver for the scanning signal line and the data signal line, but also delays the signal waveform together with the low resistance of the scanning signal line 11 and the data signal line 12. Therefore, it is important as a component of the time constant for large screens and high-definition screens.
  • the pattern design technique for optimizing the pattern width and pattern arrangement of the scanning signal line and the source / drain wiring is currently approaching the limit due to the limitations of the current exposure system and photosensitive material. Therefore, if the parasitic capacitance is further reduced in the current transistor configuration, the transistor characteristics may be deteriorated.
  • the present invention has been made in view of the present situation, and an object of the present invention is to provide an insulated gate transistor capable of reducing parasitic capacitance without deteriorating the characteristics of the transistor and a method for manufacturing the same.
  • an insulated gate transistor has a gate electrode formed on one main surface of a transparent insulating substrate, the gate electrode, and a source electrode and a drain electrode of the insulated gate transistor,
  • the thickness of the insulating layer formed between the gate electrode and the channel portion of the insulated gate transistor is larger than the thickness of the insulating layer formed between the gate electrode and the channel portion of the insulated gate transistor.
  • the active matrix substrate according to the present invention includes a data signal line, a scanning signal line, an insulated gate transistor connected to the data signal line and the scanning signal line, and the data through the insulated gate transistor.
  • An active matrix substrate having a pixel electrode connected to a signal line, wherein an insulating layer formed between a gate electrode and a source electrode and a drain electrode of the insulated gate transistor has a thickness of the gate electrode It is characterized by being thicker than the thickness of the insulating layer formed between the channel portion of the insulated gate transistor.
  • the liquid crystal display device includes at least a channel etch type insulated gate transistor on one main surface, a scanning signal line also serving as a gate electrode of the insulated gate transistor, and a data signal line also serving as a source electrode.
  • the scanning signal line made of one or more metal layers is formed on one main surface of the first transparent insulating substrate.
  • the thickness of the insulating layer formed between the gate electrode, the source electrode, and the drain electrode is such that the channel of the gate electrode and the insulated gate transistor is formed. It is characterized thicker than the thickness of the insulating layer formed between the pole tip.
  • the distance between the gate electrode, the source electrode, and the drain electrode can be made larger than the distance between the gate electrode and the channel portion.
  • the source / drain electrodes overlap with the gate electrode via the gate insulating layer and the transparent inorganic insulating layer, the source / drain electrodes and the gate are arranged more than the conventional configuration where only the gate insulating layer overlaps.
  • the distance between the electrodes can be increased.
  • the parasitic capacitance between the gate and the source and between the gate and the drain can be reduced.
  • the channel portion can be configured to overlap with the gate electrode only through the gate insulating layer as in the conventional case, the characteristics of the transistor are not deteriorated.
  • the film thickness between the source / drain electrode and the gate electrode can be increased while maintaining the film thickness between the channel portion and the gate electrode at the same level as the conventional film. It is possible to reduce the parasitic capacitance without degrading.
  • the method for manufacturing an insulated gate transistor of the present invention includes a step of depositing one or more metal layers on one main surface of a transparent insulating substrate, and a gate on the metal layer.
  • Forming a photosensitive resin pattern in which a film thickness of a region corresponding to the electrode is larger than a film thickness of a region corresponding to the source / drain formation region, and a gate electrode formed of the metal layer using the photosensitive resin pattern A step of selectively forming a pattern; a step of reducing the film thickness of the photosensitive resin pattern to expose a metal layer in a source / drain formation region at the end of the gate electrode; and the photosensitive film having a reduced film thickness.
  • the method includes a step of removing the photosensitive resin pattern, a step of depositing at least a gate insulating layer and a semiconductor layer, and a step of forming source / drain wirings so as to overlap the source / drain formation regions. Yes.
  • the active matrix substrate manufacturing method of the present invention includes at least a channel-etched insulated gate transistor on one main surface, a scanning signal line also serving as a gate electrode of the insulated gate transistor, and a data signal also serving as a source electrode.
  • a step of forming a photosensitive resin pattern on the metal layer in which the film thickness of the region corresponding to the gate electrode is larger than the film thickness of the region corresponding to the source / drain formation region The step of selectively forming the gate electrode pattern made of the metal layer using the photosensitive resin pattern, and the thickness of the photosensitive resin pattern
  • the method of manufacturing the liquid crystal display device of the present invention includes at least a channel-etched insulated gate transistor on one main surface, a scanning signal line that also serves as a gate electrode of the insulated gate transistor, and a data signal that also serves as a source electrode.
  • Liquid crystal is filled between an active matrix substrate in which unit pixels each having a line and a pixel electrode connected to a drain electrode are arranged in a two-dimensional matrix, and a counter substrate or a color filter facing the active matrix substrate
  • a method of manufacturing a liquid crystal display device comprising: a step of depositing one or more metal layers on one main surface of a transparent insulating substrate in the active matrix substrate; and a gate electrode on the metal layer.
  • a process for forming a photosensitive resin pattern in which the film thickness of the region corresponding to is thicker than the film thickness of the region corresponding to the source / drain formation region A step of selectively forming a gate electrode pattern made of the metal layer using the photosensitive resin pattern, and a source / drain formation region at the end of the gate electrode by reducing the film thickness of the photosensitive resin pattern.
  • the metal layer in the source / drain formation region at the end of the gate electrode is exposed by the photosensitive resin pattern to impart water repellency to the fluorinated photosensitive resin pattern. Therefore, the transparent insulating resin applied to the glass substrate is repelled on the photosensitive resin pattern, and is applied in a self-aligning manner to the region excluding the photosensitive resin pattern.
  • the source / drain wiring overlaps with the gate electrode through the gate insulating layer and the transparent inorganic insulating layer, and the channel portion passes through only the gate insulating layer. It is formed so as to overlap with the gate electrode.
  • the film thickness between the source / drain electrode and the gate electrode can be increased while maintaining the film thickness between the channel portion and the gate electrode at the same level as the conventional one. Therefore, a transistor with reduced parasitic capacitance can be manufactured without degrading the characteristics of the transistor as compared with the conventional case.
  • the insulated gate transistor of the present invention can be manufactured without increasing the number of manufacturing steps.
  • the insulated gate transistor according to the present invention has a thickness of an insulating layer formed between the gate electrode and the source electrode and the drain electrode of the insulated gate transistor so that the gate electrode and the insulated gate are formed. This is a structure thicker than the thickness of the insulating layer formed between the channel portion of the type transistor.
  • the method for manufacturing an insulated gate transistor according to the present invention includes a step of selectively forming a gate electrode pattern made of the metal layer using the photosensitive resin pattern, and the photosensitive resin. Reducing the thickness of the pattern to expose the metal layer in the source / drain formation region at the end of the gate electrode, and subjecting the surface of the photosensitive resin pattern having the reduced thickness to a fluorine-based gas by dry etching. And a step of applying a coating-type transparent inorganic insulating resin after fluorinating the photosensitive resin pattern.
  • the film thickness between the source / drain electrode and the gate electrode can be increased while maintaining the film thickness between the channel portion and the gate electrode at the same level as the conventional one.
  • the parasitic capacitance can be reduced without deteriorating the characteristics of the transistor.
  • FIG. 4 is a cross-sectional view taken along the line AA ′ of FIG. 6 is a plan view showing a manufacturing process of the active matrix substrate according to Example 1.
  • FIG. 6 is a plan view showing a manufacturing process of the active matrix substrate according to Example 1.
  • FIG. This figure is a diagram showing a continuation of the manufacturing process shown in FIG.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of the active matrix substrate shown in FIG. 5.
  • FIG. 7 is a cross-sectional view showing a manufacturing process of the active matrix substrate shown in FIG. 6.
  • (A) to (c) in this figure correspond to (a) to (c) in FIG. 6, respectively.
  • 10 is a plan view showing a manufacturing process of an active matrix substrate according to Example 2.
  • FIG. 10 is a plan view showing a manufacturing process of an active matrix substrate according to Example 2.
  • FIG. This figure is a diagram showing a continuation of the manufacturing process shown in FIG.
  • FIG. 10 is a cross-sectional view showing a manufacturing process of the active matrix substrate shown in FIG. 9.
  • (A) to (d) in this figure correspond to (a) to (d) in FIG. 9, respectively.
  • FIG. 11 is a cross-sectional view showing a manufacturing process of the active matrix substrate shown in FIG. 10.
  • (A) to (c) in this figure correspond to (a) to (c) in FIG. 10, respectively.
  • It is a perspective view which shows the mounting state of the conventional liquid crystal panel.
  • It is an equivalent circuit diagram of a conventional liquid crystal panel.
  • It is sectional drawing of the conventional liquid crystal panel.
  • It is a top view which shows the manufacturing process of the conventional active matrix substrate.
  • FIG. 16 is a diagram showing a continuation of the manufacturing process shown in FIG.
  • FIG. 17 is a cross-sectional view showing a manufacturing process of the active matrix substrate shown in FIG. 16.
  • FIG. 18 is a cross-sectional view showing a manufacturing process of the active matrix substrate shown in FIG. 17.
  • (A) and (b) in this figure correspond to (a) and (b) in FIG. 17, respectively.
  • FIGS. 1 to 12 An embodiment of the present invention will be described with reference to FIGS. 1 to 12 as follows.
  • FIGS. 1 is a plan view showing the overall configuration of the liquid crystal display device 100
  • FIG. 2 is an equivalent circuit diagram showing the electrical configuration of the pixels of the liquid crystal display device 100.
  • the liquid crystal display device 100 includes an active matrix type liquid crystal panel 70, a data signal line driving circuit 40, a scanning signal line driving circuit 41, a storage capacitor line driving circuit 42, and a control circuit 43.
  • the liquid crystal panel 70 is configured by sandwiching liquid crystal between an active matrix substrate (to be described later) and a counter substrate (color filter substrate), and has a large number of pixels P arranged in a matrix.
  • the liquid crystal panel 70 includes, on an active matrix substrate, a scanning signal line (gate wiring) 11, a data signal line (source wiring) 12, an insulated gate transistor (hereinafter referred to as “transistor”) 10, a pixel electrode 22, And a storage capacitor line 16 and a common electrode 14 on the color filter substrate.
  • the transistor 10 is illustrated only in FIG. 2 and omitted in FIG.
  • One data signal line 12 is formed in each column so as to be parallel to each other in the column direction (vertical direction), and the scanning signal line 11 is arranged in each row so as to be parallel to each other in the row direction (horizontal direction).
  • the transistor 10 and the pixel electrode 22 are formed corresponding to the intersections of the data signal line 12 and the scanning signal line 11, respectively.
  • the source electrode s of the transistor 10 is the data signal line 12, and the gate electrode g is the scanning signal.
  • the drain electrode d is connected to the pixel electrode 22 on the line 11. Further, the pixel electrode 22 forms a liquid crystal capacitance with the counter electrode 14 through the liquid crystal 13.
  • the gate of the transistor 10 is turned on by the gate signal (scanning signal) supplied to the scanning signal line 11, the source signal (data signal) from the data signal line 12 is written to the pixel electrode 22, and the pixel electrode 22 is It is possible to realize gradation display according to the source signal by setting the potential according to the source signal and applying a voltage according to the source signal to the liquid crystal interposed between the counter electrode 14. it can.
  • the storage capacitor lines 16 are formed one by one in each row so as to be parallel to each other in the row direction (lateral direction), and are arranged to make a pair with the scanning signal line 11.
  • Each storage capacitor line 16 is capacitively coupled to the pixel electrode 22 arranged in each row, and forms a storage capacitor (auxiliary capacitor) 15 between each pixel electrode 22.
  • the liquid crystal panel 70 having the above configuration is driven by a data signal line driving circuit 40, a scanning signal line driving circuit 41, a storage capacitor line driving circuit 42, and a control circuit 43 for controlling them.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the scanning signal line drive circuit 41 sequentially outputs a gate signal for turning on the transistor 10 to the scanning signal line 11 of the row in synchronization with the horizontal scanning period of each row.
  • the data signal line driving circuit 40 outputs a source signal to each data signal line 12.
  • This source signal is a signal obtained by assigning a video signal supplied from the outside of the liquid crystal display device 100 to the data signal line drive circuit 40 via the control circuit 43 to each column in the data signal line drive circuit 40 and performing boosting or the like. It is.
  • the storage capacitor line drive circuit 42 outputs a CS signal to each storage capacitor line 16.
  • This CS signal is, for example, a signal whose potential is switched between two values (rises or falls), and is synchronized with the end of the horizontal scanning period (1H) of each row, that is, the transistor 10 of each row is turned off. At the time of switching to, the potential of the storage capacitor line 16 of the row is switched from one value to the other value.
  • the control circuit 43 outputs a gate signal, a source signal, and a CS signal from each of these circuits by controlling the scanning signal line driving circuit 41, the data signal line driving circuit 40, and the storage capacitor line driving circuit 42 described above. It is something to be made.
  • FIG. 3 is a plan view showing a configuration of one pixel of the liquid crystal panel 70 according to the present embodiment
  • FIG. 4 is a cross-sectional view taken along line AA ′ of FIG.
  • the liquid crystal panel 70 includes an active matrix substrate (first transparent insulating substrate, semiconductor device for display device) 71 and a color filter substrate (second transparent insulating substrate) 9 opposed thereto. And a liquid crystal layer 13 disposed between the substrates (71, 9).
  • FIG. 4 illustrates a channel etch transistor as an example of a transistor.
  • a scanning signal line 11 (gate electrode 11A), a storage capacitor line 16, and a transparent inorganic insulating resin (insulating layer) 60 are formed on a glass substrate (transparent insulating substrate) 2.
  • the transparent inorganic insulating resin 60 has a portion that overlaps the storage capacitor line 16 and a portion that overlaps the scanning signal line (gate electrode 11A).
  • a gate insulating layer (insulating layer) 30 is formed so as to cover them.
  • a semiconductor layer, a source electrode 12, and a drain electrode (drain wiring) 21 are formed, and an interlayer insulating film 37 is formed so as to cover them.
  • a pixel electrode 22 is formed on the interlayer insulating film 37, and an alignment film (not shown) is formed so as to cover the pixel electrode 22.
  • the contact hole (opening) 62 the interlayer insulating film 37 is penetrated, whereby the pixel electrode 22 and the drain electrode 21 are connected.
  • a black matrix 92 and a colored layer (color filter) 93 are formed on a glass substrate (transparent insulating substrate) 91, and a common electrode (com) 14 is formed on the black matrix 92 and further on this.
  • An alignment film (not shown) is formed so as to cover it.
  • the active matrix substrate 71 includes a gate electrode 11A (scanning signal line 11) made of at least one metal layer formed on a glass substrate 2 as a transparent insulating substrate, In the glass substrate 2 including the gate electrode 11A, a region on the gate electrode 11A excluding a region overlapping with the channel portion 31A and covering a region overlapping with the source electrode 12 and the drain electrode 21 (source / drain wirings 12, 21) is covered. As described above, the transparent inorganic insulating resin 60 is formed on the glass substrate 2. Then, the gate insulating layer 30 is formed so as to cover the transparent inorganic insulating resin 60 and a region on the gate electrode 11A that overlaps the channel portion 31A.
  • the channel portion 31A of the transistor overlaps with the gate electrode 11A only through the gate insulating layer 30, while the source wiring (source electrode) 12 and the drain wiring (drain electrode) 21 are connected to the gate insulating layer 30 and the transparent inorganic insulation.
  • the gate electrode 11A overlaps with the resin 60. That is, the distance between the gate electrode 11A and the source electrode 12 and the drain electrode 21 is larger than the distance between the gate electrode 11A and the channel portion 31A.
  • the distance between the gate electrode 11A and the source / drain wirings 12 and 21 can be increased without increasing the thickness of the insulating layer in the channel region.
  • the parasitic capacitance can be reduced while maintaining the above. This also makes it possible to reduce power consumption.
  • the gate insulating layer 30 and the transparent inorganic insulating resin 60 are formed between the source wiring 12 and the drain wiring 21 and the gate electrode 11A, and in addition, another insulating layer is formed. May be. That is, between the source wiring 12 and the drain wiring 21 and the gate electrode 11A, in addition to the gate insulating layer 30 and the transparent inorganic insulating resin 60, for example, Ta or Al is used for the gate electrode and the surface thereof is an anode. it may be configured to TaO 2, Al 2 O 3, or the formed insulating layer is formed by oxidizing.
  • Example 1 a method for manufacturing the active matrix substrate 71 having the above feature points will be described.
  • Example 2 a method for manufacturing an active matrix substrate having five channel etch transistors by a mask process will be described.
  • Example 2 five active matrix substrates having an etch stop transistor are masked. -The manufacturing method by a process is demonstrated.
  • FIGS. 7 and 6 are plan views showing manufacturing steps of the active matrix substrate (semiconductor device for display device) 71 according to the first embodiment.
  • 7 and 8 are cross-sectional views of the active matrix substrate 71 shown in FIGS. 7 and 8, the AA ′ section shows the transistor region, the BB ′ section shows the electrode terminal region of the scanning signal line 11, and the CC ′ section shows the electrode terminal region of the data signal line 12.
  • a DD ′ section shows a section of the scanning signal line 11.
  • Each break line corresponds to the part shown in FIG. 5A to 5D correspond to the cross-sectional views shown in FIGS. 7A to 7D, respectively, and FIG.
  • Each plan view shown in FIGS. 6A to 6C corresponds to each cross-sectional view shown in FIGS. 8A to 8C.
  • a first metal layer (a metal layer for a scanning signal line) having a thickness of about 0.1 to 0.3 ⁇ m is deposited on one main surface of the glass substrate 2 using a vacuum film forming apparatus such as SPT.
  • a laminated structure such as Ti / Al / Ti or Mo / Al / Mo is adopted as the first metal layer.
  • the pattern 83A corresponding to the scanning signal line 11 and the storage capacitor line 16 has a film thickness of 2 ⁇ m, for example, and the source / drain formation regions (SD) at both ends of the gate electrode 11A, the scanning signal line.
  • Resin patterns 83A and 83B are formed on the first metal layer. That is, the photosensitive resin patterns 83A and 83B are formed so that the film thickness of the region corresponding to the gate electrode 11A is larger than the film thickness of the region corresponding to the source / drain formation region (SD). Form on top. Then, using the photosensitive resin patterns 83A and 83B as a mask, the first metal layer is selectively removed to expose the glass substrate 2 (see FIGS. 5A and 7A).
  • the photosensitive resin patterns 83A and 83B are reduced by 1 ⁇ m or more by ashing means such as oxygen plasma, and the photosensitive resin pattern 83B is removed.
  • the gate electrode 11A in the source / drain formation region (SD), the scanning signal line 11 in the vicinity of the intersection region (SG), and the storage capacitor line 16 in the vicinity of the intersection region (CS) are exposed, and the other scanning signal lines 11 are exposed.
  • the photosensitive resin pattern 83C having a reduced film thickness remains on the gate electrode 11A and the storage capacitor line 16 (see FIGS. 5B and 7B).
  • the entire surface of the glass substrate 2 is subjected to plasma treatment with a freon gas such as CF4. Since the glass substrate 2 and the first metal layer are inorganic, their surfaces are hardly fluorinated, but since the photosensitive resin pattern 83C is an organic resin, its surface is easily fluorinated to become the photosensitive resin pattern 83C1. (See (c) of FIG. 5 and (c) of FIG. 7). Fluorination is sufficient if the surface depth is 100 mm or more.
  • an inorganic transparent resin obtained by dissolving silicon oxide fine powder in a solvent together with a binder as a coating-type transparent inorganic insulating resin 60 is applied to the glass substrate 2. Then, since the fluorinated photosensitive resin pattern 83C1 has water repellency, the transparent inorganic insulating resin 60 is repelled on the photosensitive resin pattern 83C1 and self-applied on the glass substrate 2 excluding the photosensitive resin pattern 83C1. It is applied in a consistent manner (see FIG. 5C and FIG. 7C).
  • the film thickness of the transparent inorganic insulating resin 60 is, for example, 0.3 ⁇ m.
  • the solvent contained in the transparent inorganic insulating resin 60 is heated and evaporated so as not to hinder the removal by the resist stripping solution, and then ashing means such as oxygen plasma is used. Then, the polymer on the fluorinated surface is removed, and the photosensitive resin pattern 83C1 is removed using a resist stripping solution (see FIG. 5D and FIG. 7D).
  • the subsequent processes are the same as the conventional 5-mask process for channel-etched transistors. That is, as shown in FIG. 5D and FIG. 7D, the first SiNx layer 30 serving as a gate insulating layer is formed on the entire surface of the glass substrate 2 by using a PCVD (plasma sieve) device, and impurities.
  • the first amorphous silicon layer 31 that does not contain almost any impurity and serves as the channel portion of the transistor, and the second amorphous silicon layer 33 (33A) that contains impurities and serves as the source and drain electrodes of the transistor
  • the thin film layer is sequentially deposited with a film thickness of about 0.3-0.2-0.05 ⁇ m, for example.
  • a semiconductor layer formed by stacking the first amorphous silicon layer 31A and the second amorphous silicon layer 33A is selectively formed on the gate electrode 11A by a microfabrication technique. In a region other than the semiconductor layer, the gate insulating layer 30 is exposed.
  • a second metal layer (metal layer for source / drain wiring) is deposited on the entire surface of the glass substrate 2 using a vacuum film forming apparatus such as SPT,
  • the second metal layer and the second amorphous silicon layer 33A are etched and removed by microfabrication technology, and the first amorphous silicon layer 31A is etched leaving about 0.05 to 0.1 ⁇ m.
  • the data signal line 12 also serving as the source electrode made of the second metal layer 35A is selectively formed so as to overlap with a part of the gate electrode 11A, and similarly, overlaps with a part of the gate electrode 11A.
  • the second metal layer has a laminated structure including a heat-resistant metal layer 34, a low resistance metal layer 35, and a buffer metal layer 36.
  • a second SiNx layer having a thickness of about 0.3 ⁇ m is deposited on the entire surface of the glass substrate 2 as a transparent insulating layer using a PCVD apparatus.
  • An insulating layer 37 is formed.
  • openings 62, 63, and 64 are formed on the drain signal 21 and on the portion 5 of the scanning signal line 11 and the portion 6 of the data signal line 12 in the regions on the drain electrode 21 and outside the image display section, respectively, by a microfabrication technique.
  • the passivation insulating layer 37 in the openings 62 and 64 is removed, and the passivation insulating layer 37 and the gate insulating layer 30 in the opening 63 are removed, whereby a part of the drain electrode 21 and the scanning signal line 11 are respectively removed.
  • the part 5 and the part 6 of the data signal line 12 are exposed (see FIG. 6B and FIG. 8B).
  • an opening 65 is formed on the storage capacitor line 16 to expose a part of the storage capacitor line 16.
  • ITO, IZO, or a mixed crystal thereof is deposited as a transparent conductive layer having a film thickness of about 0.1 to 0.2 ⁇ m using a vacuum film forming apparatus such as SPT.
  • the pixel electrode 22, the electrode terminal 5A of the scanning signal line 11, and the electrode terminal 6A of the data signal line 12 are selectively included by including the openings 62, 63 and 64 on the passivation insulating layer 37 by a fine processing technique. And completed as an active matrix substrate 71 (see FIG. 6C and FIG. 8C).
  • the liquid crystal panel 70 is manufactured by bonding the active matrix substrate 71 obtained by the above method and the color filter substrate 9 together.
  • the storage capacitor line 16 since the storage capacitor line 16 is provided, the storage capacitor 15 is formed at a portion where the drain electrode 21 and the storage capacitor line 16 overlap, but the storage capacitor line 16 is not adopted.
  • the storage capacitor 15 can be formed by arranging a part of the drain electrode 21 so as to overlap the scanning signal line 11 in the previous stage.
  • FIGS. 9 and 10 are plan views showing manufacturing steps of the active matrix substrate (semiconductor device for display device) 71 according to the second embodiment.
  • 11 and 12 are cross-sectional views of the active matrix substrate 71 of FIGS. 11 and 12, the AA ′ section shows the transistor region, the BB ′ section shows the electrode terminal region of the scanning signal line 11, and the CC ′ section shows the electrode terminal region of the data signal line 12.
  • a DD ′ section shows a section of the scanning signal line 11.
  • Each break line corresponds to the part shown in FIG.
  • the plan views shown in FIGS. 9A to 9D correspond to the cross-sectional views shown in FIGS. 11A to 11D, respectively.
  • Each plan view shown in (a) to (c) of FIG. 10 corresponds to each cross-sectional view shown in (a) to (c) of FIG.
  • Example 2 the steps until the transparent inorganic insulating resin 60 is selectively applied, that is, (a) to (c) of FIG. 9 and (a) to (c) of FIG.
  • the steps are the same as those of the first embodiment shown in FIGS. 5A to 5C and FIGS. 7A to 7C.
  • the subsequent processes are the same as the conventional etch stop type five-mask process.
  • the first SiNx layer 30 serving as a gate insulating layer is formed on the entire surface of the glass substrate 2 using a PCVD (plasma sieve fluid) apparatus, and the impurities.
  • a PCVD plasma sieve fluid
  • the second SiNx layer on the gate electrode 11A is selectively left so as to be thinner than the width of the gate electrode 11A, thereby forming the protective insulating layer 32D.
  • the amorphous silicon layer 31 is exposed.
  • a second amorphous silicon layer 33 containing, for example, phosphorus as an impurity is deposited on the entire surface using a PCVD apparatus in a thickness of, for example, about 0.05 ⁇ m, and then a vacuum film forming apparatus such as SPT is used.
  • a Ti thin film layer 36 is sequentially deposited as an intermediate conductive layer of about 1 ⁇ m, and these are source / drain wiring materials so as to overlap a part of the gate electrode 11A by using a photosensitive resin pattern by a fine processing technique.
  • the data signal line 12 which also serves as the source electrode of the transistor composed of a stack of three kinds of thin film layers 34A, 35A and 36A is selectively formed, and similarly, the three kinds of thin film layers 34B, 35B and 36B are stacked.
  • the drain wire 21 serving as a drain electrode made selectively formed (see (a) of (a) and 12 in FIG. 10).
  • the Ti thin film layer 36, the Al thin film layer 35, and the Ti thin film layer 34 are sequentially etched using the photosensitive resin pattern used for forming the source / drain wirings as a mask, and then the source / drain electrodes 12 are formed. , 21 to remove the second amorphous silicon layer 33 to expose the protective insulating layer 32D, and in other regions also remove the first amorphous silicon layer 31 to expose the gate insulating layer 30. Is made by
  • the second SiNx layer 32D (protective insulating layer, etch stop layer, or channel protective layer) which is the protective layer of the channel portion 31A is present, so that the second amorphous silicon layer 33 is etched. Since the process is automatically terminated, the above manufacturing method is called an etch stop.
  • the source / drain electrodes 12 and 21 are partially overlapped with the protective insulating layer 32D (several ⁇ m) in plan view so that the transistor does not have an offset structure. This overlap portion is electrically smaller as parasitic capacitance, so it is better to make it smaller. The numerical value is about 2 ⁇ m at most.
  • a SiNx layer having a thickness of about 0.3 ⁇ m is formed on the entire surface of the glass substrate 2 as a transparent insulating layer using a PCVD apparatus in the same manner as the gate insulating layer 30.
  • a passivation insulating layer 37 is formed by deposition.
  • openings are formed on the drain electrode 21 and on the part 5 of the scanning signal line 11 and the part of the data signal line 12 on the drain electrode 21 and in the region outside the image display unit by using a photosensitive resin pattern by a microfabrication technique. Portions 62, 63 and 64 are formed.
  • the passivation insulating layer 37 in the openings 62 and 64 is removed, and the passivation insulating layer 37 and the gate insulating layer 30 in the opening 63 are removed, whereby a part of the drain electrode 21 and the scanning signal line 11 are respectively obtained. And part 6 of the data signal line 12 are exposed (see FIG. 10B and FIG. 12B).
  • an opening 65 is formed on the storage capacitor line 16 (an electrode pattern in which the storage capacitor lines 16 are bundled in parallel) to expose a part of the storage capacitor line 16 as shown in FIG.
  • ITO, IZO, or a mixed crystal thereof is deposited as a transparent conductive layer having a film thickness of about 0.1 to 0.2 ⁇ m using a vacuum film forming apparatus such as SPT.
  • the openings 62, 63 and 64 are included on the passivation insulating layer 37, and the pixel electrode 22, the electrode terminal 5A of the scanning signal line 11, and the data signal line 12, respectively.
  • the electrode terminals 6A are selectively formed to complete the active matrix substrate 71 (see FIG. 10C and FIG. 12C).
  • the liquid crystal panel 70 is manufactured by bonding the active matrix substrate 71 obtained by the above method and the color filter substrate 9 together.
  • the storage capacitor line 16 since the storage capacitor line 16 is provided, the storage capacitor 15 is formed at a portion where the drain electrode 21 and the storage capacitor line 16 overlap, but the storage capacitor line 16 is not adopted.
  • the storage capacitor 15 can be formed by arranging a part of the drain electrode 21 so as to overlap with the preceding scanning signal line.
  • the transparent inorganic insulating layer 60 is selectively provided between the gate electrode (source / drain region) at the end of the gate electrode 11A in the transistor 10 and the gate insulating layer 30. Therefore, the parasitic capacitance generated by the planar overlap between the gate electrode 11A and the source / drain electrodes 12, 21 can be reduced.
  • the parasitic capacitance decreases as the transparent inorganic insulating layer is thicker, and is approximately halved if the thickness of the transparent inorganic insulating layer is equal to that of the gate insulating film. Further, since only the gate insulating layer is formed between the gate electrode (channel region) at the center of the gate electrode and the channel portion in the transistor, the characteristics of the transistor are not deteriorated as compared with the conventional transistor.
  • the power consumption of the drive driver can be halved by reducing the parasitic capacitance by half.
  • the time constant is small, the latest demands such as an increase in display screen size and double speed drive can be easily satisfied in the field of TV applications.
  • the manufacturing method of the present invention when introducing a new insulating layer in the source / drain formation region to reduce the parasitic capacitance, the number of manufacturing processes is increased by selective thin film formation utilizing water repellency and halftone exposure technology. Can be minimized.
  • an insulated gate transistor that reduces the parasitic capacitance between the gate and the source and between the gate and the drain.
  • the reduction of the parasitic capacitance is achieved by a transparent inorganic insulation utilizing water repellency.
  • the selective formation of the layer can be realized by integrating with a halftone exposure technique capable of self-aligning with the source / drain formation region at the end of the gate electrode.
  • a transparent inorganic insulating layer is additionally formed in a self-aligning manner in the intersection region between the source / drain formation region and the signal line at the end of the gate electrode. Therefore, the withstand voltage between the scanning line (scanning signal line) including the gate electrode and the signal line (data signal line) is improved, and the manufacturing yield is increased.
  • the present invention since the present invention only selectively forms a transparent inorganic insulating layer between the gate electrode at the end of the gate electrode and the gate insulating layer, there is no buffer with other basic configurations of the insulated gate transistor, This technique is applicable not only to the channel etch type but also to an etch stop type insulated gate transistor having a protective insulating layer on the channel. Since the relationship with the pixel electrode does not change at all, it can be effectively applied not only to a transmissive type but also to a reflective or transflective liquid crystal display device, and further changes the pattern shape of the transparent conductive pixel electrode. Thus, it goes without saying that the present invention can be effectively applied not only to the TN liquid crystal mode but also to an IPS liquid crystal mode and a vertical alignment liquid crystal mode that operate in a lateral electric field.
  • a gate electrode composed of one or more metal layers is formed on one main surface of a transparent insulating substrate, and the source / drain formation region on the gate electrode and the first transparency are formed.
  • a transparent inorganic insulating layer is formed on one main surface of the insulating substrate (that is, the region excluding the channel region on the gate electrode), and the source / drain forming region is interposed at least through the gate insulating layer and the semiconductor layer.
  • the source / drain wirings can be formed so as to overlap with each other.
  • the liquid crystal display device of the present invention includes at least a channel-etched insulated gate transistor on one main surface, a scanning line also serving as a gate electrode of the insulated gate transistor, a signal line also serving as a source wiring, and a drain wiring.
  • a first transparent insulating substrate active matrix substrate in which unit pixels having connected pixel electrodes are arranged in a two-dimensional matrix, and a second transparent insulating substrate facing the first transparent insulating substrate
  • a liquid crystal is filled between the color filter, a scanning line made of one or more metal layers is formed on one main surface of the first transparent insulating substrate, and a source / drain is formed on the gate electrode.
  • a transparent inorganic insulating layer is formed on the main surface of the first transparent insulating substrate excluding the vicinity of the region where the scanning line and the signal line intersect, and at least the gate insulating layer and the semiconductor
  • the source and drain wires to overlap the source and drain formation regions are formed, can be configured to the pixel electrode connected to the drain electrode is formed over and.
  • the method for manufacturing an insulated gate transistor according to the present invention includes a step of depositing one or more metal layers on one main surface of a transparent insulating substrate, and a film thickness of a region corresponding to the gate electrode is determined between the source and drain.
  • a step of forming a photosensitive resin pattern thicker than the film thickness corresponding to the formation region on the metal layer and a gate electrode pattern including one or more metal layers are selectively formed using the photosensitive resin pattern.
  • a step of fluorination by dry etching of a system gas a step of applying a coating-type transparent inorganic insulating resin, a step of removing the fluorinated photosensitive resin pattern, and at least a gate insulating layer; It can be a method comprising the steps of depositing a conductive layer, and forming a source and drain wiring so as to overlap with the source and drain formation region.
  • the method for manufacturing a liquid crystal display device includes a first transparent insulating substrate (active substrate) and a second transparent insulating substrate or color filter facing the first transparent insulating substrate.
  • a step of depositing one or more metal layers on one main surface of the transparent insulating substrate, and a film in a region corresponding to the scanning line electrode Forming a photosensitive resin pattern on the metal layer that is thicker than the thickness corresponding to the vicinity of the intersection region between the source / drain formation region, the scanning line, and the signal line; and using the photosensitive resin pattern
  • a step of selectively forming a scanning line pattern comprising at least a metal layer, and reducing the film thickness of the photosensitive resin pattern to expose the source / drain formation region at the end of the gate electrode and the metal layer in the intersection region Craft
  • a step of removing the conductive resin pattern a step of depositing at least a gate insulating layer and a semiconductor layer, a signal line through the gate insulating layer, and the source / drain formation region through the gate insulating layer and the semiconductor layer,
  • the method may include a step of forming source / drain wirings so as to overlap and a step of forming a pixel electrode connected to the drain electrode.
  • an insulated gate transistor has a gate electrode formed on one main surface of a transparent insulating substrate, the gate electrode, and a source electrode and a drain electrode of the insulated gate transistor,
  • the thickness of the insulating layer formed between the gate electrode and the channel portion of the insulated gate transistor is larger than the thickness of the insulating layer formed between the gate electrode and the channel portion of the insulated gate transistor.
  • the insulating layer includes at least a gate insulating layer, and the gate electrode and the channel portion overlap through the gate insulating layer, and the gate electrode, the source electrode, and the drain electrode are overlapped. Can be configured to overlap with at least the gate insulating layer and the transparent inorganic insulating layer.
  • the gate electrode, the source electrode, and the drain electrode are formed by, for example, anodizing the surface of the gate electrode using Ta or Al. TaO 2, Al 2 O 3, or the may be configured to overlap through an insulating layer is formed.
  • the active matrix substrate according to the present invention includes a data signal line, a scanning signal line, an insulated gate transistor connected to the data signal line and the scanning signal line, and the data through the insulated gate transistor.
  • An active matrix substrate having a pixel electrode connected to a signal line, wherein an insulating layer formed between a gate electrode and a source electrode and a drain electrode of the insulated gate transistor has a thickness of the gate electrode It is characterized by being thicker than the thickness of the insulating layer formed between the channel portion of the insulated gate transistor.
  • the insulating layer includes at least a gate insulating layer, and the gate electrode and the channel portion overlap through the gate insulating layer, and the gate electrode, the source electrode, and the drain electrode Can also be configured to overlap with at least the gate insulating layer and the transparent inorganic insulating layer.
  • the liquid crystal display device includes at least a channel etch type insulated gate transistor on one main surface, a scanning signal line also serving as a gate electrode of the insulated gate transistor, and a data signal line also serving as a source electrode.
  • the scanning signal line made of one or more metal layers is formed on one main surface of the first transparent insulating substrate.
  • the thickness of the insulating layer formed between the gate electrode, the source electrode, and the drain electrode is such that the channel of the gate electrode and the insulated gate transistor is formed. It is characterized thicker than the thickness of the insulating layer formed between the pole tip.
  • the insulating layer includes at least a gate insulating layer, and the gate electrode and the channel portion overlap through the gate insulating layer, and the gate electrode, the source electrode, and the drain electrode are overlapped with each other. Can also be configured to overlap with at least the gate insulating layer and the transparent inorganic insulating layer.
  • the distance between the gate electrode, the source electrode, and the drain electrode can be made larger than the distance between the gate electrode and the channel portion.
  • the source / drain electrodes overlap with the gate electrode via the gate insulating layer and the transparent inorganic insulating layer, the source / drain electrodes and the gate are arranged more than the conventional configuration where only the gate insulating layer overlaps.
  • the distance between the electrodes can be increased.
  • the parasitic capacitance between the gate and the source and between the gate and the drain can be reduced.
  • the channel portion can be configured to overlap with the gate electrode only through the gate insulating layer as in the conventional case, the characteristics of the transistor are not deteriorated.
  • the film thickness between the source / drain electrode and the gate electrode can be increased while maintaining the film thickness between the channel portion and the gate electrode at the same level as the conventional film. It is possible to reduce the parasitic capacitance without degrading.
  • the transparent inorganic insulating layer is a region on the transparent insulating substrate including the gate electrode except for a region overlapping the channel portion on the gate electrode, and the source electrode and
  • the gate insulating layer is formed on the transparent insulating substrate so as to cover a region overlapping with the drain electrode, and the gate insulating layer covers the transparent inorganic insulating layer and a region overlapping with the channel portion on the gate electrode. It can also be set as the structure formed in this way.
  • the gate electrode is formed on a transparent insulating substrate, and the transparent inorganic insulating layer is formed on the transparent insulating substrate including the gate electrode.
  • the gate insulating layer is formed on the transparent insulating substrate so as to cover the region excluding the overlapping region and overlapping the source electrode and the drain electrode, and the gate insulating layer includes the transparent inorganic insulating layer and the gate. It can also be set as the structure formed so that the area
  • the gate electrode is formed on a transparent insulating substrate, and the transparent inorganic insulating layer is formed on the transparent insulating substrate including the gate electrode.
  • the gate insulating layer is formed on the transparent insulating substrate so as to cover the region excluding the overlapping region and overlapping the source electrode and the drain electrode, and the gate insulating layer includes the transparent inorganic insulating layer and the gate. It can also be set as the structure formed so that the area
  • the channel portion overlaps with the gate electrode only through the gate insulating layer, while the source electrode and the drain electrode overlap with the gate electrode through the gate insulating layer and the transparent inorganic insulating resin.
  • the method for manufacturing an insulated gate transistor of the present invention includes a step of depositing one or more metal layers on one main surface of a transparent insulating substrate, and a gate on the metal layer.
  • Forming a photosensitive resin pattern in which a film thickness of a region corresponding to the electrode is larger than a film thickness of a region corresponding to the source / drain formation region, and a gate electrode formed of the metal layer using the photosensitive resin pattern A step of selectively forming a pattern; a step of reducing the film thickness of the photosensitive resin pattern to expose a metal layer in a source / drain formation region at the end of the gate electrode; and the photosensitive film having a reduced film thickness.
  • the method includes a step of removing the photosensitive resin pattern, a step of depositing at least a gate insulating layer and a semiconductor layer, and a step of forming source / drain wirings so as to overlap the source / drain formation regions. Yes.
  • the active matrix substrate manufacturing method of the present invention includes at least a channel-etched insulated gate transistor on one main surface, a scanning signal line also serving as a gate electrode of the insulated gate transistor, and a data signal also serving as a source electrode.
  • a step of forming a photosensitive resin pattern on the metal layer in which the film thickness of the region corresponding to the gate electrode is larger than the film thickness of the region corresponding to the source / drain formation region The step of selectively forming the gate electrode pattern made of the metal layer using the photosensitive resin pattern, and the thickness of the photosensitive resin pattern
  • the method of manufacturing the liquid crystal display device of the present invention includes at least a channel-etched insulated gate transistor on one main surface, a scanning signal line that also serves as a gate electrode of the insulated gate transistor, and a data signal that also serves as a source electrode.
  • Liquid crystal is filled between an active matrix substrate in which unit pixels each having a line and a pixel electrode connected to a drain electrode are arranged in a two-dimensional matrix, and a counter substrate or a color filter facing the active matrix substrate
  • a method of manufacturing a liquid crystal display device comprising: a step of depositing one or more metal layers on one main surface of a transparent insulating substrate in the active matrix substrate; and a gate electrode on the metal layer.
  • a process for forming a photosensitive resin pattern in which the film thickness of the region corresponding to is thicker than the film thickness of the region corresponding to the source / drain formation region A step of selectively forming a gate electrode pattern made of the metal layer using the photosensitive resin pattern, and a source / drain formation region at the end of the gate electrode by reducing the film thickness of the photosensitive resin pattern.
  • the metal layer in the source / drain formation region at the end of the gate electrode is exposed by the photosensitive resin pattern to impart water repellency to the fluorinated photosensitive resin pattern. Therefore, the transparent insulating resin applied to the glass substrate is repelled on the photosensitive resin pattern, and is applied in a self-aligning manner to the region excluding the photosensitive resin pattern.
  • the source / drain wiring overlaps with the gate electrode through the gate insulating layer and the transparent inorganic insulating layer, and the channel portion passes through only the gate insulating layer. It is formed so as to overlap with the gate electrode.
  • the film thickness between the source / drain electrode and the gate electrode can be increased while maintaining the film thickness between the channel portion and the gate electrode at the same level as the conventional one. Therefore, a transistor with reduced parasitic capacitance can be manufactured without degrading the characteristics of the transistor as compared with the conventional case.
  • the insulated gate transistor of the present invention can be manufactured without increasing the number of manufacturing steps.
  • the insulated gate transistor and the liquid crystal display device of the present invention can be used for a product using a liquid crystal display, and can be suitably used for a liquid crystal display such as a television, a mobile phone, and an in-vehicle instrument panel.
  • Liquid crystal panel Active matrix substrate (glass substrate, transparent insulating substrate) DESCRIPTION OF SYMBOLS 3 Semiconductor integrated circuit chip 4 TCP film 5 A part of scanning signal line (gate wiring, scanning line) or electrode terminal 5A Electrode terminal of a transparent conductive scanning signal line 6 A part of data signal line (source wiring, signal line) Or electrode terminal 6A electrode terminal of transparent conductive data signal line 9 color filter substrate (second transparent insulating substrate, counter substrate) 10 Transistor (Insulated Gate Type Transistor) 11 Scanning signal line (gate wiring, scanning line) 11A Gate wiring, gate electrode 12 Data signal line (signal line, source wiring, source electrode) 13 Liquid crystal layer (liquid crystal cell) 14 Counter electrode (common electrode) 15 Storage capacity (auxiliary capacity) 16 Storage capacitor line, common electrode line 21 Drain electrode (drain wiring, drain electrode) 22 transparent conductive pixel electrode 30 gate insulating layer (first SiNx layer, insulating layer) 31 (first) amorphous silicon layer not containing impurities 31A channel

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Abstract

　絶縁ゲート型トランジスタは、ガラス基板（２）の一主面上にゲート電極（１１Ａ）が形成され、ゲート電極（１１Ａ）と当該絶縁ゲート型トランジスタのソース電極（１２）及びドレイン電極（２１）との間に形成される絶縁層（ゲート絶縁層（３０）及び透明性無機絶縁層（６０））の厚みが、ゲート電極（１１Ａ）と当該絶縁ゲート型トランジスタのチャネル部（３１Ａ）との間に形成される絶縁層（ゲート絶縁層（３０））の厚みよりも厚い。これにより、トランジスタの特性を劣化させることなく寄生容量を低減することができる。

Description

絶縁ゲート型トランジスタ、アクティブマトリクス基板、液晶表示装置及びそれらの製造方法
　本発明はカラー画像表示機能を有する液晶表示装置、とりわけ画素毎にスイッチング素子を有するアクティブ型の液晶表示装置、及びこれに用いられる絶縁ゲート型トランジスタに関するものである。
　近年の微細加工技術、液晶材料技術及び高密度実装技術等の進歩により、テレビジョン画像や各種の画像を表示する、５～１００ｃｍ対角の液晶表示装置が既に商用ベースで大量に提供されている。この液晶表示装置では、液晶パネルを構成する２枚のガラス基板の一方にＲＧＢの着色層を形成しておくことによりカラー表示も容易に実現している。また、スイッチング素子を画素毎に内蔵させた、いわゆるアクティブマトリクス型の液晶パネルでは、クロストークが少なく、応答速度が早く、コントラスト比の高い画像が製品化の当初から保証されていた。
　この液晶表示装置（液晶パネル）は、一般的に、２００～１２００本程度の走査信号線（ゲート配線）と、３００～１６００本程度のデータ信号線（ソース配線）とがマトリクス状に配置され構成されている。そして、近年、液晶表示装置は、表示容量の増大に対応すべく、大画面化と高精細化とが同時に進行している。
　図１３は、特許文献１に開示されている、液晶パネルの実装手段を示す斜視図である。液晶パネル１を構成する一方の透明性絶縁基板、例えばガラス基板２上に形成された走査信号線の電極端子５に駆動信号を供給する半導体集積回路チップ３を導電性の接着剤を用いて接続するＣＯＧ（Ｃｈｉｐ－Ｏｎ－Ｇｌａｓｓ）方式や、例えばポリイミド系樹脂薄膜をベースとし、金または半田メッキされた銅箔の端子を有するＴＣＰフィルム４をデータ信号線の電極端子６に導電性媒体を含む適当な接着剤で圧接して固定するＴＣＰ（Ｔａｐｅ－Ｃａｒｒｉｅｒ－Ｐａｃｋａｇｅ）方式などの実装手段によって電気信号が画像表示部に供給される。ここでは便宜上二つの実装方式を同時に図示しているが実際には何れかの方式が適宜選択される。
　液晶パネル１のほぼ中央部に位置する画像表示部内の画素と、走査信号線及びデータ信号線の電極端子５，６との間を接続する配線路が符号７，８で、必ずしも電極端子５，６と同一の導電材で構成される必要はない。符号９は、全ての液晶セルに共通する透明導電性の対向電極を対向面上に有するもう１枚の透明性絶縁基板である、対向ガラス基板またはカラーフィルタである。
　図１４は、スイッチング素子として絶縁ゲート型トランジスタ１０を画素毎に配置したアクティブ型液晶表示装置の等価回路図である。この図において、符号１１（図１３では符号７）は走査信号線を示し、符号１２（図１３では符号８）はデータ信号線を示し、符号１３は液晶セルを示し、液晶セル１３は電気的には容量素子として扱われる。実線で描かれた素子類は液晶パネル１を構成する一方のガラス基板２上に形成され、点線で描かれた全ての液晶セル１３に共通な対向電極（共通電極）１４は、他方のガラス基板９における、ガラス基板２に対向する主面上に形成されている。絶縁ゲート型トランジスタ１０のＯＦＦ抵抗あるいは液晶セル１３の抵抗が低い場合や、表示画像の階調性を重視する場合には、負荷としての液晶セル１３の時定数を大きくするための補助の蓄積容量（補助容量）１５を液晶セル１３に並列に加える等の回路的工夫が加味される。なお、符号１６は、蓄積容量１５の共通母線となる蓄積容量線または共通電極である。
　図１５は、液晶表示装置の画像表示部の要部を示す断面図である。この図に示すように、液晶パネル１を構成する２枚のガラス基板２，９は、樹脂性のファイバ、ビーズあるいはカラーフィルタ９上に形成された柱状スペーサ等のスペーサ材（何れも図示せず）によって数μｍ程度の所定の距離を隔てて形成され、その間隙（ギャップ）はガラス基板９の周縁部において有機性樹脂よりなるシール材と封口材（何れも図示せず）とで封止された閉空間になっており、この閉空間に液晶１７が充填されている。
　カラー表示を実現する場合には、ガラス基板９の閉空間側に着色層１８と称する染料または顔料のいずれか一方もしくは両方を含む厚さ１～２μｍ程度の有機薄膜が被着されて色表示機能が与えられる。この場合、ガラス基板９は別名カラーフィルタ（Ｃｏｌｏｒ　Ｆｉｌｔｅｒ　略語はＣＦ）と呼称される。そして、液晶材料１７の性質によってはガラス基板９の上面またはガラス基板２の下面の何れかもしくは両面上に偏光板１９が貼付され、液晶パネル１は電気光学素子として機能する。現在、市販されている大部分の液晶パネルでは液晶材料にＴＮ（ツイスト・ネマチック）系の物を用いており、偏光板１９は通常２枚必要である。図示はしないが、透過型液晶パネルでは、光源として裏面光源が配置され、下方より白色光が照射される。
　液晶１７に接して２枚のガラス基板２，９上に形成された例えば厚さ０．１μｍ程度のポリイミド系樹脂薄膜２０は、液晶分子を決められた方向に配向させるための配向膜である。符号２１は、絶縁ゲート型トランジスタ１０のドレインと透明導電性の画素電極２２とを接続するドレイン電極（ドレイン配線）であり、データ信号線（ソース配線）１２と同時に形成されることが多い。ソース電極１２とドレイン電極２１との間に位置するのは半導体層２３であり詳細は後述する。カラーフィルタ９上で隣り合った着色層１８の境界に形成された厚さ０．１μｍ程度のＣｒ薄膜層２４は、半導体層２３と走査信号線１１及びデータ信号線１２に外部光が入射するのを防止するための光遮蔽部材で、所謂ブラックマトリクス（Ｂｌａｃｋ　Ｍａｔｒｉｘ　略語はＢＭ）として定着化した技術である。
　走査信号線、データ信号線、スイッチング素子としての絶縁ゲート型トランジスタ、及び画素電極がガラス基板２上に形成されたアクティブマトリクス基板７１の作製には半導体集積回路のようにフォトマスクを用いた複数回のフォトリソグラフィ（写真食刻）工程が不可欠である。詳細な経緯は省略するが、半導体層の島化工程の合理化と走査信号線へのコンタクト形成工程が削減された結果、当初は７～８枚程度必要であったフォトマスクもドライエッチ技術の導入により現時点では５枚に減少してプロセスコストの削減に大きく寄与している。液晶表示装置の生産コストを下げるためにはアクティブマトリクス基板の作製工程ではプロセスコストを、またパネル組立工程及びモジュール実装工程では部材コストを下げることが有効であることは周知の開発目標であり、写真食刻工程を含めて製造工程数を削減することが液晶表示装置の生産性向上及びコストダウンに大きく寄与することは自明である。
　既に述べたようにアクティブマトリクス基板７１の作製において５回の写真食刻工程を必要とする製造方法が一般的であるが、さらなる製造コストの低減を可能とする製造方法が特許文献２に開示されている。以下では、特許文献１に開示されている４枚マスク・プロセスについて説明する。この４枚マスク・プロセスは、ハーフトーン露光技術を用いて、チャネルを含む半導体層の島化工程とソース・ドレイン配線工程とを１枚のフォトマスクで形成する工程削減技術あるいは合理化技術である。
　図１６及び図１７は、４枚マスク・プロセスに対応したアクティブマトリクス基板の単位画素の平面図である。図１８及び図１９は、図１６及び図１７の（ｂ）のＡ－Ａ’線上（絶縁ゲート型トランジスタ領域）、Ｂ－Ｂ’線上（走査信号線の電極端子領域）、Ｃ－Ｃ’線上（データ信号線の電極端子領域）における製造工程を示す断面図である。図１６の（ａ）～図１６の（ｃ）に示す各平面図は、図１８の（ａ）～図１８の（ｃ）に示す各断面図とそれぞれ対応しており、図１７の（ａ）及び図１７の（ｂ）に示す各平面図は、図１９の（ａ）及び図１９の（ｂ）に示す各断面図とそれぞれ対応している。従来、絶縁ゲート型トランジスタとしては、エッチストップ型及びチャネルエッチ型の２種類が多用されている。ここでは一例として、チャネルエッチ型の絶縁ゲート型トランジスタを示す。
　先ず、図１６の（ａ）及び図１８の（ａ）に示すように、耐熱性と耐薬品性と透明性とが高い絶縁性基板として厚さ０．５～１．１ｍｍ程度のガラス基板２、例えばコーニング社製の商品名１７３７の一主面上にＳＰＴ（スパッタ）等の真空製膜装置を用いて膜厚０．１～０．３μｍ程度の第１の金属層（走査信号線用金属層）を被着し、微細加工技術によりゲート電極１１Ａも兼ねる走査信号線１１と蓄積容量線１６を選択的に形成する。走査信号線の材質は耐熱性、耐薬品性、耐弗酸性及び導電性を総合的に勘案して選択するが、一般的には耐熱性の高いＣｒ，Ｔａ等の金属薄膜層またはＭｏＷ合金等の合金薄膜層が使用される。
　液晶パネルの大画面化や高精細化に対応して走査信号線の抵抗値を下げるためには走査信号線の材料としてＡｌ（アルミニウム）を用いるのが合理的であるが、Ａｌは単体では耐熱性が低いので上記した耐熱金属であるＣｒ，Ｔａ，Ｍｏまたはそれらのシリサイドと積層化する構成が現在では一般的である。すなわち、走査信号線１１は通常１層以上の金属層で構成される。
　次に、ガラス基板２の全面にＰＣＶＤ（プラズマ・シーブイディ）装置を用いてゲート絶縁層となる第１のシリコン窒化（ＳｉＮｘ）層３０、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第１の非晶質シリコン（ａ－Ｓｉ）層３１、及び不純物として燐を含み絶縁ゲート型トランジスタのソース・ドレインとなる第２の非晶質シリコン層（ｎ＋ａ－Ｓｉ）３３と３種類の薄膜層を、例えば０．３－０．２－０．０５μｍ程度の膜厚で順次被着する。引き続き、ＳＰＴ等の真空製膜装置を用いて、膜厚０．１μｍ程度の耐熱金属層として例えばＴｉ薄膜層３４と、膜厚０．３μｍ程度の低抵抗金属層としてＡｌ薄膜層３５と、さらに膜厚０．１μｍ程度の緩衝金属層として例えばＴｉ薄膜層３６とを順次被着し、ソース・ドレイン配線材を形成する。
　そして、微細加工技術により、ゲート電極１１Ａと一部重なるように耐熱金属層３４Ａ、低抵抗金属層３５Ａ及び緩衝金属層３６Ａを積層して構成される、絶縁ゲート型トランジスタのソース電極を兼ねるデータ信号線１２と、同じく、ゲート電極１１Ａと一部重なるように耐熱金属層３４Ｂ、低抵抗金属層３５Ｂ及び緩衝金属層３６Ｂを積層して構成される、絶縁ゲート型トランジスタのドレイン電極２１とを選択的に形成する。なお、この選択的パターン形成において、図１６の（ｂ）及び図１８の（ｂ）に示すように、ハーフトーン露光技術によりソース・ドレイン間のチャネル形成領域８０Ｂ（図１６の（ｂ）の斜線部）の膜厚が例えば１．５μｍとなり、ソース・ドレイン配線形成領域８０Ａ（１２），８０Ａ（２１）の膜厚が３μｍとなるように、感光性樹脂パターン８０Ａ，８０Ｂを形成する点が、合理化された４枚マスク・プロセスの大きな特徴点である。
　アクティブマトリクス基板７１の作製には通常ポジ型の感光性樹脂を用いる。そのため、このような感光性樹脂パターン８０Ａ，８０Ｂは、ソース・ドレイン配線形成領域８０Ａでは黒、すなわちＣｒ薄膜が形成され、チャネル形成領域８０Ｂでは灰色（中間調）でフォトマスク通過光を低減させるような例えば幅０．５～１．５μｍ程度のラインアンドスペースのＣｒパターンが形成され、その他の領域では白、すなわちＣｒ薄膜が除去されているようなフォトマスクを用いれば良い。灰色領域では露光機の解像力が不足するためラインアンドスペースが解像されることがなく、ランプ光源からのフォトマスク照射光を半分程度透過させることが可能となるため、ポジ型感光性樹脂の残膜特性に応じて図１８の（ｂ）に示すような凹型の断面形状を有する感光性樹脂パターン８０Ａ，８０Ｂを得ることができる。なお、灰色領域はスリットに代えて、膜厚や透過率の異なった金属層、例えばＭｏＳｉ２の薄膜で構成することも可能である。
　上記感光性樹脂パターン８０Ａ，８０Ｂをマスクとして、図１６の（ｂ）及び図１８の（ｂ）に示すようにＴｉ薄膜層３６、Ａｌ薄膜層３５、Ｔｉ薄膜層３４、第２の非晶質シリコン層３３及び第１の非晶質シリコン層３１を順次食刻してゲート絶縁層３０を露出した後、酸素プラズマ等の灰化手段により感光性樹脂パターン８０Ａ，８０Ｂを１．５μｍ以上膜減りさせることにより、感光性樹脂パターン８０Ｂが消失してチャネル形成領域のＴｉ薄膜層３６が露出する（図示せず）。これにより、図１６の（ｃ）及び図１８の（ｃ）に示すように、ソース・ドレイン配線形成領域にのみ、膜減りした感光性樹脂パターン８０Ｃ（１２），８０Ｃ（２１）を残すことができる。
　膜減りした感光性樹脂パターン８０Ｃ（１２），８０Ｃ（２１）をマスクとして、再びソース・ドレイン配線間（チャネル形成領域）のＴｉ薄膜層３６，Ａｌ薄膜層３５，Ｔｉ薄膜層３４，第２の非晶質シリコン層３３及び第１の非晶質シリコン層３１を順次食刻し、第１の非晶質シリコン層（チャネル部）３１Ａは０．０５～０．１μｍ程度残して食刻する。この時点で第２の非晶質シリコン層よりなるソース３３Ｓとドレイン３３Ｄの分離がなされる。ソース・ドレイン配線１２，２１の形成が金属層をエッチングした後に第１の非晶質シリコン層３１Ａを０．０５～０．１μｍ程度残して食刻することによりなされるので、このような製法で得られる絶縁ゲート型トランジスタはチャネルエッチと呼称されている。
　なお、上記酸素プラズマ処理において、感光性樹脂パターン８０Ａは膜減りした感光性樹脂パターン８０Ｃに変換されるのでパターン寸法の変化を抑制するため異方性を強めることが望ましく、具体的にはＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）方式、さらに高密度のプラズマ源を有するＩＣＰ（Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）方式やＴＣＰ（Ｔｒａｎｓｆｅｒ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）方式の酸素プラズマ処理がより望ましい。
　さらに、上記感光性樹脂パターン８０Ｃ（１２），８０Ｃ（２１）を除去した後は、ガラス基板２の全面に透明性の絶縁層として、０．３μｍ程度の膜厚の第２のＳｉＮｘ層を被着してパシベーション絶縁層３７を形成し、図１７の（ａ）及び図１９の（ａ）に示すようにドレイン電極２１上と、画像表示部外の領域で走査信号線１１とデータ信号線１２の電極端子が形成される領域にそれぞれ開口部６２，６３，６４を形成する。また、開口部６３内のパシベーション絶縁層３７とゲート絶縁層３０を除去して開口部６３内に走査信号線の一部５を露出するとともに、開口部６２，６４内のパシベーション絶縁層３７を除去してドレイン電極２１の一部とデータ信号線の一部６とを露出する。同様に蓄積容量線１６上には開口部６５を形成して蓄積容量線１６の一部を露出する。
　最後に、ＳＰＴ等の真空製膜装置を用いて膜厚０．１～０．２μｍ程度の透明導電層として例えばＩＴＯ（Ｉｎｄｉｕｍ－Ｔｉｎ－Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ－Ｚｉｎｃ－Ｏｘｉｄｅ）あるいはこれらの混晶体を被着し、図１７の（ｂ）及び図１９の（ｂ）に示すように、微細加工技術によりパシベーション絶縁層３７上に開口部６２を含んで透明導電性の画素電極２２を選択的に形成してアクティブマトリクス基板７１として完成する。蓄積容量１５（図１４）の構成に関しては、図１７の（ｂ）及び図１９の（ｂ）に示すように、ドレイン電極２１と蓄積容量線１６とがゲート絶縁層３０と第１の非晶質シリコン層３１Ａと第２の非晶質シリコン層３３Ｄを介して平面的に重なることで構成される（図１８の（ａ））の右下がり斜線部５０）。また電極端子に関しては、開口部６３，６４を含んでパシベーション絶縁層３７上に透明導電性の電極端子５Ａ，６Ａを選択的に形成している。
　上記したように、ソース・ドレイン配線１２，２１にＡｌ材を用いようとすると、第２の非晶質シリコン３３との間の電気的な接続を確保するために耐熱金属層３４が必要となる。また、透明導電層との間には、アルカリ液中での電池効果を回避するために、緩衝金属層３６が必要となる。そのため、結果的にソース・ドレイン配線は３層構成とならざるを得ないが、ソース・ドレイン配線の抵抗値の制約が厳しくなる大画面あるいは高精細の液晶パネルでは、低抵抗金属層（Ａｌ薄膜層）の使用を回避することは困難である。
　従来は、耐熱金属層３４及び緩衝金属層３６にＴｉを用いると、その食刻には塩素系のガスを用いたドライエッチ処理が必要であり、自動的にＡｌの食刻も塩素系のガスを用いたドライエッチ処理となり、材料面のみならず生産設備上の負担も大きかったが、最近になって三菱化学よりＴｉを食刻する新規な薬品が提供されるようになり、生産設備の投資負担も低減する可能性が高くなった。Ｔｉに代えて耐熱金属層３４と緩衝金属層３６にＭｏを用いた場合には、適量の硝酸を添加した燐酸溶液でＭｏ／Ａｌ／Ｍｏの３層構成を１回の薬液処理で行うことが慣用化しており、生産設備の投資額が少なくても済むことは容易に理解されるだろう。また、可能な限りソース・ドレイン配線を簡素化して生産コストを下げる取組みが実施されていることも説明を要しない。
日本国特許公報「特許第２９８７０４５号（１９９５年７月２８日公開）」 日本国公開特許公報「特開２０００－２０６５７１号（２０００年７月２８日公開）」
　ここで、走査信号線１１と（第２の非晶質シリコン層３３Ｓ，３３Ｄを含む）ソース・ドレイン配線１２とがゲート絶縁層３０と第１の非晶質シリコン層３１Ａとを介して形成する静電容量はそれぞれＣｇｓ，Ｃｇｄと呼称されるが、何れも液晶セルを動作する蓄積容量１５（図１４）とは異なり寄生容量である。
　前者のＣｇｓは、走査信号線とデータ信号線の駆動ドライバの負荷として液晶パネルの消費電力に大きく影響するばかりでなく、走査信号線１１やデータ信号線１２の配線低抵抗と共に信号波形の遅延をもたらすため、大画面・高精細画面では時定数の構成要素として重要である。
　後者のＣｇｄは、走査信号の立下り時にドレイン電極を負の方向にシフトさせるため、液晶セルに直流成分を与えてフリッカーの原因となる。フリッカーは対向電極１４の電位を調整して極小化することで回避することは困難ではないが、大画面表示のための液晶パネルでは均一性を含めた高画質を維持するためにも時定数を小さく保つことは必須の設計技術であり、そのため、現在は走査信号線材の膜厚を厚くしている。また、さらなる低抵抗化に向けて、配線材としてＡｌに代えてＣｕの導入が活発である。
　このように、時定数を小さくするためには、配線抵抗を小さくするだけでなく、トランジスタの寄生容量を低減することが重要となる。しかしながら、走査信号線やソース・ドレイン配線のパターン幅及びパターン配置を最適化するパターン設計技術は、現在の露光システム・感光性材料の制約から限界が近づいているのが現状である。そのため、現状のトランジスタの構成において寄生容量をさらに低減しようとすると、トランジスタ特性の劣化を招くおそれが生じる。
　本発明はかかる現状に鑑みてなされたものであり、その目的は、トランジスタの特性を劣化させることなく寄生容量を低減することができる絶縁ゲート型トランジスタ及びその製造方法を提供することにある。
　本発明に係る絶縁ゲート型トランジスタは、上記課題を解決するために、透明性絶縁基板の一主面上にゲート電極が形成され、上記ゲート電極と当該絶縁ゲート型トランジスタのソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と当該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴としている。
　また、本発明に係るアクティブマトリクス基板は、データ信号線と、走査信号線と、上記データ信号線及び上記走査信号線に接続された絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタを介して上記データ信号線に接続された画素電極とを備えたアクティブマトリクス基板であって、上記絶縁ゲート型トランジスタのゲート電極とソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴としている。
　また、本発明に係る液晶表示装置は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極を兼ねるドレイン配線に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列された第１の透明性絶縁基板と、前記第１の透明性絶縁基板に対向する第２の透明性絶縁基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置において、上記第１の透明性絶縁基板の一主面上に１層以上の金属層よりなる上記走査信号線が形成され、上記ゲート電極と上記ソース電極及び上記ドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と上記絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴としている。
　上記の各構成によれば、ゲート電極とソース電極及びドレイン電極との間の距離を、ゲート電極とチャネル部との間の距離よりも大きくすることができる。具体的には例えば、ソース・ドレイン電極は、ゲート絶縁層及び透明性無機絶縁層を介してゲート電極と重なるため、ゲート絶縁層のみを介して重なる従来の構成よりも、ソース・ドレイン電極とゲート電極との間の距離を大きくすることができる。これにより、ゲート・ソース間及びゲート・ドレイン間の寄生容量を低減することができる。また、チャネル部は、従来と同様、ゲート絶縁層のみを介してゲート電極と重なる構成とすることができるためトランジスタの特性が劣化することがない。
　このように、チャネル部及びゲート電極間の膜厚を従来と同程度に維持しつつ、ソース・ドレイン電極及びゲート電極間の膜厚を厚くすることができるため、従来と比較してトランジスタの特性を劣化させることなく寄生容量を低減することが可能となる。
　本発明の絶縁ゲート型トランジスタの製造方法は、上記課題を解決するために、透明性絶縁基板の一主面上に１層以上の金属層を被着する工程と、上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、上記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、を含むことを特徴としている。
　また、本発明のアクティブマトリクス基板の製造方法は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列されたアクティブマトリクス基板の製造方法であって、透明性絶縁基板の一主面上に、１層以上の金属層を被着する工程と、上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、上記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、ソース・ドレイン配線を形成した後、パシベーション絶縁層を形成する工程と、上記パシベーション絶縁層における、ドレイン電極上の一部に開口部を形成する工程と、上記パシベーション絶縁層上及び上記開口部内に、画素電極としての透明導電層を被着する工程と、を含むことを特徴としている。
　また、本発明の液晶表示装置の製造方法は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向する対向基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置の製造方法であって、上記アクティブマトリクス基板における透明性絶縁基板の一主面上に、１層以上の金属層を被着する工程と、上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、上記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、ソース・ドレイン配線を形成した後、パシベーション絶縁層を形成する工程と、上記パシベーション絶縁層における、ドレイン電極上の一部に開口部を形成する工程と、上記パシベーション絶縁層上及び上記開口部内に、画素電極としての透明導電層を被着する工程と、を含むことを特徴としている。
　上記の方法では、感光性樹脂パターンによりゲート電極端部のソース・ドレイン形成領域の金属層を露出し、弗素化した上記感光性樹脂パターンに撥水性を付与している。そのため、ガラス基板に塗布された透明性絶縁樹脂は、感光性樹脂パターン上では弾かれ、感光性樹脂パターンを除いた領域に自己整合的に塗布されることになる。
　そして、ゲート絶縁膜及びソース・ドレイン配線を形成することにより、ソース・ドレイン配線は、ゲート絶縁層及び透明性無機絶縁層を介してゲート電極と重なり、チャネル部は、ゲート絶縁層のみを介してゲート電極と重なるように形成される。
　これにより、チャネル部及びゲート電極間の膜厚を従来と同程度に維持しつつ、ソース・ドレイン電極及びゲート電極間の膜厚を厚くすることができる。そのため、従来と比較してトランジスタの特性を劣化させることなく寄生容量を低減したトランジスタを製造することができる。
　また、上記の方法によれば、製造工程を増加させることなく、本発明の絶縁ゲート型トランジスタを製造することができる。
　本発明に係る絶縁ゲート型トランジスタは、以上のように、上記ゲート電極と当該絶縁ゲート型トランジスタのソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と当該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚い構成である。
　また、本発明に係る絶縁ゲート型トランジスタの製造方法は、以上のように、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程とを含む構成である。
　これにより、チャネル部及びゲート電極間の膜厚を従来と同程度に維持しつつ、ソース・ドレイン電極及びゲート電極間の膜厚を厚くすることができる。
　よって、上記絶縁ゲート型トランジスタ及びその製造方法によれば、トランジスタの特性を劣化させることなく、寄生容量を低減することができるという効果を奏する。
本発明の液晶表示装置の全体構成を示す平面図である。 上記液晶表示装置の画素の電気的構成を示す等価回路図である。 本実施の形態に係る液晶パネルの１画素の構成を示す平面図である。 図３のＡ－Ａ′断面図である。 実施例１に係るアクティブマトリクス基板の製造工程を示す平面図である。 実施例１に係るアクティブマトリクス基板の製造工程を示す平面図である。本図は、図５に示す製造工程の続きを示す図である。 図５に示すアクティブマトリクス基板の製造工程を示す断面図である。本図の（ａ）～（ｄ）は、図５の（ａ）～（ｄ）にそれぞれ対応している。 図６に示すアクティブマトリクス基板の製造工程を示す断面図である。本図の（ａ）～（ｃ）は、図６の（ａ）～（ｃ）にそれぞれ対応している。 実施例２に係るアクティブマトリクス基板の製造工程を示す平面図である。 実施例２に係るアクティブマトリクス基板の製造工程を示す平面図である。本図は、図９に示す製造工程の続きを示す図である。 図９に示すアクティブマトリクス基板の製造工程を示す断面図である。本図の（ａ）～（ｄ）は、図９の（ａ）～（ｄ）にそれぞれ対応している。 図１０に示すアクティブマトリクス基板の製造工程を示す断面図である。本図の（ａ）～（ｃ）は、図１０の（ａ）～（ｃ）にそれぞれ対応している。 従来の液晶パネルの実装状態を示す斜視図である。 従来の液晶パネルの等価回路図である。 従来の液晶パネルの断面図である。 従来のアクティブマトリクス基板の製造工程を示す平面図である。 従来のアクティブマトリクス基板の製造工程を示す平面図である。本図は、図１６に示す製造工程の続きを示す図である。 図１６に示すアクティブマトリクス基板の製造工程を示す断面図である。本図の（ａ）～（ｃ）は、図１６の（ａ）～（ｃ）にそれぞれ対応している。 図１７に示すアクティブマトリクス基板の製造工程を示す断面図である。本図の（ａ）及び（ｂ）は、図１７の（ａ）及び（ｂ）にそれぞれ対応している。
　本発明の一実施形態について図１から図１２に基づいて説明すると以下の通りである。
　まず、図１及び図２に基づいて本発明の液晶表示装置１００の全体構成について説明する。なお、図１は液晶表示装置１００の全体構成を示す平面図であり、図２は液晶表示装置１００の画素の電気的構成を示す等価回路図である。
　液晶表示装置１００は、アクティブマトリクス型の液晶パネル７０、データ信号線駆動回路４０、走査信号線駆動回路４１、蓄積容量線駆動回路４２、及び、コントロール回路４３を備えている。
　液晶パネル７０は、後述するアクティブマトリクス基板と対向基板（カラーフィルタ基板）との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。
　そして、液晶パネル７０は、アクティブマトリクス基板上に、走査信号線（ゲート配線）１１、データ信号線（ソース配線）１２、絶縁ゲート型トランジスタ（以下、「トランジスタ」と称する）１０、画素電極２２、及び蓄積容量線１６を備え、カラーフィルタ基板上に共通電極１４を備えている。なお、トランジスタ１０は、図２にのみ図示し、図１では省略している。
　データ信号線１２は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、走査信号線１１は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。トランジスタ１０及び画素電極２２は、データ信号線１２と走査信号線１１との各交点に対応してそれぞれ形成されており、トランジスタ１０のソース電極ｓがデータ信号線１２に、ゲート電極ｇが走査信号線１１に、ドレイン電極ｄが画素電極２２にそれぞれ接続されている。また、画素電極２２は、対向電極１４との間に液晶１３を介して液晶容量を形成している。
　これにより、走査信号線１１に供給されるゲート信号（走査信号）によってトランジスタ１０のゲートをオンし、データ信号線１２からのソース信号（データ信号）を画素電極２２に書き込んで画素電極２２を上記ソース信号に応じた電位に設定し、対向電極１４との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
　蓄積容量線１６は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、走査信号線１１と対をなすように配置されている。この各蓄積容量線１６は、それぞれ各行に配置された画素電極２２と容量結合されており、各画素電極２２との間で蓄積容量（補助容量）１５を形成している。
　上記構成の液晶パネル７０は、データ信号線駆動回路４０、走査信号線駆動回路４１、蓄積容量線駆動回路４２、及びこれらを制御するコントロール回路４３によって駆動される。
　本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
　そのために、走査信号線駆動回路４１は、トランジスタ１０をオンするためのゲート信号を各行の水平走査期間に同期して当該行の走査信号線１１に対して順次出力する。
　また、データ信号線駆動回路４０は、各データ信号線１２に対してソース信号を出力する。このソース信号は、液晶表示装置１００の外部からコントロール回路４３を介してデータ信号線駆動回路４０に供給された映像信号を、データ信号線駆動回路４０において各列に割り当て、昇圧等を施した信号である。
　蓄積容量線駆動回路４２は、ＣＳ信号を各蓄積容量線１６に対して出力する。このＣＳ信号は、例えば電位が２値の間で切り替わる（立ち上がる、又は立ち下がる）ものであり、各行の水平走査期間（１Ｈ）の終了時と同期して、つまり各行のトランジスタ１０がオンからオフに切り替えられた時点において、当該行の蓄積容量線１６の電位を一方の値から他方の値へ切り替える。
　コントロール回路４３は、上述した走査信号線駆動回路４１、データ信号線駆動回路４０、及び蓄積容量線駆動回路４２を制御することにより、これら各回路から、ゲート信号、ソース信号、及びＣＳ信号を出力させるものである。
　図３は、本実施の形態に係る液晶パネル７０の１画素の構成を示す平面図であり、図４は、図３のＡ－Ａ′断面図である。図４に示すように、液晶パネル７０は、アクティブマトリクス基板（第１の透明性絶縁基板、表示装置用半導体装置）７１と、これに対向するカラーフィルタ基板（第２の透明性絶縁基板）９と、両基板（７１，９）間に配される液晶層１３とを備えている。なお、図４では、トランジスタの一例として、チャネルエッチ型トランジスタを示している。
　アクティブマトリクス基板７１では、ガラス基板（透明性絶縁基板）２上に、走査信号線１１（ゲート電極１１Ａ）、蓄積容量線１６及び透明性無機絶縁樹脂（絶縁層）６０が形成されている。なお、透明性無機絶縁樹脂６０は、蓄積容量線１６と重なる部分が刳り貫かれ、走査信号線（ゲート電極１１Ａ）と重なる部分の一部が刳り貫かれている。そして、これらを覆うようにゲート絶縁層（絶縁層）３０が形成されている。ゲート絶縁層３０上には、半導体層、ソース電極１２及びドレイン電極（ドレイン配線）２１が形成され、これらを覆うように層間絶縁膜３７が形成されている。なお、ソース電極１２及びドレイン電極２１と重ならない半導体層（トランジスタのチャネル部３１Ａ）は、一部がエッチング等により除去されている。層間絶縁膜３７上には画素電極２２が形成され、さらに、画素電極２２を覆うように配向膜（図示せず）が形成されている。ここで、コンタクトホール（開口部）６２では、層間絶縁膜３７が刳り貫かれており、これによって、画素電極２２とドレイン電極２１とが接続される。
　一方、カラーフィルタ基板９では、ガラス基板（透明性絶縁基板）９１上にブラックマトリクス９２及び着色層（カラーフィルタ）９３が形成され、その上層に共通電極（ｃｏｍ）１４が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。
　上記のような構成を有する液晶パネル７０において、アクティブマトリクス基板７１は、少なくとも１層の金属層からなるゲート電極１１Ａ（走査信号線１１）が透明性絶縁基板としてのガラス基板２上に形成され、ゲート電極１１Ａを含むガラス基板２において、ゲート電極１１Ａ上における、チャネル部３１Ａと重なる領域を除いた領域であってソース電極１２及びドレイン電極２１（ソース・ドレイン配線１２，２１）と重なる領域を覆うように、透明性無機絶縁樹脂６０がガラス基板２上に形成される。そして、透明性無機絶縁樹脂６０と、ゲート電極１１Ａ上における、チャネル部３１Ａに重なる領域とを覆うように、ゲート絶縁層３０が形成される。
　これにより、トランジスタのチャネル部３１Ａはゲート絶縁層３０のみを介してゲート電極１１Ａと重なる一方、ソース配線（ソース電極）１２及びドレイン配線（ドレイン電極）２１は、ゲート絶縁層３０及び透明性無機絶縁樹脂６０を介してゲート電極１１Ａと重なることになる。すなわち、ゲート電極１１Ａとソース電極１２及びドレイン電極２１との間の距離が、ゲート電極１１Ａとチャネル部３１Ａとの間の距離よりも大きくなる。
　よって、チャネル領域の絶縁層の膜厚を増大させることなく、ゲート電極１１Ａとソース・ドレイン配線１２，２１との間の距離（絶縁層の膜厚）を大きくすることができるため、トランジスタの特性を保ちつつ寄生容量を低減することができる。また、これにより消費電力の低減を図ることもできる。
　なお、ソース配線１２及びドレイン配線２１と、ゲート電極１１Ａとの間には、少なくともゲート絶縁層３０及び透明性無機絶縁樹脂６０が形成されていればよく、加えて他の絶縁層が形成されていてもよい。すなわち、ソース配線１２及びドレイン配線２１と、ゲート電極１１Ａとの間には、ゲート絶縁層３０及び透明性無機絶縁樹脂６０に加えて、例えば、ゲート電極にＴａやＡｌを用いてその表面を陽極酸化することによりＴａＯ２やＡｌ２Ｏ３が形成された絶縁層が形成されている構成であってもよい。
　以下では、上記特徴点を備えるアクティブマトリクス基板７１の製造方法について説明する。なお、以下の実施例１では、チャネルエッチ型トランジスタを備えるアクティブマトリクス基板を５枚マスク・プロセスにより製造する方法について説明し、実施例２では、エッチストップ型トランジスタを備えるアクティブマトリクス基板を５枚マスク・プロセスにより製造する方法について説明する。
　〔実施例１〕
　図５及び図６は、実施例１に係るアクティブマトリクス基板（表示装置用半導体装置）７１の製造工程を示す平面図である。また、図７及び図８は、図５及び図６のアクティブマトリクス基板７１の断面図である。図７及び図８において、Ａ－Ａ′断面はトランジスタ領域を示し、Ｂ－Ｂ′断面は走査信号線１１の電極端子領域を示し、Ｃ－Ｃ′断面はデータ信号線１２の電極端子領域を示し、Ｄ－Ｄ′断面は走査信号線１１の断面を示す。なお、各破断線は、図６の（ｃ）に示す箇所に対応している。また、図５の（ａ）～図５の（ｄ）に示す各平面図は、図７の（ａ）～図７の（ｄ）に示す各断面図とそれぞれ対応しており、図６（ａ）～図６（ｃ）に示す各平面図は、図８の（ａ）～図８の（ｃ）に示す各断面図とそれぞれ対応している。
　まず、ガラス基板２の一主面上にＳＰＴ等の真空製膜装置を用いて膜厚０．１～０．３μｍ程度の第１の金属層（走査信号線用金属層）を被着する。ここでは、第１の金属層として、Ｔｉ／Ａｌ／ＴｉまたはＭｏ／Ａｌ／Ｍｏ等の積層構造を採用している。次に、ハーフトーン露光技術を用いて、走査信号線１１と蓄積容量線１６に対応したパターン８３Ａの膜厚が例えば２μｍで、ゲート電極１１Ａ両端のソース・ドレイン形成領域（ＳＤ）、走査信号線１１とデータ信号線１２の交差領域近傍（ＳＧ）、及び蓄積容量線１６とデータ信号線１２との交差領域近傍（ＣＳ）領域、に対応したパターン８３Ｂの膜厚が例えば１μｍであるような感光性樹脂パターン８３Ａ，８３Ｂを第１の金属層上に形成する。すなわち、感光性樹脂パターンは８３Ａ，８３Ｂを、ゲート電極１１Ａに対応する領域の膜厚がソース・ドレイン形成領域（ＳＤ）に対応する領域の膜厚よりも厚くなるように、第１の金属層上に形成する。そして、この感光性樹脂パターン８３Ａ，８３Ｂをマスクとして、第１の金属層を選択的に除去してガラス基板２を露出する（図５の（ａ）及び図７の（ａ）参照）。
　続いて、酸素プラズマ等の灰化手段により感光性樹脂パターン８３Ａ，８３Ｂを１μｍ以上膜減りさせ、感光性樹脂パターン８３Ｂを除去する。これにより、ソース・ドレイン形成領域（ＳＤ）のゲート電極１１Ａ、交差領域近傍（ＳＧ）の走査信号線１１、及び交差領域近傍（ＣＳ）の蓄積容量線１６が露出し、その他の走査信号線１１上、ゲート電極１１Ａ上及び蓄積容量線１６上には、膜厚を減ぜられた感光性樹脂パターン８３Ｃが残存する（図５の（ｂ）及び図７の（ｂ）参照）。
　次に、ガラス基板２の全面にフレオン系ガス、例えばＣＦ４のプラズマ処理を行う。ガラス基板２と第１の金属層は無機質であるためその表面はほとんど弗素化されないが、感光性樹脂パターン８３Ｃは有機樹脂であるためその表面は容易に弗素化されて感光性樹脂パターン８３Ｃ１となる（図５の（ｃ）及び図７の（ｃ）参照）。なお、弗素化は表面深さ１００Å以上あれば十分である。
　さらに、塗布型の透明性無機絶縁樹脂６０としての、酸化シリコン微粉末をバインダと共に溶剤に溶かした無機性の透明樹脂を、ガラス基板２に塗布する。すると、弗素化された感光性樹脂パターン８３Ｃ１が撥水性を有するため、透明性無機絶縁樹脂６０は、感光性樹脂パターン８３Ｃ１上では弾かれ、感光性樹脂パターン８３Ｃ１を除いたガラス基板２上に自己整合的に塗布される（図５の（ｃ）及び図７の（ｃ）参照）。ここでは、透明性無機絶縁樹脂６０の膜厚は例えば０．３μｍとする。
　次に、透明性無機絶縁樹脂６０の塗布後、レジスト剥離液による除去の支障にならないよう、透明性無機絶縁樹脂６０中に含まれる溶剤を加熱蒸発してから、酸素プラズマ等の灰化手段により、弗素化された表面のポリマーを除去し、レジスト剥離液を用いて感光性樹脂パターン８３Ｃ１を除去する（図５の（ｄ）及び図７の（ｄ）参照）。
　これ以降のプロセスは、従来のチャネルエッチ型トランジスタの５枚マスク・プロセスと同一である。すなわち、図５の（ｄ）及び図７の（ｄ）に示すように、ガラス基板２の全面にＰＣＶＤ（プラズマ・シーブイディ）装置を用いてゲート絶縁層となる第１のＳｉＮｘ層３０と、不純物をほとんど含まずトランジスタのチャネル部となる第１の非晶質シリコン層３１と、不純物を含みトランジスタのソース電極及びドレイン電極となる第２の非晶質シリコン層３３（３３Ａ）との３種類の薄膜層を、例えば０．３－０．２－０．０５μｍ程度の膜厚で順次被着する。そして、微細加工技術により第１の非晶質シリコン層３１Ａと第２の非晶質シリコン層３３Ａとの積層よりなる半導体層を、ゲート電極１１Ａ上に選択的に形成する。半導体層以外の領域では、ゲート絶縁層３０が露出する。
　続いて、ソース・ドレイン配線１２，２１の形成工程では、ガラス基板２の全面にＳＰＴ等の真空製膜装置を用いて第２の金属層（ソース・ドレイン配線用金属層）を被着し、微細加工技術により第２の金属層と第２の非晶質シリコン層３３Ａを食刻して除去し、第１の非晶質シリコン層３１Ａは０．０５～０．１μｍ程度残して食刻する。これにより、ゲート電極１１Ａの一部と重なるように、第２の金属層３５Ａよりなるソース電極を兼ねるデータ信号線１２が選択的に形成され、同様に、ゲート電極１１Ａの一部と重なるように、第２の金属層３５Ｂよりなるドレイン電極を兼ねるドレイン配線２１が選択的に形成される（図６の（ａ）及び図８の（ａ）参照）。なお、第２の金属層は、耐熱金属層３４、低抵抗金属層３５及び緩衝金属層３６からなる積層構造である。
　次に、ソース・ドレイン配線１２，２１の形成後、ガラス基板２の全面に透明性の絶縁層としてＰＣＶＤ装置を用いて０．３μｍ程度の膜厚の第２のＳｉＮｘ層を被着してパシベーション絶縁層３７を形成する。その後、微細加工技術により、ドレイン電極２１上と画像表示部外との領域において、走査信号線１１の一部５上及びデータ信号線１２の一部６上に、それぞれ開口部６２，６３及び６４を形成する。そして、開口部６２，６４内におけるパシベーション絶縁層３７を除去し、開口部６３内におけるパシベーション絶縁層３７及びゲート絶縁層３０を除去することにより、それぞれドレイン電極２１の一部、走査信号線１１の一部５、及びデータ信号線１２の一部６を露出する（図６の（ｂ）及び図８の（ｂ）参照）。同様に、蓄積容量線１６上には、図６の（ｂ）に示すように、開口部６５を形成して蓄積容量線１６の一部を露出する。
　最後に、ＳＰＴ等の真空製膜装置を用いて膜厚０．１～０．２μｍ程度の透明導電層として、例えばＩＴＯまたはＩＺＯあるいはこれらの混晶体を被着する。そして、微細加工技術により、パシベーション絶縁層３７上に開口部６２，６３及び６４を含んで、それぞれ画素電極２２、走査信号線１１の電極端子５Ａ、及びデータ信号線１２の電極端子６Ａを選択的に形成してアクティブマトリクス基板７１として完成する（図６の（ｃ）及び図８の（ｃ）参照）。
　なお、液晶パネル７０は、上記の方法により得られたアクティブマトリクス基板７１と、カラーフィルタ基板９とを貼り合わせることにより製造される。また、本実施の形態では、蓄積容量線１６を備えているため、蓄積容量１５は、ドレイン電極２１と蓄積容量線１６とが重なり合う部分で形成されるが、蓄積容量線１６を採用しない構成の場合には、ドレイン電極２１の一部を前段の走査信号線１１と重なるように配することにより、蓄積容量１５を形成することができる。
　〔実施例２〕
　図９及び図１０は、実施例２に係るアクティブマトリクス基板（表示装置用半導体装置）７１の製造工程を示す平面図である。また、図１１及び図１２は、図９及び図１０のアクティブマトリクス基板７１の断面図である。図１１及び図１２において、Ａ－Ａ′断面はトランジスタ領域を示し、Ｂ－Ｂ′断面は走査信号線１１の電極端子領域を示し、Ｃ－Ｃ′断面はデータ信号線１２の電極端子領域を示し、Ｄ－Ｄ′断面は走査信号線１１の断面を示す。なお、各破断線は、図１０の（ｃ）に示す箇所に対応している。また、図９の（ａ）～図９の（ｄ）に示す各平面図は、図１１の（ａ）～図１１の（ｄ）に示す各断面図とそれぞれ対応しており、図１０の（ａ）～図１０の（ｃ）に示す各平面図は、図１２の（ａ）～図１２の（ｃ）に示す各断面図とそれぞれ対応している。
　実施例２において、透明性無機絶縁樹脂６０を選択的に塗布するまでの工程、すなわち図９の（ａ）～図９の（ｃ）、図１１の（ａ）～図１１の（ｃ）の工程は、実施例１における図５の（ａ）～図５の（ｃ）、図７の（ａ）～図７の（ｃ）の工程と同一である。そして、これ以降のプロセスは、従来のエッチストップ型５枚マスク・プロセスと同一である。
　すなわち、図９の（ｄ）及び図１１の（ｄ）に示すように、ガラス基板２の全面にＰＣＶＤ（プラズマ・シーブイディ）装置を用いてゲート絶縁層となる第１のＳｉＮｘ層３０と、不純物をほとんど含まずトランジスタのチャネル部となる第１の非晶質シリコン層３１と、チャネルを保護する絶縁層となる第２のＳｉＮｘ層３２との３種類の薄膜層を例えば、０．３－０．０５－０．１μｍ程度の膜厚で順次被着する。そして、微細加工技術により感光性樹脂パターンを用いて、ゲート電極１１Ａ上の第２のＳｉＮｘ層を、ゲート電極１１Ａの幅よりも細くなるように選択的に残して保護絶縁層３２Ｄとし、第１の非晶質シリコン層３１を露出する。
　続いて、同じくＰＣＶＤ装置を用いて全面に、不純物として例えば燐を含む第２の非晶質シリコン層３３を例えば０．０５μｍ程度の膜厚で被着した後、ＳＰＴ等の真空製膜装置を用いて、膜厚０．１μｍ程度の耐熱金属層として例えばＴｉ，Ｃｒ，Ｍｏ等の薄膜層３４と、低抵抗配線層として膜厚０．３μｍ程度のＡｌ薄膜層３５と、さらに膜厚０．１μｍ程度の中間導電層として例えばＴｉ薄膜層３６とを順次被着し、微細加工技術により感光性樹脂パターンを用いて、ゲート電極１１Ａの一部と重なるように、ソース・ドレイン配線材であるこれら３種の薄膜層３４Ａ，３５Ａ及び３６Ａの積層よりなるトランジスタのソース電極を兼ねるデータ信号線１２を選択的に形成し、同様に、３種の薄膜層３４Ｂ，３５Ｂ及び３６Ｂの積層よりなるドレイン電極を兼ねるドレイン配線２１を選択的に形成する（図１０の（ａ）及び図１２の（ａ）参照）。この選択的パターン形成は、ソース・ドレイン配線の形成に用いられる感光性樹脂パターンをマスクとして、Ｔｉ薄膜層３６、Ａｌ薄膜層３５、Ｔｉ薄膜層３４を順次食刻した後、ソース・ドレイン電極１２，２１間の第２の非晶質シリコン層３３を除去して保護絶縁層３２Ｄを露出するとともにその他の領域では第１の非晶質シリコン層３１をも除去してゲート絶縁層３０を露出することによってなされる。
　このように、チャネル部３１Ａの保護層である第２のＳｉＮｘ層３２Ｄ（保護絶縁層、エッチストップ層またはチャネル保護層）が存在することにより、第２の非晶質シリコン層３３の食刻が自動的に終了することから、上記の製法はエッチストップと呼称される。なお、トランジスタがオフセット構造とならないように、ソース・ドレイン電極１２，２１は、保護絶縁層３２Ｄと一部（数μｍ）平面的に重なって形成される。この重なり部分は、寄生容量として電気的に作用するので小さいほど良いが、露光機の合わせ精度とフォトマスクの精度とガラス基板の膨張係数と露光時のガラス基板温度とで決定され、実用的な数値は精々２μｍ程度である。
　次に、上記感光性樹脂パターンを除去した後、ガラス基板２の全面に透明性の絶縁層として、ゲート絶縁層３０と同様に、ＰＣＶＤ装置を用いて０．３μｍ程度の膜厚のＳｉＮｘ層を被着してパシベーション絶縁層３７を形成する。その後、微細加工技術により感光性樹脂パターンを用いてドレイン電極２１上と画像表示部外の領域において、走査信号線１１の一部５上及びでデータ信号線１２の一部６上に、それぞれ開口部６２，６３及び６４を形成する。そして、開口部６２，６４内におけるパシベーション絶縁層３７を除去し、開口部６３内のパシベーション絶縁層３７とゲート絶縁層３０とを除去することにより、それぞれドレイン電極２１の一部、走査信号線１１の一部５上、及びデータ信号線１２の一部６を露出する（図の１０（ｂ）及び図１２の（ｂ）参照）。同様に、蓄積容量線１６（を平行に束ねた電極パターン）上には、図１０の（ｂ）に示すように、開口部６５を形成して蓄積容量線１６の一部を露出する。
　最後に、ＳＰＴ等の真空製膜装置を用いて膜厚０．１～０．２μｍ程度の透明導電層として、例えばＩＴＯあるいはＩＺＯまたはこれらの混晶体を被着する。そして、感光性樹脂パターンを用いて微細加工技術により、パシベーション絶縁層３７上に開口部６２，６３及び６４を含んで、それぞれ画素電極２２、走査信号線１１の電極端子５Ａ、及びデータ信号線１２の電極端子６Ａを選択的に形成してアクティブマトリクス基板７１として完成する（図１０の（ｃ）及び図１２の（ｃ）参照）。
　なお、液晶パネル７０は、上記の方法により得られたアクティブマトリクス基板７１と、カラーフィルタ基板９とを貼り合わせることにより製造される。また、本実施の形態では、蓄積容量線１６を備えているため、蓄積容量１５は、ドレイン電極２１と蓄積容量線１６とが重なり合う部分で形成されるが、蓄積容量線１６を採用しない構成の場合には、ドレイン電極２１の一部を前段の走査信号線と重なるように配することにより、蓄積容量１５を形成することができる。
　以上のように、本発明によるアクティブマトリクス基板７１では、トランジスタ１０におけるゲート電極１１Ａ端部のゲート電極上（ソース・ドレイン領域）とゲート絶縁層３０との間に透明性無機絶縁層６０が選択的に形成されているため、ゲート電極１１Ａとソース・ドレイン電極１２，２１との間の平面的な重なりにより発生する寄生容量を低減することができる。この寄生容量は、透明性無機絶縁層が厚い程減少し、透明性無機絶縁層の膜厚がゲート絶縁膜と同等であれば略半減する。また、トランジスタにおけるゲート電極中央部のゲート電極上（チャネル領域）とチャネル部との間にはゲート絶縁層のみが形成されているので、従来と比較してトランジスタの特性が劣化することもない。
　また、本発明による液晶表示装置１００によれば、寄生容量が半減することにより駆動ドライバの消費電力も半減させることができる。また、時定数が小さいため、ＴＶ用途の分野では表示画面の大型化や倍速駆動等の最新の要望を容易に満たすことができる。
　ここで、走査信号線１１とデータ信号線１２、及び、蓄積容量線１６とデータ信号線１２のそれぞれ交差領域に、不純物を含まない半導体層を配置することにより、これらの交差領域で生ずる寄生容量を低減できることは公知の技術である。よって、実施例１のチャネルエッチ型では、第２の非晶質シリコン層と第１の非晶質シリコン層との積層を配置し、実施例２のエッチストップ型では、保護絶縁層と第１の非晶質シリコン層との積層を配置することにより、液晶表示装置の寄生容量をさらに低減することができる。従来例の４枚マスクのチャネルエッチ型では、プロセスの特性上、ソース・ドレイン配線下には第２の非晶質シリコン層と第１の非晶質シリコン層とが介在するため、本発明による寄生容量の低減が極めて有効となる。
　本発明の製造方法によれば、寄生容量低減のためソース・ドレイン形成領域に新たな絶縁層の導入を図るに当り、撥水性を利用した選択的薄膜形成とハーフトーン露光技術により製造工程の増加を最低限に抑えることができる。
　本発明の中心に位置するのは、ゲート・ソース間とゲート・ドレイン間の寄生容量の低減を図る絶縁ゲート型トランジスタであって、この寄生容量の低減は、撥水性を利用した透明性無機絶縁層の選択的形成を、ゲート電極端部のソース・ドレイン形成領域に自己整合的に行えるハーフトーン露光技術と一体化することにより実現できる。
　寄生容量が小さい絶縁ゲート型トランジスタを用いた液晶表示装置では、ゲート電極端部のソース・ドレイン形成領域と信号線との交差領域に、自己整合的に透明性無機絶縁層が追加形成されているため、ゲート電極を含む走査線（走査信号線）と信号線（データ信号線）との間の絶縁耐圧が向上し、製造歩留まりが上がる効果が得られる。
　さらに、駆動電力を下げて低消費電力化することが容易となるだけでなく、走査線や信号線の時定数も小さくなるため、電気信号の遅延に伴う波形の歪も小さくなり高画質の映像を確保し易くなる。
　加えて、大画面サイズの液晶表示装置を製作するに当り、走査線の膜厚の増加を抑制できるという効果も得られる。動画対応のために書込み速度を２倍にした液晶表示装置においても同様の効果が得られる等、数多くの優れた効果が得られる。
　本発明はゲート電極端部のゲート電極上とゲート絶縁層との間に透明性無機絶縁層を選択的に形成するだけなので、絶縁ゲート型トランジスタの他の基本的な構成との緩衝は無く、チャネルエッチ型だけでなくチャネル上に保護絶縁層を有するエッチストップ型の絶縁ゲート型トランジスタにも適用可能な技術である。そして、画素電極との関係も何ら変わらないので、透過型だけでなく反射型や半透過型の液晶表示装置においても有効に適用可能であり、さらに、透明導電性の画素電極のパターン形状を変えることによりＴＮ型液晶モードに限らず、横電界で動作するＩＰＳ型の液晶モードや垂直配向型の液晶モードに対しても有効に適用可能であることは言うまでもない。
　なお、本発明の絶縁ゲート型トランジスタは、透明性絶縁基板の一主面上に１層以上の金属層よりなるゲート電極が形成され、ゲート電極上のソース・ドレイン形成領域と第１の透明性絶縁基板の一主面上（すなわち、ゲート電極上のチャネル領域を除いた領域）とには透明性無機絶縁層が形成され、少なくともゲート絶縁層と半導体層とを介して前記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線が形成されている構成とすることができる。
　また、本発明の液晶表示装置は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、前記絶縁ゲート型トランジスタのゲート電極も兼ねる走査線とソース配線も兼ねる信号線と、ドレイン配線に接続された画素電極を有する単位画素が二次元のマトリクスに配列された第１の透明性絶縁基板（アクティブマトリクス基板）と、前記第１の透明性絶縁基板と対向する第２の透明性絶縁基板またはカラーフィルタとの間に液晶を充填して構成され、第１の透明性絶縁基板の一主面上に１層以上の金属層よりなる走査線が形成され、ゲート電極上のソース・ドレイン形成領域と、走査線及び信号線の交差領域近傍を除く第１の透明性絶縁基板の一主面上とには透明性無機絶縁層が形成され、少なくともゲート絶縁層と半導体層とを介して前記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線が形成され、前記ドレイン電極に接続された画素電極が形成されている構成とすることができる。
　また、本発明の絶縁ゲート型トランジスタの製造方法は、透明性絶縁基板の一主面上に１層以上の金属層を被着する工程と、ゲート電極に対応した領域の膜厚がソース・ドレイン形成領域に対応した膜厚よりも厚い感光性樹脂パターンを前記金属層上に形成する工程と、前記感光性樹脂パターンを用いて１層以上の金属層よりなるゲート電極パターンを選択的に形成する工程と、前記前記感光性樹脂パターンの膜厚を減じてゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、前記膜厚を減ぜられた感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、塗布型の透明性無機絶縁樹脂を塗布する工程と、前記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、前記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程とを含む方法とすることができる。
　また、本発明の液晶表示装置の製造方法は、第１の透明性絶縁基板（アクティブ基板）と、前記第１の透明性絶縁基板と対向する第２の透明性絶縁基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置において、アクティブ基板の作製にあたり、透明性絶縁基板の一主面上に１層以上の金属層を被着する工程と、走査線電極に対応した領域の膜厚がソース・ドレイン形成領域と走査線と信号線との交差領域近傍に対応した膜厚よりも厚い感光性樹脂パターンを前記金属層上に形成する工程と、前記感光性樹脂パターンを用いて１層以上の金属層よりなる走査線パターンを選択的に形成する工程と、前記前記感光性樹脂パターンの膜厚を減じてゲート電極端部のソース・ドレイン形成領域と前記交差領域の金属層を露出する工程と、前記膜厚を減ぜられた感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、塗布型の透明性無機絶縁樹脂を塗布する工程と、前記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、ゲート絶縁層を介して信号線と、ゲート絶縁層と半導体層とを介して前記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、前記ドレイン電極に接続された画素電極を形成する工程とを含む方法とすることができる。
　本発明に係る絶縁ゲート型トランジスタは、上記課題を解決するために、透明性絶縁基板の一主面上にゲート電極が形成され、上記ゲート電極と当該絶縁ゲート型トランジスタのソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と当該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴としている。
　上記絶縁ゲート型トランジスタでは、上記絶縁層は、少なくともゲート絶縁層を含み、上記ゲート電極と上記チャネル部とは、上記ゲート絶縁層を介して重なり、上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、少なくとも、上記ゲート絶縁層及び透明性無機絶縁層を介して重なっている構成とすることもできる。
　なお、上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、上記ゲート絶縁層及び透明性無機絶縁層に加えて、例えば、ゲート電極にＴａやＡｌを用いてその表面を陽極酸化することによりＴａＯ２やＡｌ２Ｏ３が形成された絶縁層を介して重なっている構成であってもよい。
　また、本発明に係るアクティブマトリクス基板は、データ信号線と、走査信号線と、上記データ信号線及び上記走査信号線に接続された絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタを介して上記データ信号線に接続された画素電極とを備えたアクティブマトリクス基板であって、上記絶縁ゲート型トランジスタのゲート電極とソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴としている。
　上記アクティブマトリクス基板では、上記絶縁層は、少なくともゲート絶縁層を含み、上記ゲート電極と上記チャネル部とは、上記ゲート絶縁層を介して重なり、上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、少なくとも、上記ゲート絶縁層及び透明性無機絶縁層を介して重なっている構成とすることもできる。
　また、本発明に係る液晶表示装置は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極を兼ねるドレイン配線に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列された第１の透明性絶縁基板と、前記第１の透明性絶縁基板に対向する第２の透明性絶縁基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置において、上記第１の透明性絶縁基板の一主面上に１層以上の金属層よりなる上記走査信号線が形成され、上記ゲート電極と上記ソース電極及び上記ドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と上記絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴としている。
　上記液晶表示装置では、上記絶縁層は、少なくともゲート絶縁層を含み、上記ゲート電極と上記チャネル部とは、上記ゲート絶縁層を介して重なり、上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、少なくとも、上記ゲート絶縁層及び透明性無機絶縁層を介して重なっている構成とすることもできる。
　上記の各構成によれば、ゲート電極とソース電極及びドレイン電極との間の距離を、ゲート電極とチャネル部との間の距離よりも大きくすることができる。具体的には例えば、ソース・ドレイン電極は、ゲート絶縁層及び透明性無機絶縁層を介してゲート電極と重なるため、ゲート絶縁層のみを介して重なる従来の構成よりも、ソース・ドレイン電極とゲート電極との間の距離を大きくすることができる。これにより、ゲート・ソース間及びゲート・ドレイン間の寄生容量を低減することができる。また、チャネル部は、従来と同様、ゲート絶縁層のみを介してゲート電極と重なる構成とすることができるためトランジスタの特性が劣化することがない。
　このように、チャネル部及びゲート電極間の膜厚を従来と同程度に維持しつつ、ソース・ドレイン電極及びゲート電極間の膜厚を厚くすることができるため、従来と比較してトランジスタの特性を劣化させることなく寄生容量を低減することが可能となる。
　上記絶縁ゲート型トランジスタでは、上記透明性無機絶縁層は、上記ゲート電極を含む上記透明性絶縁基板において、該ゲート電極上における、上記チャネル部と重なる領域を除いた領域であって上記ソース電極及び上記ドレイン電極と重なる領域を覆うように、該透明性絶縁基板上に形成され、上記ゲート絶縁層は、上記透明性無機絶縁層と、上記ゲート電極上における、上記チャネル部と重なる領域とを覆うように形成されている構成とすることもできる。
　上記アクティブマトリクス基板では、上記ゲート電極は、透明性絶縁基板上に形成され、上記透明性無機絶縁層は、上記ゲート電極を含む上記透明性絶縁基板において、該ゲート電極上における、上記チャネル部と重なる領域を除いた領域であって上記ソース電極及び上記ドレイン電極と重なる領域を覆うように、該透明性絶縁基板上に形成され、上記ゲート絶縁層は、上記透明性無機絶縁層と、上記ゲート電極上における、上記チャネル部と重なる領域とを覆うように形成されている構成とすることもできる。
　上記液晶表示装置では、上記ゲート電極は、透明性絶縁基板上に形成され、上記透明性無機絶縁層は、上記ゲート電極を含む上記透明性絶縁基板において、該ゲート電極上における、上記チャネル部と重なる領域を除いた領域であって上記ソース電極及び上記ドレイン電極と重なる領域を覆うように、該透明性絶縁基板上に形成され、上記ゲート絶縁層は、上記透明性無機絶縁層と、上記ゲート電極上における、上記チャネル部と重なる領域とを覆うように形成されている構成とすることもできる。
　これにより、チャネル部はゲート絶縁層のみを介してゲート電極と重なる一方、ソース電極及びドレイン電極は、ゲート絶縁層及び透明性無機絶縁樹脂を介してゲート電極と重なる構成とすることができる。
　本発明の絶縁ゲート型トランジスタの製造方法は、上記課題を解決するために、透明性絶縁基板の一主面上に１層以上の金属層を被着する工程と、上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、上記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、を含むことを特徴としている。
　また、本発明のアクティブマトリクス基板の製造方法は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列されたアクティブマトリクス基板の製造方法であって、透明性絶縁基板の一主面上に、１層以上の金属層を被着する工程と、上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、上記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、ソース・ドレイン配線を形成した後、パシベーション絶縁層を形成する工程と、上記パシベーション絶縁層における、ドレイン電極上の一部に開口部を形成する工程と、上記パシベーション絶縁層上及び上記開口部内に、画素電極としての透明導電層を被着する工程と、を含むことを特徴としている。
　また、本発明の液晶表示装置の製造方法は、一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向する対向基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置の製造方法であって、上記アクティブマトリクス基板における透明性絶縁基板の一主面上に、１層以上の金属層を被着する工程と、上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、上記弗素化された感光性樹脂パターンを除去する工程と、少なくともゲート絶縁層と半導体層を被着する工程と、上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、ソース・ドレイン配線を形成した後、パシベーション絶縁層を形成する工程と、上記パシベーション絶縁層における、ドレイン電極上の一部に開口部を形成する工程と、上記パシベーション絶縁層上及び上記開口部内に、画素電極としての透明導電層を被着する工程と、を含むことを特徴としている。
　上記の方法では、感光性樹脂パターンによりゲート電極端部のソース・ドレイン形成領域の金属層を露出し、弗素化した上記感光性樹脂パターンに撥水性を付与している。そのため、ガラス基板に塗布された透明性絶縁樹脂は、感光性樹脂パターン上では弾かれ、感光性樹脂パターンを除いた領域に自己整合的に塗布されることになる。
　そして、ゲート絶縁膜及びソース・ドレイン配線を形成することにより、ソース・ドレイン配線は、ゲート絶縁層及び透明性無機絶縁層を介してゲート電極と重なり、チャネル部は、ゲート絶縁層のみを介してゲート電極と重なるように形成される。
　これにより、チャネル部及びゲート電極間の膜厚を従来と同程度に維持しつつ、ソース・ドレイン電極及びゲート電極間の膜厚を厚くすることができる。そのため、従来と比較してトランジスタの特性を劣化させることなく寄生容量を低減したトランジスタを製造することができる。
　また、上記の方法によれば、製造工程を増加させることなく、本発明の絶縁ゲート型トランジスタを製造することができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明の絶縁ゲート型トランジスタ及び液晶表示装置は、液晶ディスプレイを用いる製品に用いることができ、特にテレビ、携帯電話、車載インパネなどの液晶ディスプレイに好適に利用することができる。
　１　　　液晶パネル
　２　　　アクティブマトリクス基板（ガラス基板、透明性絶縁基板）
　３　　　半導体集積回路チップ
　４　　　ＴＣＰフィルム
　５　　　走査信号線（ゲート配線、走査線）の一部または電極端子
　５Ａ　　透明導電性の走査信号線の電極端子
　６　　　データ信号線（ソース配線、信号線）の一部または電極端子
　６Ａ　　透明導電性のデータ信号線の電極端子
　９　　　カラーフィルタ基板（第２の透明性絶縁基板、対向基板）
　１０　　トランジスタ（絶縁ゲート型トランジスタ）
　１１　　走査信号線（ゲート配線、走査線）
　１１Ａ　ゲート配線、ゲート電極
　１２　　データ信号線（信号線、ソース配線、ソース電極）
　１３　　液晶層（液晶セル）
　１４　　対向電極（共通電極）
　１５　　蓄積容量（補助容量）
　１６　　蓄積容量線、共通電極線
　２１　　ドレイン電極（ドレイン配線、ドレイン電極）
　２２　　透明導電性の画素電極
　３０　　ゲート絶縁層（第１のＳｉＮｘ層、絶縁層）
　３１　　不純物を含まない（第１の）非晶質シリコン層
　３１Ａ　チャネル部（第１の非晶質シリコン層）
　３２　　保護絶縁層（エッチストップ層、第２のＳｉＮｘ層）
　３３　　不純物を含む（第２の）非晶質シリコン層
　３４　　耐熱金属層（Ｔｉ薄膜層）
　３４Ａ　耐熱金属層（Ｔｉ薄膜層）
　３４Ｂ　耐熱金属層（Ｔｉ薄膜層）
　３５　　低抵抗金属層（Ａｌ薄膜層またはＣｕ薄膜層）
　３５Ａ　第２の金属層
　３５Ｂ　第２の金属層（低抵抗金属層）
　３６　　緩衝導電層
　３７　　パシベーション絶縁層
　４０　　データ信号線駆動回路
　４１　　走査信号線駆動回路
　４２　　蓄積容量線駆動回路
　４３　　コントロール回路
　５０　　蓄積容量形成領域
　６０　　透明性無機絶縁樹脂（透明性無機絶縁層、絶縁層）
　６２　　（ドレイン電極上の）開口部
　６３　　（走査信号線の一部上の）開口部
　６４　　（データ信号線の一部上の）開口部
　６５　　（蓄積容量線または共通電極線上の）開口部
　７０　　液晶パネル
　７１　　アクティブマトリクス基板（第１の透明性絶縁基板）
　８０Ａ　ハーフトーン露光により形成された感光性樹脂パターン
　８０Ｂ　ハーフトーン露光により形成された感光性樹脂パターン
　８３Ａ　ハーフトーン露光により形成された感光性樹脂パターン
　８３Ｂ　ハーフトーン露光により形成された感光性樹脂パターン
　８３Ｃ１　表面が弗素化された感光性樹脂パターン
　９３　　着色層（カラーフィルタ）
　１００　液晶表示装置

Claims (12)

  1. 　透明性絶縁基板の一主面上にゲート電極が形成され、
    　上記ゲート電極と当該絶縁ゲート型トランジスタのソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と当該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴とする絶縁ゲート型トランジスタ。
  2. 　上記絶縁層は、少なくともゲート絶縁層を含み、
    　上記ゲート電極と上記チャネル部とは、上記ゲート絶縁層を介して重なり、
    　上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、少なくとも、上記ゲート絶縁層及び透明性無機絶縁層を介して重なっていることを特徴とする請求項１に記載の絶縁ゲート型トランジスタ。
  3. 　上記透明性無機絶縁層は、上記ゲート電極を含む上記透明性絶縁基板において、該ゲート電極上における、上記チャネル部と重なる領域を除いた領域であって上記ソース電極及び上記ドレイン電極と重なる領域を覆うように、該透明性絶縁基板上に形成され、
    　上記ゲート絶縁層は、上記透明性無機絶縁層と、上記ゲート電極上における、上記チャネル部と重なる領域とを覆うように形成されていることを特徴とする請求項２に記載の絶縁ゲート型トランジスタ。
  4. 　データ信号線と、走査信号線と、上記データ信号線及び上記走査信号線に接続された絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタを介して上記データ信号線に接続された画素電極とを備えたアクティブマトリクス基板であって、
    　上記絶縁ゲート型トランジスタのゲート電極とソース電極及びドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と該絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴とするアクティブマトリクス基板。
  5. 　上記絶縁層は、少なくともゲート絶縁層を含み、
    　上記ゲート電極と上記チャネル部とは、上記ゲート絶縁層を介して重なり、
    　上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、少なくとも、上記ゲート絶縁層及び透明性無機絶縁層を介して重なっていることを特徴とする請求項４に記載のアクティブマトリクス基板。
  6. 　上記ゲート電極は、透明性絶縁基板上に形成され、
    　上記透明性無機絶縁層は、上記ゲート電極を含む上記透明性絶縁基板において、該ゲート電極上における、上記チャネル部と重なる領域を除いた領域であって上記ソース電極及び上記ドレイン電極と重なる領域を覆うように、該透明性絶縁基板上に形成され、
    　上記ゲート絶縁層は、上記透明性無機絶縁層と、上記ゲート電極上における、上記チャネル部と重なる領域とを覆うように形成されていることを特徴とする請求項５に記載のアクティブマトリクス基板。
  7. 　一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極を兼ねるドレイン配線に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列された第１の透明性絶縁基板と、前記第１の透明性絶縁基板に対向する第２の透明性絶縁基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置において、
    　上記第１の透明性絶縁基板の一主面上に１層以上の金属層よりなる上記走査信号線が形成され、
    　上記ゲート電極と上記ソース電極及び上記ドレイン電極との間に形成される絶縁層の厚みが、上記ゲート電極と上記絶縁ゲート型トランジスタのチャネル部との間に形成される絶縁層の厚みよりも厚いことを特徴とする液晶表示装置。
  8. 　上記絶縁層は、少なくともゲート絶縁層を含み、
    　上記ゲート電極と上記チャネル部とは、上記ゲート絶縁層を介して重なり、
    　上記ゲート電極と、上記ソース電極及び上記ドレイン電極とは、少なくとも、上記ゲート絶縁層及び透明性無機絶縁層を介して重なっていることを特徴とする請求項７に記載の液晶表示装置。
  9. 　上記ゲート電極は、透明性絶縁基板上に形成され、
    　上記透明性無機絶縁層は、上記ゲート電極を含む上記透明性絶縁基板において、該ゲート電極上における、上記チャネル部と重なる領域を除いた領域であって上記ソース電極及び上記ドレイン電極と重なる領域を覆うように、該透明性絶縁基板上に形成され、
    　上記ゲート絶縁層は、上記透明性無機絶縁層と、上記ゲート電極上における、上記チャネル部と重なる領域とを覆うように形成されていることを特徴とする請求項８に記載の液晶表示装置。
  10. 　透明性絶縁基板の一主面上に１層以上の金属層を被着する工程と、
    　上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、
    　上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、
    　上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、
    　膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、
    　上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、
    　上記弗素化された感光性樹脂パターンを除去する工程と、
    　少なくともゲート絶縁層と半導体層を被着する工程と、
    　上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、を含む絶縁ゲート型トランジスタの製造方法。
  11. 　一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列されたアクティブマトリクス基板の製造方法であって、
    　透明性絶縁基板の一主面上に、１層以上の金属層を被着する工程と、
    　上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、
    　上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、
    　上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、
    　膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、
    　上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、
    　上記弗素化された感光性樹脂パターンを除去する工程と、
    　少なくともゲート絶縁層と半導体層を被着する工程と、
    　上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、
    　ソース・ドレイン配線を形成した後、パシベーション絶縁層を形成する工程と、
    　上記パシベーション絶縁層における、ドレイン電極上の一部に開口部を形成する工程と、
    　上記パシベーション絶縁層上及び上記開口部内に、画素電極としての透明導電層を被着する工程と、
    を含むアクティブマトリクス基板の製造方法。
  12. 　一主面上に少なくともチャネルエッチ型の絶縁ゲート型トランジスタと、該絶縁ゲート型トランジスタのゲート電極を兼ねる走査信号線と、ソース電極を兼ねるデータ信号線と、ドレイン電極に接続された画素電極とを有する単位画素が二次元のマトリクス状に配列されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向する対向基板またはカラーフィルタとの間に液晶を充填してなる液晶表示装置の製造方法であって、
    　上記アクティブマトリクス基板における透明性絶縁基板の一主面上に、１層以上の金属層を被着する工程と、
    　上記金属層上に、ゲート電極に対応する領域の膜厚がソース・ドレイン形成領域に対応する領域の膜厚よりも厚い感光性樹脂パターンを形成する工程と、
    　上記感光性樹脂パターンを用いて、上記金属層よりなるゲート電極パターンを選択的に形成する工程と、
    　上記感光性樹脂パターンの膜厚を減じて上記ゲート電極端部のソース・ドレイン形成領域の金属層を露出する工程と、
    　膜厚を減ぜられた上記感光性樹脂パターンの表面を弗素系ガスのドライエッチングにより弗素化する工程と、
    　上記感光性樹脂パターンを弗素化した後、塗布型の透明性無機絶縁樹脂を塗布する工程と、
    　上記弗素化された感光性樹脂パターンを除去する工程と、
    　少なくともゲート絶縁層と半導体層を被着する工程と、
    　上記ソース・ドレイン形成領域と重なるようにソース・ドレイン配線を形成する工程と、
    　ソース・ドレイン配線を形成した後、パシベーション絶縁層を形成する工程と、
    　上記パシベーション絶縁層における、ドレイン電極上の一部に開口部を形成する工程と、
    　上記パシベーション絶縁層上及び上記開口部内に、画素電極としての透明導電層を被着する工程と、
    を含む液晶表示装置の製造方法。
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