KR20030023341A - 반도체 장치의 타이밍 조절 회로 - Google Patents

반도체 장치의 타이밍 조절 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 타이밍조절회로에 관한 것으로, 퓨즈를 이용하여 패키지(package)전, 후에도 타이밍을 조절할 수 있는 회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 타이밍조절회로는, 외부제어신호에 의한 내부신호의 타이밍을 조절하기 위한 타이밍조절회로에 있어서, 상기 타이밍을 조절하기 위한 적어도 하나 이상의 딜레이 수단에 각각의 퓨즈를 연결하여 상기 퓨즈를 절단 및 연결함으로써 상기 타이밍을 조절하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 타이밍조절회로{TIMING CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 타이밍조절회로에 관한 것으로, 보다 구체적으로는 퓨즈를 이용하여 패키지(package)전, 후에도 타이밍을 조절할 수 있는 회로에 관한 것이다.
일반적으로 외부제어신호에 의한 내부신호의 타이밍을 조절하는 회로는 메탈 마스크(metal mask)를 이용한 딜레이 세트(delay set)를 사용하였다.
도 1은 종래의 타이밍조절회로의 회로도로서 이를 간략히 설명하면 다음과 같다.
종래의 타이밍조절회로는 외부제어신호(A)를 지연시켜 타이밍 조절을 하는 다수 개의 딜레이 수단, 예컨대 도시된 바와같이 제1 딜레이 수단(11) 및 제2 딜레이 수단(13)이 병렬 연결된 딜레이부(10)와, 상기 제2 딜레이 수단(13)의 이용 여부를 판단하기 위하여 반도체 공정시 메탈 마스크(metal mask)를 이용하여 형성하는 메탈스위칭수단(20) 및, 딜레이부(10)와 메탈스위칭수단(20)에 의해 제어되는 신호를 수신하여 타이밍 조절이 된 신호를 출력하는 신호전달부(30)를 구비하였다.
여기서, 신호전달부(30)는 제2 딜레이 수단(13)과 메탈스위칭수단(20)의 연결상태에 따른 신호를 수신하는 낸드게이트(NAND)와, 상기 낸드게이트(NAND)로부터의 신호를 반전하는 제1 인버터(INV1)와, 제1 딜레이 수단(11)과 제1 인버터(INV1)로부터의 신호를 수신하는 제1 노아게이트(NOR1)와, 제1 노아게이트(NOR1)의 신호를 반전하는 제2 인버터(INV2) 및, 상기 외부입력신호 및 제2 인버터(INV)로부터의 신호를 수신하여 상기 각각의 딜레이 수단에 의한 외부입력신호의 타이밍이 조절된 신호를 출력하는 제2 노아게이트(NOR2)를 구비한다. 이때, 메탈스위칭수단(20)은 제2 딜레이 수단(13)과 제1 낸드게이트(NAND1)와 연결해주는 역할을 수행하거나,제1 낸드게이트(NAND1)를 접지로 연결해주는 스위칭 역할을 수행한다. 즉, 메탈스위칭수단(20)이 접지로 연결되어 있으면 제1 딜레이 수단(11)에 의해서만 외부입력신호의 타이밍이 조절이 되고, 메탈스위칭수단(20)이 도시된 바와같이 제2 딜레이 수단(13)과 제1 낸드게이트(NAND1)를 연결해주면 제1, 제2 딜레이 수단(11)(13)에 의해 외부입력신호의 타이밍이 조절된다.
그러나, 상기 메탈스위칭수단(13)을 이용한 타이밍조절회로는 제품을 제작하고 패키지(package)를 한 후에 공정변수등에 의해 딜레이 값이 늘어나거나 줄어들 수 있다. 또한 타이밍이 부족하거나 너무 넓어서 제품이 불량이 부족한 경우, 예를들어 tRCD,tRP 또는 기타 이와같은 타이밍 스펙(timing spec.)을 만족하지 못하여 발생하는 불량에 대해서는 대처할 수 없는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 퓨즈를 이용하여 패키지(package)전, 후에도 타이밍을 조절할 수 있는 반도체 메모리 장치의 타이밍조절회로를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치의 타이밍조절회로의 회로도.
도 2는 본 발명의 반도체 메모리 장치의 타이밍조절회로의 회로도.
도 3은 도 2의 퓨즈수단의 회로도.
도 4는 도 2의 동작타이밍도.
도 5는 본 발명의 다른 실시예에 대한 회로도.
* 도면의 주요 부분에 대한 부호 설명 *
50 : 딜레이부 51 : 제1 딜레이 수단
53 : 제2 딜레이 수단 55 : 제3 딜레이 수단
60 : 퓨즈 수단 62 : 제1 인버터
64 : 제2 인버터 66 : 제1 퓨즈 수단
68 : 제2 퓨즈 수단 70 : 신호전달부
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 타이밍조절회로는, 외부제어신호에 의한 내부신호의 타이밍을 조절하기 위한 타이밍조절회로에 있어서, 상기 타이밍을 조절하기 위한 적어도 하나 이상의 딜레이 수단에 각각의 퓨즈를 연결하여 상기 퓨즈를 절단 및 연결함으로써 상기 타이밍을 조절하는 것을 특징으로 한다.
본 발명에 따르면, 타이밍조절회로는 제1 신호를 지연시켜 타이밍 조절을 하는 다수 개의 딜레이 수단이 병렬 연결된 딜레이부와, 상기 각각의 딜레이 수단과 조합하여 상기 딜레이 수단에 의한 타이밍 조절을 제어하는 퓨즈 수단 및, 상기 각각의 딜레이 수단과 퓨즈 수단으로부터의 신호를 수신하여 타이밍 조절이 된 신호를 출력하는 신호전달부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일실시예를 설명하기 위한 회로도이고, 도 3은 도 2의 동작타이밍도이며, 도 4는 본 발명의 다른 실시예를 설명하기 위한 회로도이다.
먼저, 도 2에 도시된 바와같이, 외부제어신호(A)를 지연시켜 타이밍 조절을 하는 다수 개의 딜레이 수단, 예컨대 도시된 바와같이 제1 딜레이 수단(51) 및 제2 딜레이 수단(53)이 병렬 연결된 딜레이부(50)와, 이러한 딜레이부(50)의 제2 딜레이 수단(53)과 조합하여 제2 딜레이 수단(53)에 의한 타이밍 조절을 제어하는 퓨즈 수단(60) 및, 딜레이부(50)와 퓨즈 수단(60)에 의해 제어되는 신호를 수신하여 타이밍 조절이 된 신호를 출력하는 신호전달부(70)를 구비한다.
여기서, 신호전달부(70)는 제2 딜레이 수단(53)과 퓨즈 수단(60)의 연결상태에 따른 신호를 수신하는 낸드게이트(NAND)와, 상기 낸드게이트(NAND)로부터의 신호를 반전하는 제1 인버터(INV1)와, 제1 딜레이 수단(51)과 제1 인버터(INV1)로부터의 신호를 수신하는 제1 노아게이트(NOR1)와, 제1 노아게이트(NOR1)의 신호를 반전하는 제2 인버터(INV2) 및, 상기 외부제어신호(A) 및 제2 인버터(INV)로부터의신호를 수신하여 상기 각각의 딜레이 수단에 의한 외부입력신호의 타이밍이 조절된 신호(OUTPUT)를 출력하는 제2 노아게이트(NOR2)를 구비한다.
이때, 퓨즈 수단(60)은 도 3에 도시된 바와같이, 레이져 컷팅(laser cutting)을 하는 퓨즈를 이용할 수 있다. 도시된 바와같이, 퓨즈 수단(60)은 초기 입력값(initial)에 의해 출력노드(Nd)에 전원전압(Vdd)을 전달하는 제1 PMOS 트랜지스터(P1)와, 상기 출력노드(Nd)와 접지 사이에 접속된 퓨즈(fuse)와, 상기 출력노드(Nd)의 전위를 반전시키는 인버터(64)와, 인버터(64)로부터의 신호에 의해 전원전압(Vdd)을 출력노드(Nd)에 전달하는 제2 PMOS 트랜지스터(P2) 및, 인버터(62)의 출력신호를 반전하는 인버터(64)로 구성된다.
이러한 퓨즈 수단(60)아 끊어지지 않으면 제1 낸드게이트(NAND1)의 입력이 '로우'레벨이 되어 제1 노아게이트(NOR1)로부터의 출력이 '하이'레벨이 되어 제1 노아게이트(NOR1)의 출력에 영향을 주지 못하게 된다.
한편, 퓨즈 수단(60)이 끊어지면 제1 낸드게이트(NAND1)의 입력이 '하이'레벨이 되고, 제2 딜레이 수단(53)의 출력에 따라 제1 낸드게이트(NAND1)의 출력이 변경되며, 그에따라 제1 노아게이트(NOR1)의 출력도 변경된다.
따라서, 도 4에 도시된 바와같이, 퓨즈를 끊기 전과 퓨즈를 끊은 후의 동작타이밍도는 다음과 같다.
먼저, 도 2을 참조하여, A는 외부제어신호이고, B는 제1 딜레이 수단(51)의 출력신호이며, C는제1 인버터(INV1)의 출력신호이고, D는 제2 인버터(INV2)의 출력신호를 나타낸다.
즉, 퓨즈를 끊기 전에는 제2 딜레이 수단(53)의 출력 값이 사용되지 않았고, 퓨즈를 끊은 후에는 제2 딜레이 수단(53)의 출력 값이 사용되어 제2 노아게이트(NOR2)의 출력 신호의 타이밍이 길어지는 것을 알 수 있다.
상술한 실시예에서는 타이밍의 조절 수단으로 제1 딜레이 수단(51)과 제2 딜레이 수단(53) 및 하나의 퓨즈 수단(60)을 사용하였지만, 다수 개의 딜레이 수단, 예컨대 제1 내지 제3 딜레이 수단과 제1 및 제2 퓨즈 수단을 이용하여 출력신호의 타이밍을 조절할 수도 있다.
즉, 도 5에 도시된 바와같이, 제1 퓨즈 수단(66)으로부터의 신호를 반전하는 제1 인버터(INV1)와, 제2 딜레이 수단(53)과 제1 인버터(INV1)로부터의 신호를 수신하는 제1 낸드게이트(NAND1)와, 제3 딜레이 수단(55)과 제2 퓨즈 수단(68)으로부터의 신호를 수신하는 제2 낸드게이트(NAND2)와, 제1 낸드게이트(NAND1)와 제2 낸드게이트(NAND2)로부터의 신호를 각각 반전시키는 제2 인버터(INV2) 및 제3 인버터(INV3)와, 제2 인버터(INV2) 및 제3 인버터(INV3)로부터의 신호를 수신하는 제1 노아게이트(NOR1)와, 제1 노아게이트(NOR1)로부터의 신호를 반전하는 제4 인버터(INV4)와, 제1 딜레이 수단(51)과 제4 인버터(INV4)로부터의 신호를 수신하는 제2 노아게이트(NOR2)와, 제2 노아게이트(NOR2)로부터의 신호를 반전하는 제5 인버터(INV5) 및, 외부제어신호(A) 및 제5 인버터(INV5)로부터의 신호를 수신하여 상기 제1 내지 제3 딜레이 수단(51)(53)(55)에 의한 외부제어신호(A)의 타이밍이 조절된 신호를 출력하는 제3 노아게이트(NOR3)로 구성될 수 있다.
상술한 실시예에서는 퓨즈 수단으로 도 3에 도시된 레이져 컷팅을 하는 퓨즈를 사용하여 패키지(package) 전에 타이밍을 조절할 수 있게 하였지만, 전류를 흘려주어 제어하는 일렉트릭컬 퓨즈(electrical fuse)를 이용하여 패키지 후에도 원하는 타이밍 스펙(timing spec.)을 만족하는 제품을 만들 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 장치의 타이밍조절회로에 의하면, 종래의 메탈스위칭수단(20) 대신 다수 개의 퓨즈 수단(51)(53)(55)을 이용하여 웨이퍼 제작후나, 패키지후 공정변수에 따라 tRCD, tRP 외에도 여러가지 timing spec.으로 타이밍을 조절함으로써 생산성 및 제품경쟁력을 높일 수 있다.

Claims (6)

  1. 외부제어신호에 의한 내부신호의 타이밍을 조절하기 위한 타이밍조절회로에 있어서,
    상기 타이밍을 조절하기 위한 적어도 하나 이상의 딜레이 수단에 각각의 퓨즈를 연결하여 상기 퓨즈를 절단 및 연결함으로써 상기 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 타이밍조절회로.
  2. 타이밍조절회로에 있어서,
    제1 신호를 지연시켜 타이밍 조절을 하는 다수 개의 딜레이 수단이 병렬 연결된 딜레이부와,
    상기 각각의 딜레이 수단과 조합하여 상기 딜레이 수단에 의한 타이밍 조절을 제어하는 퓨즈 수단 및,
    상기 각각의 딜레이 수단과 퓨즈 수단으로부터의 신호를 수신하여 타이밍 조절이 된 신호를 출력하는 신호전달부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 타이밍조절회로.
  3. 제 2항에 있어서,
    상기 딜레이부는 제1 딜레이 수단 및 제2 딜레이 수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 타이밍조절회로.
  4. 제 3항에 있어서,
    상기 신호전달부는 상기 제2 딜레이 수단과 상기 퓨즈 수단으로부터의 신호를 수신하는 낸드게이트와,
    상기 낸드게이트로부터의 신호를 반전하는 제1 인버터와,
    상기 제1 딜레이 수단과 상기 제1 인버터로부토의 신호를 수신하는 제1 노아게이트와,
    상기 제1 노아게이트의 신호를 반전하는 제2 인버터 및,
    상기 제1 신호 및 상기 제2 인버터로부터의 신호를 수신하여 상기 각각의 딜레이 수단에 의한 상기 제1 신호의 타이밍이 조절된 신호를 출력하는 제2 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 타이밍조절회로.
  5. 제 2항에 있어서,
    상기 딜레이부는 제1 내지 제3 딜레이 수단으로 구성되는 것을 특징으로 반도체 메모리 장치의 타이밍조절회로.
  6. 제 5항에 있어서,
    상기 신호전달부는 제1 퓨즈수단으로부터의 신호를 반전하는 제1 인버터와,
    상기 제2 딜레이 수단과 상기 제1 인버터로부터의 신호를 수신하는 제1 낸드게이트와,
    상기 제3 딜레이 수단과 제2 퓨즈수단으로부터의 신호를 수신하는 제2 낸드게이트와,
    상기 제1 낸드게이트와 상기 제2 낸드게이트로부터의 신호를 각각 반전시키는 제2 인버터 및 제3 인버터와,
    상기 제2 인버터 및 상기 제3 인버터로부터의 신호를 수신하는 제1 노아게이트와,
    상기 제1 노아게이트로부터의 신호를 반전하는 제4 인버터와,
    상기 제1 딜레이 수단과 상기 제4 인버터로부터의 신호를 수신하는 제2 노아게이트와,
    상기 제2 노아게이트로부터의 신호를 반전하는 제5 인버터 및,
    상기 제1 신호 및 제5 인버터로부터의 신호를 수신하여 상기 각각의 딜레이 수단에 의한 상기 제1 신호의 타이밍이 조절된 신호를 출력하는 제3 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 타이밍조절회로.
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