KR20130071953A - 집적 회로 - Google Patents

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변상연
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Abstract

차동 신호를 전달하는 집적 회로에 관한 것으로, 제1 및 제2 전송 라인을 통해 전달되는 제1 및 제2 전송 신호를 래칭하기 위한 래칭부, 파워 다운 모드시 상기 제1 전송 라인과 상기 래칭부 사이를 연결/분리하기 위한 제1 연결 제어부, 및 상기 파워 다운 모드시 상기 제2 전송 라인과 상기 래칭부 사이를 연결/분리하기 위한 제2 연결 제어부를 구비하는 집적 회로가 제공된다.

Description

집적 회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 차동 신호를 전달하는 집적 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 칩셋으로부터 여러 가지 다양한 신호를 입력받아 내부 동작을 수행한다. 외부에서 입력된 신호들은 내부에서 가공되어 사용되며, 이렇게 가공된 신호 중에는 차동(differentail) 신호가 있다. 차동 신호는 하나의 데이터에 대응하여 위상이 서로 반대인 신호를 의미한다. 한편, 차동 신호를 전달하는 회로의 경우 차동 신호를 전달하는 전달 라인의 미스 매치(mismatch)를 막고 듀티(duty)를 보정하기 위하여 차동 신호가 전달되는 두 전달 라인 사이에 래치 회로를 배치하는 것이 일반적이다.
도 1 은 기존의 차동 신호를 전달하는 집적 회로를 설명하기 위한 도면이다.
도 1 을 참조하면, 차동 신호인 정 입력 신호(IN)와 부 입력 신호(INB)는 각각 제1 반전부(INV1)와 제2 반전부(INV2)를 통해 입력되고, 제1 반전부(INV1)와 제2 반전부(INV2)는 각각 이를 반전하여 부 출력 신호(OUTB)와 정 출력 신호(OUT)를 출력한다. 그리고, 부 출력 신호(OUTB)가 전달되는 전달 라인과 정 출력 신호(OUT)가 전달되는 전달 라인 사이에는 래치부(LAT)가 배치된다.
여기서, 정 입력 신호(IN)와 부 입력 신호(INB)는 위상이 서로 반대인 신호를 의미하지만, 정 입력 신호(IN)와 부 입력 신호(INB)를 생성한 회로의 동작에 의하여 예컨대, 파워 다운 모드에 의하여 정 입력 신호(IN)와 부 입력 신호(INB)가 모두 논리'로우'가 되는 경우가 있다. 기존의 집적 회로의 경우 정 입력 신호(IN)와 부 입력 신호(INB)가 모두 논리'로우'가 되는 경우 불필요한 전류 소모가 발생한다. 이하에서 자세히 살펴보기로 한다.
도 2 는 도 1 의 집적 회로의 회로 동작을 설명하기 위한 회로도이다.
도 2 를 참조하면, 집적 회로에 입력되는 정 입력 신호(IN)가 논리'로우'가되고 부 입력 신호(INB)가 논리'로우'가 되면, 제1 반전부(INV1)의 제1 PMOS 트랜지스터(PM1)와 제2 반전부(INV2)의 제2 PMOS 트랜지스터(PM2) 가 턴 온(turn on)된다. 따라서, 부 출력 신호(OUTB)와 정 출력 신호(OUT)는 모두 논리'하이'가 되고, 래치부(LAT)의 제3 및 제4 NMOS 트랜지스터(NM3, NM4)가 턴 온 된다. 즉, 제1 PMOS 트랜지스터(PM1)와, 제2 PMOS 트랜지스터(PM2)와, 제4 NMOS 트랜지스터(N4), 및 제3 NMOS 트랜지스터(NM3)가 턴 온 된다. 따라서, 제1 PMOS 트랜지스터(PM1)와 제4 NMOS 트랜지스터(NM4)를 통해 직통 전류 경로가 형성되고, 제2 PMOS 트랜지스터(PM2)와 제3 NMOS 트랜지스터(NM3)를 통해 직통 전류 경로가 형성된다.
결국, 기존의 구성에서는 파워 다운 모드시 차동 신호를 전달하는 집적 회로에 직통 전류 경로가 형성되어 불필요한 전류 소모가 발생한다. 여기서, 파워 다운 모드는 전류 소모를 최소화하고자 하는 대표적인 동작 모드인데, 파워 다운 모드시 발생하는 전류 소모 현상은 파워 다운 모드시 하고자하는 목적에 완벽히 반하는 현상이다.
한편, 위에서는 정 입력 신호(IN)와 부 입력 신호(INB)가 모두 논리'로우'가 되는 경우 불필요한 전류 소모 현상이 발생하는 것을 일례로 하였다. 하지만, 이와 같은 불필요한 전류 소모 현상은 정 입력 신호(IN)와 부 입력 신호(INB)가 모두 논리'하이'인 경우에도 동일하게 발생한다. 즉, 기존의 구성에서는 정 입력 신호(IN)와 부 입력 신호(INB)가 서로 동일한 극성을 가지는 경우 불필요한 전류 소모 현상이 발생한다.
본 발명의 실시예는 파워 다운 모드시 발생하는 직통 전류 경로를 막아줄 수 있는 집적 회로를 제공한다.
본 발명의 실시예에 따른 집적 회로는, 제1 및 제2 전송 라인을 통해 전달되는 제1 및 제2 전송 신호를 래칭하기 위한 래칭부; 파워 다운 모드시 상기 제1 전송 라인과 상기 래칭부 사이를 연결/분리하기 위한 제1 연결 제어부; 및 상기 파워 다운 모드시 상기 제2 전송 라인과 상기 래칭부 사이를 연결/분리하기 위한 제2 연결 제어부를 구비한다.
바람직하게, 상기 래칭부는 상기 파워 다운 모드시 예정된 래칭 동작을 수행하는 것을 특징으로 한다.
바람직하게, 상기 래칭부는 서로의 입력단이 서로의 출력단에 연결된 제1 및 제2 반전부를 구비하는 것을 특징으로 한다.
바람직하게, 상기 래칭부는 상기 제1 및 제2 전송 라인과 상기 래칭부의 분리 동작시 상기 래칭부를 프리차징하기 위한 프리차징부를 더 구비한다.
바람직하게, 상기 프리차징부는 파워 다운 모드시 활성화되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 집적 회로는, 제1 및 제2 전송 라인을 통해 전달되는 제1 및 제2 전송 신호를 래칭하기 위한 래칭부; 파워 다운 모드시 상기 제1 및 제2 전송 신호에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성부; 및 상기 제어 신호에 응답하여 상기 제1 및 제2 전송 라인과 상기 래칭부 사이를 각각 연결/분리하기 위한 제1 및 제2 연결 제어부를 구비한다.
바람직하게, 상기 제1 및 제2 전송 신호는 상기 파워 다운 모드시 동일한 극성을 가지는 것을 특징으로 한다.
바람직하게, 상기 래칭부는 상기 파워 다운 모드시 예정된 래칭 동작을 수행하는 것을 특징으로 한다.
바람직하게, 상기 래칭부는 서로의 입력단이 서로의 출력단에 연결된 제1 및 제2 반전부를 구비하는 것을 특징으로 한다.
바람직하게, 상기 래칭부는 상기 제1 및 제2 전송 라인과 상기 래칭부의 분리 동작시 상기 래칭부를 프리차징하기 위한 프리차징부를 더 구비한다.
바람직하게, 상기 프리차징부는 파워 다운 모드시 활성화되는 것을 특징으로 한다.
본 발명의 실시예에 따른 집적 회로는 파워 다운 모드시 발생하는 직통 전류 경로를 막아줌으로써, 불필요하게 소모되는 전류 요인을 방지하는 것이 가능하다.
집적 회로에서 소모되는 전류 요인을 방지함으로써, 직접 회로에서 소모되는 전력을 최소화하는 효과를 얻을 수 있다.
도 1 은 기존의 차동 신호를 전달하는 집적 회로를 설명하기 위한 도면이다.
도 2 는 도 1 의 집적 회로의 회로 동작을 설명하기 위한 회로도이다.
도 3 은 본 발명의 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 4 는 도 3 의 래칭부(310)의 또 다른 구성을 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 3 을 참조하면, 집적 회로는 래칭부(310)와, 제1 및 제2 연결 제어부(320, 330), 및 제어 신호 생성부(340)를 구비한다.
래칭부(310)는 차동 신호인 정 입력 신호(IN)를 입력받아 반전하여 출력하는 제1 반전부(INV1)의 출력 신호(OUTB)와, 정 입력 신호(IN)를 입력받아 반전하여 출력하는 제2 반전부(INV2)의 출력 신호(OUT)를 래칭하기 위한 것으로, 제3 반전부(INV3)와 제4 반전부(INV4)를 구비한다. 여기서, 제3 반전부(INV3)의 출력단은 제4 반전부(INV4)의 입력단에 연결되고, 제4 반전부(INV4)의 출력단은 제3 반전부(INV3)의 입력단에 연결된다. 이하, 제1 반전부(INV1)의 출력 신호(OUTB)가 전달되는 전송 라인을 '제1 전송 라인'이라 칭하고, 제2 반전부(INV2)의 출력 신호(OUT)가 전달되는 전송 라인을 '제2 전송 라인'이라 칭한다.
제1 연결 제어부(320)는 파워 다운 모드시 제1 전송 라인과 래칭부(310) 사이를 연결/분리하기 위한 것으로, 정/부 제어 신호(CTR, CTRB)에 응답하여 제1 전송 라인과 래칭부(310)를 연결 또는 분리하는 제1 전달 게이트(TG1)를 구비한다. 여기서, 정/부 제어 신호(CTR, CTRB)는 이후 다시 설명하겠지만 파워 다운 모드시 활성화되는 신호이다. 이어서, 제2 연결 제어부(330)는 파워 다운 모드시 제2 전송 라인과 래칭부(310) 사이를 연결/분리하기 위한 것으로, 정/부 제어 신호(CTR, CTRB)에 응답하여 제2 전송 라인과 래칭부(310)를 연결 또는 분리하는 제2 전달 게이트(TG2)를 구비한다.
제어 신호 생성부(340)는 파워 다운 모드시 제1 반전부(INV1)의 출력 신호(OUTB)와 제2 반전부(INV2)의 출력 신호(OUT)를 입력받는 배타적 부정 논리 합 게이트(XNOR)와, 배타적 부정 논리 합 게이트(XNOR)와 파워 다운 모드시 활성화되는 파워 다운 신호(PD)를 입력받는 부정 논리 곱 게이트(NAND)를 구비하며, 부정 논리 곱 게이트(NAND)에서 출력되는 정 제어 신호(CTR)를 반전하여 부 제어 신호(CTRB)를 출력하는 제5 반전부(INV5)를 구비한다.
이하, 도 3 의 집적 회로의 간단한 회로 동작을 살펴보기로 한다.
우선, 파워 다운 모드가 아닌 노말 동작시 즉, 차동 신호인 정 입력 신호(IN)와 부 입력 신호(INB)가 전달되는 동작에서는 파워 다운 신호(PD)가 논리'로우'가 되어 정 제어 신호(CTR)는 논리'하이'가 되고 부 제어 신호(CTRB)는 논리'로우'가 된다. 따라서, 제1 및 제2 전달 게이트(TG1, TG2)는 턴 온 되고, 제1 및 제2 전송 라인 각각과 래칭부(310)는 연결되며, 정 입력 신호(IN)와 부 입력 신호(INB)는 래칭부(310)에 의하여 전송 라인의 미스 매치를 막고 듀티 보정이 반영된다.
다음으로, 파워 다운 모드시 즉, 정 입력 신호(IN)와 부 입력 신호(INB)가 모두 논리'로우'가 되면, 파워 다운 신호(PD)가 논리'하이'가 되어 정 제어 신호(CTR)는 논리'로우'가 되고 부 제어 신호(CTB)는 논리'하이'가 된다. 따라서, 제1 및 제2 전달 게이트(TG1, TG2)는 턴 오프(turn off)되고, 제1 및 제2 전송 라인 각각과 래칭부(310)는 분리된다. 따라서, 제1 반전부(INV1)와 래칭부(310)의 직통 전류 경로와 제2 반전부(INV2)와 래칭부(310)의 직통 전류 경로는 형성되지 않게 된다.
전술한 바와 같이, 본 발명의 실시예에 따른 집적 회로는 정 입력 신호(IN)와 부 입력 신호(INB)가 서로 동일한 극성을 가지더라도 래칭부(310)를 분리하기 때문에 직통 전류 경로가 형성되지 않는다. 이어서, 직통 전류 경로가 형성되지 않는다는 것은 불필요한 전류 소모 현상이 발생하지 않는다는 것을 의미한다.
도 4 는 도 3 의 래칭부(310)의 또 다른 구성을 설명하기 위한 회로도이다.
도 4 는 도 3 과 비교하여 프리차징부(410)를 더 구비한다. 프리차징부(410)는 활성화 신호(EN)에 응답하여 래칭부(310)를 프리차징하기 하기 위한 것으로, 래칭부(310)의 입력단에 활성화 신호(EN)에 응답하여 공급 전원 전압(VDD)을 인가하기 위한 제1 PMOS 트랜지스터(PM1)를 구비한다. 여기서, 활성화 신호(EN)는 파워 다운 모드시 활성화되는 신호로써, 예컨대 파워 다운 신호(PD) 또는 정/부 제어 신호(CTR, CTRB)에 대응하는 신호가 될 수 있으며, 래칭부(310)가 제1 및 제2 전송 라인과 분리되는 경우 활성화되기만 하면 된다.
이어서, 래칭부(310)는 이 활성화 신호에 응답하여 프리차징되고 이어서, 예정된 래칭 동작을 수행한다.
전술한 바와 같이, 본 발명의 실시예에 따른 집적 회로는 파워 다운 모드시 직통 전류 경로가 형성되지 않는다. 따라서, 직통 전류 경로로 인한 불필요한 전류 소모 현상이 발생하지 않으며, 이는 곧 직접 회로에서 소모되는 전력을 최소화할 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 래칭부 320 : 제1 연결 제어부
330 : 제2 연결 제어부 340 : 제어 신호 생성부

Claims (5)

  1. 제1 및 제2 전송 라인을 통해 전달되는 제1 및 제2 전송 신호를 래칭하기 위한 래칭부;
    파워 다운 모드시 상기 제1 전송 라인과 상기 래칭부 사이를 연결/분리하기 위한 제1 연결 제어부; 및
    상기 파워 다운 모드시 상기 제2 전송 라인과 상기 래칭부 사이를 연결/분리하기 위한 제2 연결 제어부
    를 구비하는 집적 회로.
  2. 제1항에 있어서,
    상기 래칭부는 상기 파워 다운 모드시 예정된 래칭 동작을 수행하는 것을 특징으로 하는 집적 회로.
  3. 제1 및 제2 전송 라인을 통해 전달되는 제1 및 제2 전송 신호를 래칭하기 위한 래칭부;
    파워 다운 모드시 상기 제1 및 제2 전송 신호에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성부; 및
    상기 제어 신호에 응답하여 상기 제1 및 제2 전송 라인과 상기 래칭부 사이를 각각 연결/분리하기 위한 제1 및 제2 연결 제어부
    를 구비하는 집적 회로.
  4. 제3에 있어서,
    상기 제1 및 제2 전송 신호는 상기 파워 다운 모드시 동일한 극성을 가지는 것을 특징으로 하는 집적 회로.
  5. 제3항에 있어서,
    상기 래칭부는 상기 제1 및 제2 전송 라인과 상기 래칭부의 분리 동작시 상기 래칭부를 프리차징하기 위한 프리차징부를 더 구비하는 집적 회로.
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