CN106981303B - 参考电流获取单元、只读存储器及电子装置 - Google Patents

Abstract

本发明提供一种用于只读存储器的参考电流获取单元、只读存储器及电子装置，其中该参考电流获取单元包括：电流镜电路，其包括至少一个输入支路和至少一个输出支路；参考电流支路，其用于为所述至少一个输入支路提供参考电流；开关电路，其连接在所述参考电流支路和所述至少一个输入支路之间，以在控制端信号的作用下控制所述参考电流支路和所述至少一个输入支路之间的导通。本发明提供的。本发明提供的参考电流获取单元大大降低了漏电流，从而降低了器件功耗。本发明的只读存储器及电子装置由于具有该参考电流获取单元，因而具有类似的优点。

Description

参考电流获取单元、只读存储器及电子装置

技术领域

本发明涉及集成电路技术领域，具体而言涉及一种用于只读存储器的参考电流获取单元、只读存储器及电子装置。

背景技术

在只读存储器(ROM)中，设计有参考电流获取单元，该参考电流获取单元包括电流镜电路，以复制微存储单元(该微存储单元存在于只读存储器的逻辑电路部分，而不是存储阵列部分，且与存储阵列中的存储单元完全相同)在读操作时的读电流以获得稳定的参考电流，该稳定的参考电流会影响只读存储器的读裕度(read margin)。图1示出一种用于只读存储器的参考电流获取单元电路示意图。如图1所示，图中PM1、PM4、PNM5、M0组成电流镜电路，用于复制微存储单元NM1的读电流，以在读操作时为位线进行预充电。图1所示电路中，PM1、PM4、PNM5组成电流镜的输入支路，其栅、漏端连接在一起，当该电路稳定时，PM1、PM4、PNM5栅、漏端的电压Vref处于稳定状态，在Vref的偏置下，输出支路的晶体管M0输出端镜像电流，从而为位线进行预充电。在图1的示例中，微存储单元NM1上的读电流为PM1、PM4、PNM5组成的输入支路提供参考电流，当PM1、PM4、PNM5相同时，在晶体管M0输出端的镜像电流为NM1上读电流的三分之一。为了控制输出的镜像电流和参考电流(微存储单元NM1上的读电流)的比例，可以为PM1、PNM5设置开关管，如图中PM2、PM3，此处为了简便将PM2、PM3设置为始终导通状态，实际上其可以在开关电路的控制下实现开关，以控制镜像电流和微存储单元NM1上的读电流的比例。

图1所示的电流镜电路，虽然可以获得稳定的参考电流，但是，由于微存储单元NM1上始终导通，存在非常大的漏电流，增加了功耗。

因此，有必要提出一种新的用于只读存储器的参考电流获取单元，以解决上述存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供用于只读存储器的参考电流获取单元，其包括：电流镜电路，其包括至少一个输入支路和至少一个输出支路；参考电流支路，其用于为所述至少一个输入支路提供参考电流；开关电路，其连接在所述参考电流支路和所述至少一个输入支路之间，以在控制端信号的作用下控制所述参考电流支路和所述至少一个输入支路之间的导通。

优选地，所述至少一个输入支路中的每个输入支路均包括输入MOS晶体管，每个所述输入MOS晶体管的栅端和漏端连接在一起，形成参考电压端，每个所述输入MOS晶体管的源端与工作电源或低电平连接；所述至少一个输出支路中的每个输出支路均包括输出MOS晶体管，每个所述输出MOS晶体管的源端与工作电源或低电平连接，漏端与输出端连接，栅端与所述参考电压端连接。

优选地，所述输入MOS晶体管和输出MOS晶体管均为PMOS管，每个所述输入PMOS晶体管的源端与工作电源连接，每个所述输出PMOS晶体管的源端与工作电源连接。

优选地，所述开关电路包括第一反相器和开关晶体管，其中所述开关晶体管连接在所述参考电流支路的输出端和所述至少一个输入支路之间；所述第一反相器的输入端与所述控制端连接，所述反相器的输出端与所述开关晶体管的栅端连接。

优选地，所述开关晶体管为NMOS管。

优选地，还包括下拉电路，所述下拉电路包括下拉晶体管和边沿检测电路；所述下拉晶体管连接在低电平和所述参考电压端之间；所述边沿检测电路与所述下拉晶体管的栅端连接，用于在所述控制端信号处于下降沿时控制所述下拉晶体管的导通。

优选地，所述边沿检测电路包括延时电路、与非门和第二反相器，其中所述延时电路的输入端与所述第一反相器的输出端连接，用于使所述延时电路的输出端信号相比所述第一反相器的输出端信号具有延时；所述与非门的两个输入端分别与所述第一反相器的输出端和所述延时电路的输出端连接；所述第二反相器的输入端与所述与非门的输出端连接，所述第二反相器的输出端与所述下拉晶体管的栅端连接。

优选地，所述下拉晶体管为NMOS管。

优选地，所述参考电流支路包括处于导通状态时用作微存储单元的NMOS晶体管。

优选地，所述至少一个输入支路和至少一个输出支路分别具有对应的开关电路以控制对应的输入支路或输出支路的打开与关断。

本发明提供的参考电流获取单元，由于在所述参考电流支路和所述至少一个输入支路之间设置有开关电路，通过所述开关电路可以控制所述参考电流支路和所述至少一个输入支路之间的导通，与参考电流支路和所述至少一个输入支路之间始终导通相比，大大降低了漏电流，从而降低了器件功耗。本发明另一方面提供一种只读存储器，包括逻辑控制单元和存储阵列，其中所述逻辑控制单元包括本发明提供的上述用于只读存储器的参考电流获取单元。

本发明再一方面提供一种电子装置，其包括本发明提供的上述只读存储器以及与所述只读存储器连接的电子组件。

本发明提出只读存储器以及电子装置，由于具有上述用于只读存储器的参考电流获取单元，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出一种用于只读存储器的参考电流获取单元电路示意图；

图2示出根据本发明实施例一的参考电流获取单元的电路示意图；

图3为图2所示的参考电流获取单元的电路仿真结果图示；

图4A示出根据本发明实施例二的参考电流获取单元的电路示意图；

图4B示出边沿检测电路的电路示意图；

图5为图4A所示的参考电流获取单元的电路仿真结果图示。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本发明提供一种用于只读存储器的参考电流获取单元，包括：电流镜电路，其包括至少一个输入支路和至少一个输出支路；参考电流支路，其用于为所述至少一个输入支路提供参考电流；开关电路，其连接在所述参考电流支路和所述至少一个输入支路之间，以在控制端信号的作用下控制所述参考电流支路和所述至少一个输入支路之间的导通。

其中，所述至少一个输入支路中的每个输入支路包括输入MOS晶体管，每个所述输入MOS晶体管的栅端和漏端连接在一起，形成参考电压端，每个所述输入MOS晶体管的源端与工作电源连接；所述至少一个输出支路中的每个输出支路包括输出MOS晶体管，每个所述输出MOS晶体管的源漏分别于工作电源和输出端连接，每个所述输出MOS晶体管的栅端与所述参考电压端连接。

所述开关电路包括第一反相器和开关晶体管，所述开关晶体管连接在所述参考电流支路的输出端和所述至少一个输入支路之间；所述第一反相器的输入端与所述控制端连接，所述反相器的输出端与所述开关晶体管的栅端连接。

本发明提供的参考电流获取单元，由于在所述参考电流支路和所述至少一个输入支路之间设置有开关电路，通过所述开关电路可以控制所述参考电流支路和所述至少一个输入支路之间的导通，与参考电流支路和所述至少一个输入支路之间始终导通相比，大大降低了漏电流，从而降低了器件功耗。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

图2示出根据本发明实施例一的参考电流获取单元的电路示意图；图3为图2所示的参考电流获取单元的电路仿真结果图示。下面结合图2和图3对本实施例的参考电流获取单元进行详细描述。

如图2所示，本实施例的参考电流获取单元包括微存储单元NM1、开关电路和电流镜电路。

其中，微存储单元NM1为NMOS晶体管，该NMOS晶体管的栅端与工作电源VDD连接，源端与低电平VSS，比如地连接，漏端通过开关电路与电流镜电路连接。在本实施例中，微存储单元NM1在工作电源VDD作用下始终导通，为电流镜电路提供参考电流。

开关电路(图中虚线框图所示部分)包括开关晶体管NM13和第一反相器Inv1，第一反相器Inv1的输入端与控制端CEN连接，输出端CE与开关晶体管NM13的栅端连接，开关晶体管NM13示例性地为NMOS晶体管，其源漏分别与微存储单元NM1的漏端和电流镜电路连接。在控制端CEN信号作用下可实现开关晶体管NM13的导通与关闭，从而实现微存储单元NM1与电流镜电路之间的导通与关闭。

示例性，在本实施例中，当CEN信号为低电平时，开关晶体管NM13导通，使得微存储单元NM1与电流镜电路之间的导通；而当CEN信号为高电平时，开关晶体管NM13关闭，使得微存储单元NM1与电流镜电路之间的关断。

电流镜电路包括由PM4、PM1和PM5构成的三个输入支路以及M0构成的输出支路。其中，PM4、PM1和PM5为PMOS晶体管，且各自的源端和栅端连接在一起，并彼此连接形成参考电压端Vref，漏端与工作电源VDD连接。输出支路M0为PMOS晶体管，其栅端与参考电压端Vref连接，源端和漏端分别与工作电源VDD和输出端OUT，输出支路M0在参考电压Vref偏置下，输出输入支路的镜像电流，在本实施例中，由于微存储单元NM1提供的参考电流分配至三个输入支路，因而输出支路M0的输出电流为NM1提供的参考电流的三分之一。

可以理解的是，上述输出支路M0的输出电流为NM1提供的参考电流的三分之一的结果是基于PM4、PM1、PM5和M0完全相同获得，即PM4、PM1、PM5和M0的栅极宽长比相同，而在其它实施方式中，也可以通过调整PM4、PM1、PM5和M0的栅极宽长比来调整输出电流与参考电流的比例，进而获得所需要的输出电流。

进一步地，为了更好地控制输出电流与参考电流的比例，以可以根据需要进行调整，在电流镜电路中，还可以为每个输入支路设置开关电路，如图2所示，为PM1和PM5的输入支路设置开关电路，即，在PM1和PM5的源端和工作电源VDD之间，接入开关晶体管PM2和PM3，通过相应的开关电路和控制信号来控制PM2和PM3的导通，从而控制PM1和PM5的输入支路的导通，进而调整输出电流与参考电流的比例，获得所需要的输出电流。需要明确的是，图2中为了简便，将开关晶体管PM2和PM3，示意为导通状态，实际上其在开关电路或控制信号作用下来根据需要导通或关断。

本实施例的参考电流获取单元，由于在所述参考电流支路和所述电流镜的输入支路之间设置有开关电路，通过所述开关电路可以控制所述参考电流支路和电流镜的输入支路之间的导通，与参考电流支路和所述电流镜的输入支路之间始终导通相比，大大降低了漏电流，在测试发现可使漏电流降低近千倍，效果显著，大大降低了器件功耗。

可以理解的是，虽然在本实施例中，电流镜电路包括三个输入支路和一个输出支路，但是在其它实施方式中，也可根据需要设置其他数量的输入支路和输出支路，其均涵盖在本发明的范围内。

还可以理解的是，虽然在本实施例中，微存储器为NMOS管，电流镜电路由PMOS晶体管构成，但在其它实施方式中，也可根据需要改变其他各晶体管的类型，并相应调整连接关系即可，比如与工作电源VDD可能改为与低电平VSS或地相连，反之亦然，但只要根据本发明的原理即可实现相同的目的，因而也涵盖在本发明的范围内。

图3为图2所示的参考电流获取单元的电路仿真结果图示。其中CLK为只读存储器的时钟波形图，CEN为控制端信号的波形图，VREF为参考电压端的波形图。由图2和图3可知，当控制端CEN的信号为低电平时，开关晶体管NM13导通，微存储器单元NM1和电流镜电路之间导通，从而有电流输出，通过控制端CEN的信号可以实现在需要时使电流镜电路输出电流，在不需要时则无电流输出，从而可以降低漏电流和功耗。

然而，由图3可知，当控制端CEN的信号的下降沿到来时，参考电压端的信号需要经过很长时间才能达到稳定，即，CEN下降沿建立时间很长，甚至超过一个时钟周期，即，在控制端CEN的信号的下降沿到来时，输出电流经过一个时钟周期后才能稳定，这制约了存储器读操作的速度，影响了器件性能。为此，本发明进一步地提供一种改进的参考电流获取单元，其将在下文中描述。

实施例二

图4A示出根据本发明实施例二的参考电流获取单元的电路示意图；图4B示出边沿检测电路的电路示意图；图5为图4A所示的参考电流获取单元的电路仿真结果图示。下面结合图4A、图4B和图5对本实施例的参考电流获取单元进行详细描述。

如图4A所示，本实施例的参考电流获取单元与图2所示的参考电流获取单元均包括微存储单元NM1、开关电路和电流镜电路。其中微存储单元NM1、开关电路和电流镜电路的组成和连接关系与图2所示一样，具体可以参照实施一中的相关描述，在此不再赘述。

本实施例的参考电流获取单元，与实施例一的参考电流获取单元不同之处在于增加了下拉电路，该下拉电路包括下拉晶体管M1和边沿检测电路，其中所述下拉晶体管M1连接在低电平VSS和所述参考电压端Vref之间，所述边沿检测电路与所述下拉晶体管M1的栅端连接，用于在所述控制端CEN信号处于下降沿时控制所述下拉晶体管M1导通，从而下拉参考电压Vref，以使参考电压Vref尽快达到稳定状态。

如图4B所示，所述边沿检测电路包括延时电路、与非门nand2、第二反相器Inv2，其中所述延时电路的输入端与所述第一反相器的输出端CE连接，用于使所述延时电路的输出端信号相比所述第一反相器的输出端CE信号具有延时。所述与非门nand2的两个输入端A、B分别与所述延时电路的输出端和所述第一反相器的输出端CE连接。所述第二反相器Inv2的输入端与所述与非门nand2的输出端连接，所述第二反相器Inv2的输出端PD与所述下拉晶体管M1的栅端连接。

示例性，在本实施中，所述下拉晶体管M1为NMOS管，所述延时电路由奇数个反相器构成，在延时电路作用下与非门nand2的两个输入端A、B处的信号为具有一定延时的反相信号，这样，只要在该两个具有一定延时的反相信号的相遇处(即均是高电平的时刻)，第二反相器Inv2的输出端PD处的信号才为高电平，从而打开下拉晶体管M1，从而下拉参考电压Vref，以使其尽快达到稳定。

如图5所示，在本实施例中，在边沿检测电路作用下，当控制端CEN信号下降沿到来时，通过边沿检测电路产生一个短的脉冲信号，打开下拉晶体管M1，从而下拉参考电压Vref，以使其尽快达到稳定。由图5可知，在本实施中，由于增加了下拉电路，产生的短脉冲PD会使下拉管M1打开，Vref电压很快下降到稳定的状态，CEN的下降沿需要提前的时间就可以缩短，即建立时间缩短从而提高了存储器读操作的速度和性能。

实施例三

本发明的再一个实施例提供一种只读存储器和具有该只读存储器的电子装置。其中所述只读存储器包括逻辑控制单元和存储阵列，所述逻辑控制单元包括如上所述的用于只读存储器的参考电流获取单元。所述种电子装置包括该只读存储器以及与该只读存储器连接的电子组件

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种用于只读存储器的参考电流获取单元，其特征在于，包括：

电流镜电路，其包括至少一个输入支路和至少一个输出支路，所述至少一个输入支路中的每个输入支路均包括输入PMOS晶体管，每个所述输入PMOS晶体管的栅端和漏端连接在一起，形成参考电压端，每个所述输入PMOS晶体管的源端与工作电源连接，所述至少一个输出支路中的每个输出支路均包括输出PMOS晶体管，每个所述输出PMOS晶体管的源端与工作电源或低电平连接，漏端与输出端连接，栅端与所述参考电压端连接；

参考电流支路，其用于为所述至少一个输入支路提供参考电流；

开关电路，其连接在所述参考电流支路和所述至少一个输入支路之间，以在控制端信号的作用下控制所述参考电流支路和所述至少一个输入支路之间的导通；

下拉电路，

所述下拉电路包括下拉晶体管和边沿检测电路；

所述下拉晶体管连接在低电平和所述参考电压端之间；

所述边沿检测电路与所述下拉晶体管的栅端连接，用于在所述控制端信号处于下降沿时控制所述下拉晶体管的导通。

2.根据权利要求1所述的参考电流获取单元，其特征在于，所述开关电路包括第一反相器和开关晶体管，其中

所述开关晶体管连接在所述参考电流支路的输出端和所述至少一个输入支路之间；

所述第一反相器的输入端与所述控制端连接，所述反相器的输出端与所述开关晶体管的栅端连接。

3.根据权利要求2所述的参考电流获取单元，其特征在于，所述开关晶体管为NMOS管。

4.根据权利要求2所述的参考电流获取单元，其特征在于，所述边沿检测电路包括延时电路、与非门和第二反相器，其中

所述延时电路的输入端与所述第一反相器的输出端连接，用于使所述延时电路的输出端信号相比所述第一反相器的输出端信号具有延时；

所述与非门的两个输入端分别与所述第一反相器的输出端和所述延时电路的输出端连接；

所述第二反相器的输入端与所述与非门的输出端连接，所述第二反相器的输出端与所述下拉晶体管的栅端连接。

5.根据权利要求3或4所述的参考电流获取单元，其特征在于，所述下拉晶体管为NMOS管。

6.根据权利要求1所述的参考电流获取单元，其特征在于，所述参考电流支路包括处于导通状态时用作微存储单元的NMOS晶体管。

7.根据权利要求1所述的参考电流获取单元，其特征在于，所述至少一个输入支路和至少一个输出支路分别具有对应的开关电路以控制对应的输入支路或输出支路的打开与关断。

8.一种只读存储器，包括逻辑控制单元和存储阵列，其特征在于，所述逻辑控制单元包括如权利要求1-7之一所述的用于只读存储器的参考电流获取单元。

9.一种电子装置，其特征在于，包括如权利要求8所述的只读存储器以及与所述只读存储器连接的电子组件。

Images