CN107293327B - 基准电流获取电路、只读存储器及电子设备 - Google Patents

基准电流获取电路、只读存储器及电子设备 Download PDF

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Abstract

一种基准电流获取电路、只读存储器及电子设备，基准电流获取电路包括：电流镜电路，适于根据参考电流输出基准电流，电流镜电路包括至少一个电流输入支路和至少一个电流输出支路，所述至少一个电流输入支路和至少一个电流输出支路在参考节点连接；开关电路，其第一端输入有参考电流，其第二端连接至少一个电流输入支路，其控制端输入有片选信号，片选信号控制参考电流流入至少一个电流输入支路；下拉电路，为参考节点提供对地的放电通路；脉冲生成电路，适于根据片选信号控制放电通路在上电预设时间内由片选信号的边沿触发而导通，并控制放电通路在上电预设时间后始终保持关断。本发明可解决只读存储器中提供给灵敏放大器的基准电流不稳定的问题。

Description

基准电流获取电路、只读存储器及电子设备
技术领域
本发明涉及电子技术领域，特别涉及一种基准电流获取电路、只读存储器及电子设备。
背景技术
只读存储器(Read-Only Memory，ROM)所存储的数据，与随机存取存储器(RandomAccess Memory，RAM)那样能被快速地加以改写不同，它一般为预先写入，在其工作过程中所述数据只能被读出。由于ROM所存储的数据稳定，断电后数据不丢失，并且其结构较简单，读出较方便，因而常用于存储各种固定程序和数据。
在ROM设计中，需要为其内部的灵敏放大器提供一个稳定的基准电流，此基准电流的稳定性将影响ROM中读数的稳定性和准确性。所述基准电流一般提供于一个基准电流获取电路，所述基准电流获取电路中一般包括有电流镜电路，而当电流镜电路内部的参考电压不稳定时，将影响到电流镜所输出的所述基准电流。
因此，现有技术中存在着只读存储器中提供给灵敏放大器的基准电流不稳定的技术问题。
发明内容
本发明解决的技术问题是现有技术的只读存储器中提供给灵敏放大器的基准电流不稳定的问题。
为解决上述技术问题，本发明实施例提供一种基准电流获取电路，包括：电流镜电路，适于根据参考电流输出基准电流，所述电流镜电路包括至少一个电流输入支路和至少一个电流输出支路，所述至少一个电流输入支路和所述至少一个电流输出支路在参考节点连接；开关电路，所述开关电路的第一端输入有所述参考电流，所述开关电路的第二端连接所述至少一个电流输入支路，所述开关电路的控制端输入有片选信号，所述片选信号控制所述参考电流流入所述至少一个电流输入支路；下拉电路，连接所述参考节点，适于为所述参考节点提供对地的放电通路；脉冲生成电路，适于根据所述片选信号产生控制所述下拉电路的控制脉冲信号，以控制所述放电通路在上电预设时间内由所述片选信号的边沿触发而导通，并控制所述放电通路在上电预设时间后始终保持关断。
可选地，所述脉冲生成电路包括：第一脉冲生成单元，适于生成第一脉冲信号，所述第一脉冲信号在上电时为第一逻辑电平，并在上电预设时间后翻转为不同于所述第一逻辑电平的第二逻辑电平并保持不变；第二脉冲生成单元，适于对所述片选信号进行边沿检测以生成第二脉冲信号；逻辑单元，适于对所述第一脉冲信号与所述第二脉冲信号进行逻辑运算，以输出所述控制脉冲信号。
可选地，所述第一脉冲生成单元包括：充电电路，具有充电节点，在上电时向所述充电节点充电，所述充电节点作为所述充电电路的输出端；锁存电路，适于对所述充电节点的电平进行锁存；逻辑电路，适于对所述锁存电路输出端输出的电平进行逻辑运算，以输出所述第一脉冲信号。
可选地，所述充电电路包括：开关单元，所述开关单元的第一端连接电源，所述开关单元在上电时导通；第一电容，所述第一电容的第一端连接所述开关单元的第二端并连接所述充电节点，所述第一电容的第二端接地。
可选地，所述开关单元包括第一NMOS晶体管，所述第一NMOS晶体管的栅极连接电源，所述第一NMOS晶体管的漏极和源极分别连接所述开关单元的第一端和第二端。
可选地，所述锁存电路包括：第一反相器和第二反相器，其中，所述第一反相器的输出端连接所述第二反相器的输入端并连接所述充电节点，所述第一反相器的输入端连接所述第二反相器的输出端并作为所述锁存电路的输出端。
可选地，所述第一脉冲生成单元还包括：第二电容，所述第二电容的第一端和第二端分别连接电源和所述锁存电路的输出端。
可选地，所述逻辑电路包括奇数个级联的反相器。
可选地，所述逻辑电路包括三个级联的反相器，分别为级联的第三反相器、第四反相器和第五反相器；所述第一脉冲生成单元还包括：第三电容，所述第三电容的第一端和第二端分别连接所述第三反相器的输出端和地。
可选地，所述第二脉冲生成单元包括：第六反相器，输入有所述片选信号，输出第三脉冲信号；延迟电路，用于对所述第三脉冲信号进行延迟，以输出第四脉冲信号；与非门电路，所述与非门电路的第一输入端和第二输入端分别输入所述第三脉冲信号和第四脉冲信号，所述与非门电路的输出端输出所述第二脉冲信号；其中，所述延迟电路包括奇数个级联的反相器。
可选地，所述逻辑单元包括或非门，所述或非门的第一输入端和第二输入端分别输入有所述第一脉冲信号和第二脉冲信号，所述或非门的输出端输出所述控制脉冲信号。
可选地，还包括：参考电流源，适于为所述至少一个输入电流支路提供参考电流。
为了解决以上所述的技术问题，本发明实施例还公开了一种只读存储器，包括以上所述的基准电流获取电路。
此外，为了解决以上所述的技术问题，本发明实施例还公开了一种电子设备，包括以上所述的只读存储器。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例在现有的基准电流获取电路基础上，引入了新的脉冲生成电路，并且，进一步而言，所述脉冲生成电路可以包括：第一脉冲生成单元、第二脉冲生成单元以及逻辑单元，其中，所述第一脉冲生成单元适于生成第一脉冲信号，所述第一脉冲信号在上电时为第一逻辑电平，并在上电预设时间后翻转为不同于所述第一逻辑电平的第二逻辑电平并保持不变，第二脉冲生成单元，适于对片选信号进行边沿检测以生成第二脉冲信号，逻辑单元，适于对第一脉冲信号与第二脉冲信号进行逻辑运算，以输出控制脉冲信号。因此，所述脉冲生成电路可根据片选信号产生控制本实施例中下拉电路的脉冲信号，以控制其放电通路在上电预设时间内由片选信号的边沿触发而导通，并控制其放电通路在上电预设时间后始终保持关断，使得本实施例中的下拉通路仅开启一次，而后不会受到片选信号的频繁触发而开启，以避免参考节点的电压持续的被逐渐拉低，以保证参考节点VREF的电压稳定性，根据电流镜电路的特性，使得本实施例输出的基准电流稳定，当所述基准电流作为灵敏放大器的基准电流使用时，可以保证包括本实施例基准电流获取电路的只读存储器的读数准确性。
附图说明
图1是现有的一种基准电流获取电路的电路图；
图2是图1所示基准电流获取电路中时钟信号CLK、片选信号CEN以及所述参考节点A处的电压VREF的仿真波形图；
图3是本发明实施例一种基准电流获取电路的示意性结构框图；
图4是本发明实施例脉冲生成电路的示意性结构框图；
图5是本发明实施例第一脉冲生成单元的电路图；
图6是本发明实施例基准电流获取电路中若干脉冲信号的时序波形图。
具体实施方式
如背景技术部分所述，在现有技术的只读存储器中，基准电流获取电路存在输出的基准电流不稳定的问题。
本申请发明人对现有技术进行了分析。图1是现有的一种基准电流获取电路的电路图。如图1所示，现有的基准电流获取电路100可以包括：电流镜电路10，适于根据参考电流IREF1输出基准电流IREF2，所述电流镜电路10可以包括至少一个电流输入支路(图1中绘示出三个电流输入支路，分别由PMOS晶体管MP1、MP2以及MP3组成)和至少一个电流输出支路(图1中未示出)，所述至少一个电流输入支路和所述至少一个电流输出支路在参考节点A连接，所述参考节点的电压记为VREF；开关NMOS管MN1，所述开关NMOS管MN1源极输入有所述参考电流IREF1，所述开关NMOS管MN1的漏极连接所述至少一个电流输入支路，所述开关NMOS管MN1的栅极输入有片选信号CEN经反相器INV1反相后得到的信号CE，所述片选信号CEN控制所述参考电流IREF1流入所述至少一个电流输入支路；下拉NMOS管MN2，连接所述参考节点A，适于为所述参考节点A提供对地的放电通路。继续参照图1，所述基准电流获取电路100还包括：边沿检测电路20，适于根据所述片选信号CEN产生控制所述下拉电路的脉冲信号PD，以控制所述下拉NMOS管MN2对地导通。具体地，所述边沿检测电路20可以包括：延迟电路1，用于对所述片选信号CEN进行延迟，以输出信号P1；与非门2，所述与非门2的第一输入端和第二输入端分别输入所述信号P1和信号CE，所述与非门2的输出端输出信号P2；反相器INV2，对所述信号P2进行反相以输出所述脉冲信号PD。在现有的基准电流获取电路100中，为了降低片选信号CEN第一个下降沿的建立时间，在电路中设计了下拉NMOS管MN2，并且利用片选信号CEN生成较短的脉冲信号PD以控制所述下拉NMOS管MN2的下拉时间。
图2是图1所示基准电流获取电路中时钟信号CLK、片选信号CEN以及所述参考节点A处的电压VREF的仿真波形图。如图2所示，在外部的时钟信号CLK的作用下，片选信号CEN为低电平有效的脉冲信号，当片选信号CEN被频繁激活时，参考节点A在片选信号CEN的下降沿作用下，也被连续地下拉，随着片选信号CEN的下降沿的不断作用，参考节点A处的电压VREF的电压会越来越低，而由于电流镜的特性，VREF的不稳定将使得基准电流获取电路100所输出的基准电流IREF2不稳定。在只读存储器中，所述基准电流IREF2是提供给灵敏放大器使用的基准电流，其不稳定性将影响到只读存储器的读数稳定性。根据以上分析可知，在现有技术的只读存储器中，基准电流获取电路存在输出的基准电流不稳定的问题。
本发明实施例提出一种基准电流获取电路，通过提高所述参考节点A的电压VREF的稳定性，进而提高所述基准电流IREF2的稳定性，以解决只读存储器中输出的基准电流不稳定的问题。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明实施例一种基准电流获取电路的示意性结构框图。
如图3所示，本发明实施例所提供的基准电流获取电路200可以包括：
电流镜电路10，适于根据参考电流IREF1输出基准电流IREF2，所述电流镜电路10可以包括至少一个电流输入支路(图未示)和至少一个电流输出支路(图未示)，其中，所述至少一个电流输入支路和至少一个电流输出支路可以参照图1所示的现有的基准电流获取电路100，此处不再赘述，所述至少一个电流输入支路和所述至少一个电流输出支路在参考节点A连接；
开关电路20，所述开关电路20的第一端输入有所述参考电流IREF1，所述开关电路20的第二端连接所述至少一个电流输入支路，所述开关电路20的控制端输入有片选信号CEN，所述片选信号CEN控制所述参考电流IREF1流入所述至少一个电流输入支路；
下拉电路30，连接所述参考节点A，适于为所述参考节点A提供对地的放电通路；
脉冲生成电路40，适于根据所述片选信号CEN产生控制所述下拉电路30的控制脉冲信号PD，以控制所述下拉电路30的放电通路在上电预设时间内由所述片选信号CEN的边沿触发而导通，并控制所述下拉电路30的放电通路在上电预设时间后始终保持关断。
本发明实施例在现有的基准电流获取电路100的基础上，引入了新的脉冲生成电路40，所述脉冲生成电路40根据片选信号CEN产生控制本实施例中下拉电路30的脉冲信号，以控制下拉电路30的放电通路在上电预设时间内由片选信号CEN的边沿触发而导通，并控制下拉电路30的放电通路在上电预设时间后始终保持关断或维持关断状态不变，使得本实施例中的下拉通路30仅开启一次，而后不会受到片选信号CEN的频繁触发而开启，避免参考节点A的电压持续的被逐渐拉低，以保证参考节点A的电压稳定性，根据电流镜特性，使得本实施例输出的基准电流IREF2稳定，当所述基准电流IREF2作为灵敏放大器的基准电流使用时，可以保证包括本实施例基准电流获取电路的只读存储器的读数准确性。
图4是本发明实施例脉冲生成电路40的示意性结构框图。
如图4所示，在本发明实施例中，所述脉冲生成电路40可以包括：
第一脉冲生成单元401，适于生成第一脉冲信号PU，所述第一脉冲信号PU在上电时为第一逻辑电平，并在上电预设时间后翻转为不同于所述第一逻辑电平的第二逻辑电平并保持不变；其中，所述第一逻辑电平可以为逻辑低电平，所述第二逻辑电平可以为逻辑高电平，二者亦可以为相反的逻辑电平，本实施例不进行特殊限制；
第二脉冲生成单元402，适于对所述片选信号CEN进行边沿检测以生成第二脉冲信号P2；
逻辑单元403，适于对所述第一脉冲信号PU与所述第二脉冲信号P2进行逻辑运算，以输出所述控制脉冲信号PD。
图5是本发明实施例第一脉冲生成单元401的电路图。
在具体实施中，所述第一脉冲生成单元401可以包括：
充电电路404，具有充电节点B，在上电时向所述充电节点B充电，所述充电节点B作为所述充电电路404的输出端；
锁存电路405，适于对所述充电节点B的电平进行锁存；
逻辑电路406，适于对所述锁存电路405输出端输出的电平进行逻辑运算，以输出所述第一脉冲信号PU。
在具体实施中，所述充电电路404可以包括：
开关单元4041，所述开关单元4041的第一端连接电源VDD，所述开关单元4041在上电时导通；
第一电容C1，所述第一电容C1的第一端连接所述开关单元4041的第二端并连接所述充电节点B，所述第一电容C1的第二端接地。
在具体实施中，所述开关单元4041可以包括第一NMOS晶体管MN1，所述第一NMOS晶体管MN1的栅极连接电源VDD，所述第一NMOS晶体管MN1的漏极和源极分别连接所述开关单元4041的第一端和第二端。
在具体实施中，所述第一电容C1可以为第二NMOS晶体管MN2，所述第二NMOS晶体管MN2的栅极作为所述第一电容C1的第一端，所述第二NMOS晶体管MN2的源极和漏极相连作为所述第一电容C1的第二端。所述第一电容C1亦可以为按照所述第二NMOS晶体管MN2的连接方式配置的多个NMOS晶体管串联或者并联，以方便调节所述第一电容C1的尺寸。
在具体实施中，所述锁存电路405可以包括：第一反相器INV1和第二反相器INV2，其中，所述第一反相器INV1的输出端连接所述第二反相器INV2的输入端并连接所述充电节点B，所述第一反相器INV1的输入端连接所述第二反相器INV2的输出端并作为所述锁存电路405的输出端。或者，该锁存电路405也可以是本领域技术人员所熟知的其他锁存器结构。
在具体实施中，所述第一脉冲生成单元401还可以包括：第二电容C2，所述第二电容C2的第一端和第二端分别连接电源VDD和所述锁存电路405的输出端，适于进一步地稳定所述锁存电路405的输出端的初始状态。
在具体实施中，所述第二电容C2可以为第三NMOS晶体管MN3，所述第三NMOS晶体管MN3的栅极作为所述第二电容C2的第一端，所述第三NMOS晶体管MN3的源极和漏极相连作为所述第二电容C2的第二端。所述第二电容C2亦可以为按照所述第三NMOS晶体管MN3的连接方式配置的多个NMOS晶体管串联或者并联，以方便调节所述第二电容C2的尺寸。
所述逻辑电路406可以包括奇数个级联的反相器，本实施例中的逻辑电路406可以包括三个级联的反相器，分别为级联的第三反相器INV3、第四反相器INV4和第五反相器INV5。
所述第一脉冲生成单元401还可以包括：第三电容C3，所述第三电容C3的第一端和第二端分别连接所述第三反相器INV3的输出端和地，所述第三电容C3适于作为负载电容，也可以在上电时确定所述第三反相器INV3的初始状态。
在具体实施中，与所述第一电容C1和第二电容C2类似，所述第三电容C3可以为第四NMOS晶体管MN4，其连接方式请参照所述第一电容C1和第二电容C2，此处不再一一赘述。
在具体实施中，所述第二脉冲生成单元402可以包括：
第六反相器INV6，输入有所述片选信号CEN，输出第三脉冲信号CE；
延迟电路4021，用于对所述第三脉冲信号CE进行延迟，以输出第四脉冲信号P4；
与非门电路4022，所述与非门电路4022的第一输入端和第二输入端分别输入所述第三脉冲信号CE和第四脉冲信号P4，所述与非门电路4022的输出端输出所述第二脉冲信号P2。
具体地，所述延迟电路4021可以包括奇数个级联的反相器。
其中，所述第二脉冲信号P2的脉冲宽度可以由所述延迟电路4021的延迟时间决定。
需要说明的是，本发明实施例中的第二脉冲生成单元402仅以包括所述第六反相器INV6、延迟电路4021以及与非门电路4022为示例，可以完成所述片选信号CEN的边沿检测，却不以此为限，本发明实施例中的第二脉冲生成单元402还可以为其他可以检测片选信号CEN的电路，本实施例不做特殊限制。
在具体实施中，所述逻辑单元403可以包括或非门4031，所述或非门4031的第一输入端和第二输入端分别输入有所述第一脉冲信号PU和第二脉冲信号P2，所述或非门4031的输出端输出所述控制脉冲信号PD。
本发明实施例还可以包括：参考电流源(图未示)，适于为所述至少一个输入电流支路提供参考电流。
图6是本发明实施例基准电流获取电路中若干脉冲信号的时序波形图，其中，所述若干脉冲信号包括：将所述片选信号CEN反相后得到的第三脉冲信号CE、第四脉冲信号P4、第二脉冲信号P2、第一脉冲信号PU以及所述控制脉冲信号PD。
如图6所示，可以得出，本实施例中的第一脉冲发生单元401产生的第一脉冲信号PU在上电后的预设时间内为低电平，在所述预设时间后保持为高电平，所述第一脉冲信号PU经过与所述第二脉冲信号P2的逻辑运算后，所输出的控制脉冲信号PD在上电后为一个持续时间较短的有效电平为高电平的脉冲，而后时钟保持为低电平，这将使得所述持续时间较短的有效电平为高电平的脉冲可以控制所述下拉电路30对地形成放电通路，而后所述控制脉冲信号PD保持为低电平，则所述下拉电路30不会再被频繁地开启。
为了解决以上所述的技术问题，本实施例还公开一种只读存储器，包括以上所述的基准电流获取电路200。
为了解决以上所述的技术问题，本实施例还公开一种电子设备，包括以上所述的只读存储器，并具有数据读取较为稳定的特性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种基准电流获取电路，其特征在于，包括：
电流镜电路，适于根据参考电流输出基准电流，所述电流镜电路包括至少一个电流输入支路和至少一个电流输出支路，所述至少一个电流输入支路和所述至少一个电流输出支路在参考节点连接；
开关电路，所述开关电路的第一端输入有所述参考电流，所述开关电路的第二端连接所述至少一个电流输入支路，所述开关电路的控制端输入有片选信号，所述片选信号控制所述参考电流流入所述至少一个电流输入支路；
下拉电路，连接所述参考节点，适于为所述参考节点提供对地的放电通路；
脉冲生成电路，适于根据所述片选信号产生控制所述下拉电路的控制脉冲信号，以控制所述放电通路在上电预设时间内由所述片选信号的边沿触发而导通，并控制所述放电通路在上电预设时间后始终保持关断；
所述脉冲生成电路包括：
第一脉冲生成单元，适于生成第一脉冲信号，所述第一脉冲信号在上电时为第一逻辑电平，并在上电预设时间后翻转为不同于所述第一逻辑电平的第二逻辑电平并保持不变；
第二脉冲生成单元，适于对所述片选信号进行边沿检测以生成第二脉冲信号；
逻辑单元，适于对所述第一脉冲信号与所述第二脉冲信号进行逻辑运算，以输出所述控制脉冲信号。
2.如权利要求1所述的基准电流获取电路，其特征在于，所述第一脉冲生成单元包括：
充电电路，具有充电节点，在上电时向所述充电节点充电，所述充电节点作为所述充电电路的输出端；
锁存电路，适于对所述充电节点的电平进行锁存；
逻辑电路，适于对所述锁存电路输出端输出的电平进行逻辑运算，以输出所述第一脉冲信号。
3.如权利要求2所述的基准电流获取电路，其特征在于，所述充电电路包括：
开关单元，所述开关单元的第一端连接电源，所述开关单元在上电时导通；
第一电容，所述第一电容的第一端连接所述开关单元的第二端并连接所述充电节点，所述第一电容的第二端接地。
4.如权利要求3所述的基准电流获取电路，其特征在于，所述开关单元包括第一NMOS晶体管，所述第一NMOS晶体管的栅极连接电源，所述第一NMOS晶体管的漏极和源极分别连接所述开关单元的第一端和第二端。
5.如权利要求2所述的基准电流获取电路，其特征在于，所述锁存电路包括：第一反相器和第二反相器，其中，所述第一反相器的输出端连接所述第二反相器的输入端并连接所述充电节点，所述第一反相器的输入端连接所述第二反相器的输出端并作为所述锁存电路的输出端。
6.如权利要求5所述的基准电流获取电路，其特征在于，所述第一脉冲生成单元还包括：第二电容，所述第二电容的第一端和第二端分别连接电源和所述锁存电路的输出端。
7.如权利要求2所述的基准电流获取电路，其特征在于，所述逻辑电路包括奇数个级联的反相器。
8.如权利要求7所述的基准电流获取电路，其特征在于，所述逻辑电路包括三个级联的反相器，分别为级联的第三反相器、第四反相器和第五反相器；
所述第一脉冲生成单元还包括：第三电容，所述第三电容的第一端和第二端分别连接所述第三反相器的输出端和地。
9.如权利要求1所述的基准电流获取电路，其特征在于，所述第二脉冲生成单元包括：
第六反相器，输入有所述片选信号，输出第三脉冲信号；
延迟电路，用于对所述第三脉冲信号进行延迟，以输出第四脉冲信号；
与非门电路，所述与非门电路的第一输入端和第二输入端分别输入所述第三脉冲信号和第四脉冲信号，所述与非门电路的输出端输出所述第二脉冲信号；
其中，所述延迟电路包括奇数个级联的反相器。
10.如权利要求1所述的基准电流获取电路，其特征在于，所述逻辑单元包括或非门，所述或非门的第一输入端和第二输入端分别输入有所述第一脉冲信号和第二脉冲信号，所述或非门的输出端输出所述控制脉冲信号。
11.如权利要求1所述的基准电流获取电路，其特征在于，还包括：参考电流源，适于为所述至少一个电流输入支路提供参考电流。
12.一种只读存储器，其特征在于，包括权利要求1至11任一项所述的基准电流获取电路。
13.一种电子设备，其特征在于，包括权利要求12所述的只读存储器。
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