JPH05110397A - 同期式デイジタル回路 - Google Patents
同期式デイジタル回路Info
- Publication number
- JPH05110397A JPH05110397A JP3299869A JP29986991A JPH05110397A JP H05110397 A JPH05110397 A JP H05110397A JP 3299869 A JP3299869 A JP 3299869A JP 29986991 A JP29986991 A JP 29986991A JP H05110397 A JPH05110397 A JP H05110397A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timing
- lsi
- terminal
- digital circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 同期式ディジタル回路におけるタイミング調
整を可能とし、設計の容易化、及びＬＳＩの信頼性確保
を可能にする。 【構成】 所要のタイミングで入力される信号に基づい
て動作される回路１の入力端１０に、縦列接続された複
数個の遅延素子２と、各遅延素子２に並列接続された複
数個のヒューズ素子３とを介挿し、ＬＳＩの製造後に、
ヒューズ素子３を選択的に溶断することで、端子４から
入力されるタイミング信号の遅延量を変化させ、回路の
動作タイミングを調整することを可能とする。
整を可能とし、設計の容易化、及びＬＳＩの信頼性確保
を可能にする。 【構成】 所要のタイミングで入力される信号に基づい
て動作される回路１の入力端１０に、縦列接続された複
数個の遅延素子２と、各遅延素子２に並列接続された複
数個のヒューズ素子３とを介挿し、ＬＳＩの製造後に、
ヒューズ素子３を選択的に溶断することで、端子４から
入力されるタイミング信号の遅延量を変化させ、回路の
動作タイミングを調整することを可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路として構
成される同期式ディジタル回路に関し、特にタイミング
設計の容易化を可能にしたディジタル回路に関する。
成される同期式ディジタル回路に関し、特にタイミング
設計の容易化を可能にしたディジタル回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩは多機能化及び高機能化が
進み、これによる高集積度化が計られている。同様にカ
スタムＬＳＩについても数十万ゲート規模のＬＳＩが開
発されつつあり、又大規模化につれて回路設計の複雑度
も大幅に増加してきている。ところで、従来の順序回路
におけるラッチ回路及びフリップフロップ回路の周辺回
路では、図３に示すように、Ｄフリップフロップ回路１
のクロック端子１０に入力させるクロック信号として、
ＬＳＩ外部からクロック信号端子４を通して入力された
クロック信号をクロックバッファ回路１１で増幅し、又
は波形整形した信号を用いている。
進み、これによる高集積度化が計られている。同様にカ
スタムＬＳＩについても数十万ゲート規模のＬＳＩが開
発されつつあり、又大規模化につれて回路設計の複雑度
も大幅に増加してきている。ところで、従来の順序回路
におけるラッチ回路及びフリップフロップ回路の周辺回
路では、図３に示すように、Ｄフリップフロップ回路１
のクロック端子１０に入力させるクロック信号として、
ＬＳＩ外部からクロック信号端子４を通して入力された
クロック信号をクロックバッファ回路１１で増幅し、又
は波形整形した信号を用いている。
【０００３】或いは、ＬＳＩ外部からのクロック信号と
他の信号とを信号処理して生成した内部クロック信号を
用いている。尚、同図で、５はデータ入力端子、６はセ
ット端子、７は正出力端子、８は補出力端子、９はリセ
ット端子である。
他の信号とを信号処理して生成した内部クロック信号を
用いている。尚、同図で、５はデータ入力端子、６はセ
ット端子、７は正出力端子、８は補出力端子、９はリセ
ット端子である。
【０００４】
【発明が解決しようとする課題】このような回路構成の
従来の同期式ディジタル回路では、Ｄフリップフロップ
回路１の動作タイミングの設計に際しては、入力される
クロック信号を処理するクロックバッファ回路１１や処
理回路をＤフリップフロップ回路の動作タイミングに合
わせて設計する必要がある。しかしながら、ＬＳＩの回
路規模が大きくなればなる程、このようなタイミング設
計をする箇所が増加することになり、回路設計を行う上
での複雑度が増加する。又、これにつれて回路設計のＴ
ＡＴ時間も延びるという問題がある。
従来の同期式ディジタル回路では、Ｄフリップフロップ
回路１の動作タイミングの設計に際しては、入力される
クロック信号を処理するクロックバッファ回路１１や処
理回路をＤフリップフロップ回路の動作タイミングに合
わせて設計する必要がある。しかしながら、ＬＳＩの回
路規模が大きくなればなる程、このようなタイミング設
計をする箇所が増加することになり、回路設計を行う上
での複雑度が増加する。又、これにつれて回路設計のＴ
ＡＴ時間も延びるという問題がある。
【０００５】一方、ＬＳＩ製造プロセスのばらつきや、
タイミング設計ミスのためにディジタル回路のタイミン
グがずれ、ＬＳＩが動作しないという問題もある。本発
明の目的は、ディジタル回路におけるタイミング調整を
可能とし、設計の容易化、及びＬＳＩの信頼性確保を可
能にした同期式ディジタル回路を提供することにある。
タイミング設計ミスのためにディジタル回路のタイミン
グがずれ、ＬＳＩが動作しないという問題もある。本発
明の目的は、ディジタル回路におけるタイミング調整を
可能とし、設計の容易化、及びＬＳＩの信頼性確保を可
能にした同期式ディジタル回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の同期式ディジタ
ル回路は、所要のタイミングで入力される信号に基づい
て動作される回路の入力端と信号の入力端との間に、縦
列接続された複数個の遅延素子と、各遅延素子に並列接
続された複数個のヒューズ素子を介挿する。
ル回路は、所要のタイミングで入力される信号に基づい
て動作される回路の入力端と信号の入力端との間に、縦
列接続された複数個の遅延素子と、各遅延素子に並列接
続された複数個のヒューズ素子を介挿する。
【０００７】
【作用】本発明によれば、ＬＳＩの製造後においても、
ヒューズ素子を溶断することで、タイミング信号を遅延
素子によって遅延させ、回路の動作タイミングを調整す
ることが可能となる。
ヒューズ素子を溶断することで、タイミング信号を遅延
素子によって遅延させ、回路の動作タイミングを調整す
ることが可能となる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック回路図であり、
ここではクロック端子１０に入力されるクロック信号に
よるＤフリップフロップ回路１の動作タイミングの調整
を行う回路を示している。即ち、Ｄフリップフロップ回
路１のクロック端子１０には複数個の遅延素子２を縦列
接続し、これら遅延素子列を介してクロック信号端子４
に接続している。このクロック信号端子４には、ＬＳＩ
外部からのクロック信号をクロックバッファ回路で増幅
し、又は波形整形した信号、或いはこのクロック信号と
他の信号とを信号処理して生成した内部クロック信号が
入力される。
る。図１は本発明の一実施例のブロック回路図であり、
ここではクロック端子１０に入力されるクロック信号に
よるＤフリップフロップ回路１の動作タイミングの調整
を行う回路を示している。即ち、Ｄフリップフロップ回
路１のクロック端子１０には複数個の遅延素子２を縦列
接続し、これら遅延素子列を介してクロック信号端子４
に接続している。このクロック信号端子４には、ＬＳＩ
外部からのクロック信号をクロックバッファ回路で増幅
し、又は波形整形した信号、或いはこのクロック信号と
他の信号とを信号処理して生成した内部クロック信号が
入力される。
【０００９】又、前記複数の遅延素子２には夫々並列に
ヒューズ素子３を接続しており、これらヒューズ素子３
はディジタル回路を構築した後に、任意に溶断すること
ができるように構成する。尚、５はデータ入力端子、６
はセット端子、７は正出力端子、８は補出力端子、９は
リセット端子である。
ヒューズ素子３を接続しており、これらヒューズ素子３
はディジタル回路を構築した後に、任意に溶断すること
ができるように構成する。尚、５はデータ入力端子、６
はセット端子、７は正出力端子、８は補出力端子、９は
リセット端子である。
【００１０】この構成によれば、ＬＳＩの設計に際して
は、タイミング設計は予め大まかに設計しておき、ＬＳ
Ｉを製造した後に、ヒューズ素子３を１つずつ順序的に
溶断しながらＬＳＩを動作させる。これにより、Ｄフリ
ップフロップ回路１のクロック端子１０に入力されるク
ロック信号は、溶断されたヒューズ素子３に対応する遅
延素子２を通過されてその分遅延されるため、Ｄフリッ
プフロップ回路１の入力タイミングが徐々にずらされる
ことになり、Ｄフリップフロップ回路１の動作タイミン
グを調整することができる。
は、タイミング設計は予め大まかに設計しておき、ＬＳ
Ｉを製造した後に、ヒューズ素子３を１つずつ順序的に
溶断しながらＬＳＩを動作させる。これにより、Ｄフリ
ップフロップ回路１のクロック端子１０に入力されるク
ロック信号は、溶断されたヒューズ素子３に対応する遅
延素子２を通過されてその分遅延されるため、Ｄフリッ
プフロップ回路１の入力タイミングが徐々にずらされる
ことになり、Ｄフリップフロップ回路１の動作タイミン
グを調整することができる。
【００１１】これにより、ＬＳＩの設計時に、多数の回
路素子のタイミングを正確に設計する必要がなくなり、
設計が容易化できる。又、ＬＳＩの製造ばらつきや設計
ミスでタイミングがずれてＬＳＩが正常に動作しない場
合でも、このタイミング調整を行うことで、これを救済
することができる。
路素子のタイミングを正確に設計する必要がなくなり、
設計が容易化できる。又、ＬＳＩの製造ばらつきや設計
ミスでタイミングがずれてＬＳＩが正常に動作しない場
合でも、このタイミング調整を行うことで、これを救済
することができる。
【００１２】図２は本発明の他の実施例であり、ここで
はリセット端子９に入力されるクロック信号によるＤラ
ッチ回路１Ａの動作タイミングを調整する回路を示して
いる。この回路においても、Ｄラッチ回路１Ａのリセッ
ト端子９に複数の遅延素子２を縦列接続し、かつ各遅延
素子２にはヒューズ素子３を並列に接続している。した
がって、この回路においても、ヒューズ素子３を１つず
つ順序的に溶断することで、信号端子４Ａから入力され
る信号の遅延量を調整し、Ｄラッチ回路１Ａのリセット
動作タイミングを調整することができる。
はリセット端子９に入力されるクロック信号によるＤラ
ッチ回路１Ａの動作タイミングを調整する回路を示して
いる。この回路においても、Ｄラッチ回路１Ａのリセッ
ト端子９に複数の遅延素子２を縦列接続し、かつ各遅延
素子２にはヒューズ素子３を並列に接続している。した
がって、この回路においても、ヒューズ素子３を１つず
つ順序的に溶断することで、信号端子４Ａから入力され
る信号の遅延量を調整し、Ｄラッチ回路１Ａのリセット
動作タイミングを調整することができる。
【００１３】このため、回路設計に際してはＤラッチ回
路１Ａのタイミングを大まかに設計しておき、ＬＳＩの
製造後にこの調整を行うことで、Ｄラッチ回路１Ａを正
常に動作させることができる。これにより、ＬＳＩの設
計を容易なものにでき、かつ製造ばらつきや設計ミスで
動作しないＬＳＩを救済することができる。
路１Ａのタイミングを大まかに設計しておき、ＬＳＩの
製造後にこの調整を行うことで、Ｄラッチ回路１Ａを正
常に動作させることができる。これにより、ＬＳＩの設
計を容易なものにでき、かつ製造ばらつきや設計ミスで
動作しないＬＳＩを救済することができる。
【００１４】
【発明の効果】以上説明したように本発明は、タイミン
グ信号で動作される同期式ディジタル回路の入力端に、
縦列接続された複数個の遅延素子と、各遅延素子に並列
接続された複数個のヒューズ素子とを介挿しているの
で、ＬＳＩの製造後にヒューズ素子を順序的に溶断する
ことで、タイミング信号の遅延量を変化させてディジタ
ル回路の動作タイミングを調整することができ、ＬＳＩ
の設計を容易なものにできるとともに、製造や設計ミス
で正常動作しないＬＳＩを救済することができる効果が
ある。
グ信号で動作される同期式ディジタル回路の入力端に、
縦列接続された複数個の遅延素子と、各遅延素子に並列
接続された複数個のヒューズ素子とを介挿しているの
で、ＬＳＩの製造後にヒューズ素子を順序的に溶断する
ことで、タイミング信号の遅延量を変化させてディジタ
ル回路の動作タイミングを調整することができ、ＬＳＩ
の設計を容易なものにできるとともに、製造や設計ミス
で正常動作しないＬＳＩを救済することができる効果が
ある。
【図１】本発明の第１実施例のブロック回路図である。
【図２】本発明の第２実施例のブロック回路図である。
【図３】従来の同期式ディジタル回路の一部のブロック
回路図である。
回路図である。
１ Ｄフリップフロップ回路 １Ａ Ｄラッチ回路 ２ 遅延素子 ３ ヒューズ素子 ４ クロック信号端子 １０ クロック端子
Claims (1)
- 【請求項１】 所要のタイミングで入力される信号に基
づいて動作される回路を備える同期式ディジタル回路に
おいて、このタイミング信号の入力端と前記回路の入力
端との間に、縦列接続された複数個の遅延素子と、各遅
延素子に並列接続された複数個のヒューズ素子とを介挿
したことを特徴とする同期式ディジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299869A JPH05110397A (ja) | 1991-10-19 | 1991-10-19 | 同期式デイジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299869A JPH05110397A (ja) | 1991-10-19 | 1991-10-19 | 同期式デイジタル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110397A true JPH05110397A (ja) | 1993-04-30 |
Family
ID=17877944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299869A Pending JPH05110397A (ja) | 1991-10-19 | 1991-10-19 | 同期式デイジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403342B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 타이밍 조절 회로 |
-
1991
- 1991-10-19 JP JP3299869A patent/JPH05110397A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403342B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 타이밍 조절 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5239206A (en) | Synchronous circuit with clock skew compensating function and circuits utilizing same | |
| JP2008533916A (ja) | 可変遅延回路網 | |
| JPH10335994A (ja) | 半導体回路装置 | |
| KR100291185B1 (ko) | 클럭 스큐를 최소화하는 장치 | |
| US6628157B1 (en) | Variable delay element for use in delay tuning of integrated circuits | |
| JPH05110397A (ja) | 同期式デイジタル回路 | |
| JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
| US6275068B1 (en) | Programmable clock delay | |
| JPH05102831A (ja) | 半導体集積回路の出力回路 | |
| KR19980050153A (ko) | 반도체 소자의 파이프 레지스터에 따른 딜레이 보상 파이프 라인 장치 | |
| JPH0384951A (ja) | 集積回路のレイアウト設計方法 | |
| US6369670B1 (en) | Dynamically adjustable tapped delay line | |
| JP2000294737A (ja) | 半導体集積回路およびその製造方法 | |
| JPS63106816A (ja) | クロツク分配回路 | |
| JPH09259173A (ja) | 論理回路の設計方法 | |
| JP3178127B2 (ja) | 自動レイアウト手法による半導体集積回路のブロック配置方法 | |
| JP2605283B2 (ja) | カウンタ回路 | |
| JP2000236062A (ja) | 半導体集積回路 | |
| JP2742549B2 (ja) | 可変遅延回路 | |
| JPH08125510A (ja) | 信号遅延回路 | |
| JPH02139957A (ja) | 半導体集積回路 | |
| JPH10124553A (ja) | クロックトリー生成方法 | |
| JPH06276062A (ja) | マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路 | |
| JPH0574940A (ja) | 半導体集積回路 | |
| JPH04372169A (ja) | マスタスライスｌｓｉ |