KR20030004146A - Ｐｎ 접합을 갖는 박막 결정 웨이퍼 및 그 제조 공정 - Google Patents
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Abstract
pn 접합을 갖는 박막 결정 웨이퍼(thin film crystal wafer)는 일반식: Inx, Gay, AlzP (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 표현된 3-5족 화합물 반도체인 제 1 도전형의 제 1 층과, 일반식: Inx, Gay, AlzAs (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 표현된 3-5족 화합물 반도체인 제 1 도전형의 제 2 층을 가지며, 상기 제 2 층은 상기 제 1 층 위에 만들어지며, 상기 제 1 층과 상기 제 2 층 사이에 형성된 헤테로접합 면간(heterojunction interface)에서, 상기 제 1 층과 제 2 층보다 높은 불순물 농도를 갖는 제 1 도전형의 전하 보상층(charge compensation layer)을 더 포함한다.
Description
(1) 발명의 분야
본 발명은 pn 접합을 갖는 박막 결정 웨이퍼 및 그 제조 공정에 관한 것으로, 특히 InGaP/GaAs 헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transistor: BHT)의 제조에 적합한 박막 결정 웨이퍼에 관한 것이다.
(2) 관련 기술의 설명
헤테로접합 바이폴라 트랜지스터(BHT)는 이미터 접합 효율을 높이기 위해서, 헤테로접합 이미터-베이스 접합을 가지며, 이미터층은 베이스층으로 사용되는 기판보다 큰 밴드갭(band gap)을 갖는 물질로 만들어진다. 이러한 트랜지스터는 고주파수들의 범위에서 사용되는 반도체 소자에 적합하고, 차세대 휴대용 전화기들용의 반도체 소자로서 기대된다. 이러한 기대에 대한 이유들은 반도체가 단일의 전원으로 구동될 수 있으며, 고효율이며, 낮은 왜곡 특성을 갖는다는 점이다. InGaP HBT는 특히 관심을 끄는데, 그 이유는 현재 가장 진보된 것인 AlGaAs HBT에 비하여, 1)고순도 결정을 생산할 수 있게 산화가 거의 되지 않고, 2) 이미터 영역에 대해 거의 홀 주입이 발생하지 않게 하게 GaAs로부터 보다 큰 밸런스 밴드 오프셋(valence band offset)을 가지며, 3)3-5족 화합물 반도체들의 반도체 특성인 깊지 않은 수준의 DX 중심을 가지며, 4)보다 낮은 면간 재결합 속도를 가지며, 5)보다 큰 에칭 선택도를 갖는 것을 특징으로 하며, 그러므로 반도체 공정에서 더욱 유리하다.
InGaP HBT는 예컨대 박막 결정 웨이퍼를 형성함으로써 제조되고, 그것의 pn 접합, 또는 이미터-베이스 접압은 유기금속 열분해(organometallic pyrolysis)(MOVPE) 방법에 의해 반절연(semi-insulating) GaAs 기판 상에 연속적으로, n+형 GaAs 층, n형 GaAs 층(콜렉터층), p형 GaAs 층(베이스층), n형 InGaP 층(이미터증) 및 n형 GaAs 층(캡층(cap layer))의 결정 성장을 유도하는 것에 의해서 헤테로접합 구조를 갖다.
InGaP 박막 결정 웨이퍼를 사용하여 만들어진 BHT, 즉 상술한 구조에서, 캐리어 전자(carrier electron)의 공핍(depletion)은, 연속하여 웨이퍼가 n형 InGaP 층(이미터층)과 n형 InGaP 층(캡층)의 결정 성장을 유도하므로써 형성될 때, n형 InGaP 층(이미터층)과 n형 InGaP 층(캡층) 사이의 헤테로접합 면간에서 발생한다고 알려져 있다. 캐리어 전자들의 공핍이 발생할 때, 고주파수 특성들을 포함하는 이미터 저항을 증가시키고 소자 특성들을 열화시키는 문제점이 발생한다는 것이 지적된다.
이 문제를 해결하기 위해서, 낮은 확산 계수를 갖는 Si 층과 같은 불순물 층이 평면 도핑(planar doping) 기술을 이용함으로써 상술한 헤테로접합 면간에서 만들어지고, 3족 순물질들(raw materials)의 공급이 결정성장(crystallization growth)을 단절하도록 중단되고, 불순물이 그 표면 상에 도입되며, 매우 얇은 박막 불순물층이 형성된다. 불순물이 캐리어 전자의 공핍으로 인한 이미터 저항의 열화 문제를 해결하기 위해 도입되는 구조는 예컨대 JP-A-8-293505호에 기술되어 있다.
평탄 도핑(planar doping)은 3족 순물질들의 공급을 중단하는 시간에서의 불순물의 탈흡착(desorption) 및 5족 순물질의 대기중에서의 결정 표면 상에 불순물 흡착(adsorption) 공정을 포함한다. 그러므로, 불순물 양은 Si의 공급량에 의해서만이 아니라 성장 온도, 5족 순물질의 부분압(partial pressure) 및 평탄 도핑의 완료에서 다음 층의 성장 시작까지의 구간 동안 가스를 교환하는 방식에 의해서도 영향을 받는다. 불순물의 활성 속도들(activation rates)은 다량의 불순물 원자들이 매우 얇은 박막에 도입되어 결합들을 유도하기 때문에 제조 조건들에 따라 변한다. 또한, 도핑층의 두께는 기판상의 원자들이 분리하려는 경향이 있으므로 제어하기 어렵다. 결국, 평면 도핑에서 불순물의 도입함으로써, 보통의 불순물 도핑층의 형성과 비교하여, 도핑 양 및 확산막의 두께를 제어하기 더욱 어려우며, 그에 의해 평면내 균일성(in-plane uniformity) 및 재생성(reproducibility)을 악화시킨다. 박막 웨이퍼들의 안정된 제조를 위해서, 평면 도핑은 불순물이 결정 성장 중에 도입되는 보통의 도핑층의 형성에 비하여 불리하다.
상술한 헤테로접합 면간 상에 평면 도핑층의 형성할 때에, 결정 성장이 InGaP의 표면 상에서 단절되고 Si와 같은 불순물들이 포스핀(phosphine) 분위기에서 도입된다. 다음 성장에서 5족 원소가 에픽텍셜층(epitaxial layer)을 형성하기 위해 아신(arsine)으로 교체된다. 결정층 내의 P의 분해 압력이 As보다 높기 때문에, InGaPAs 층, 즉 전이층이 InGaP 층이 GaAs 층으로 교체될 때 면간 상에 형성되는 것이 알려져진다. 이것이 평면 도핑의 제어능력을 악화시키는 또 다른 문제점이다.
또한, 본 발명자들은 일찍이 상술한 문제점들을 연구하였으며, InGaP 층과 GaAs 층 사이의 헤테로접합 면간에서 발생하는 캐리어들의 공핍 현상이 헤테로접합 바이폴라 트랜지스터의 이미터 저항을 증가시키는 문제점을 일으킬 뿐만 아니라 이미터와 베이스 사이에서 비교적 낮은 전압을 갖는 영역 즉, 낮은 콜렉터 전류밀도를 갖는 영역에서 베이스 전류를 증가시키는 문제점을 일으킨다는 것을 알아냈다.
베이스 전류의 증가는 낮은 콜렉터 전류밀도의 전류 이득을 낮추는 것을 나타낸다. 이러한 특성을 갖는 장치들이 통신용 증폭기로서 사용될 때, 낮은 출력에서 이러한 전기 전력 효율 및 왜곡 특성과 같은 수행성능들이 악화된다.
(발명의 요약)
본 발명의 목적은 박막 결정 웨이퍼를 제조하기 위한 공정뿐만 아니라 종래기술에서의 상술한 문제점들을 해결할 수 있는 향상된 pn 접합을 갖는 박막 결정 웨이퍼를 제공하는 것이다.
본 발명에 따라, HBT의 이미터층으로서 기능하는 n형 InGaP 층과 그 위에 형성된 GaAs 층 사이에 전하 보상층을 형성함으로써, 면간에서 캐리어들의 공핍 현상으로 인해 베이스 전류의 증가가 억제되어, HBT의 낮은 콜렉터 전류의 전류 이득 감소를 방지한다.
또한, 공핍 현상의 영향을 줄이기 위해서 n형 불순물의 양이 과도하게 되면, 이미터와 베이스 간의 역바이어스로 브레이크다운 전압(breakdown voltage)이 줄어들게 될 것이다. n형 불순물의 양을 정량적으로 조절함으로써, 이미터와 베이스 간의 브레이크다운 전압이 유지되는 동안, 낮은 콜렉터 전류의 전류 이득의 감소가 방지된다. 그러므로, pn 접합을 갖는 박막 결정 웨이퍼가 제공될 수 있으며, 이것은 만족할만한 재생성 및 생산성을 갖는다.
본 발명의 제 1 모드는 일반식: InxGayAlzP (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 나타내어진 3-5족 화합물 반도체인 제 1 도전형의 제 1 층과, 일반식: InxGayAlzAs (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 나타내어진 3-5족 화합물 반도체인 제 1 도전형의 제 2 층으로서, 상기 제 2 층은 상기 제 1 층 위에 만들어지는, 상기 제 2 층을 포함하며, 상기 제 1 층과 상기 제 2 층 사이에 형성된 헤테로접합 면간(interface)에서, 상기 제 1 층과 제 2 층보다 높은 불순물 농도를 갖는 제 1 도전형의 전하 보상층을 더 포함하는, pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 2 모드는 콜렉터층과 베이스층을 더 포함하고, 상기 제 1 층이 상기 베이스층보다 큰 밴드갭(band gap)을 갖는 이미터층으로서 기능하는 반도체층인, 위의 제 1 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 3 모드는 상기 제 1 층이 n형 InGaP 층이고, 상기 제 2층이 n형 AlxGayAs 층 (0≤x≤1, 0≤y≤1, x+y=1)인, 상기 제 1 모드 또는 제 2 모드에서 설명된, pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 4 모드는 n형 불순물이 Si 인, 제 1 모드 내지 제 3 모드 중 어느 한 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 5 모드는 상기 전하 보상층이 15nm보다 크지 않은 두께를 가지며, 도핑 양이 1×1018cm-3보다 큰, 위 제 1 모드 내지 제 4 모드 중 어느 한 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 6 모드는 상기 제 1 층이 60nm 보다 크지 않은 두께를 갖는, 위 제 1 모드 내지 제 5 모드 중 어느 한 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 7모드는 상기 전하 보상층의 캐리어(carrier) 농도 및 두께가 성기 제 1층의 밴드갭 에너지에 따라 제어되는, 위 제 1 모드 내지 제 6 모드 중 어느 한 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 8모드는 상기 전하 보상층의 캐리어 농도 및 두께의 적(product)인 시트(sheet) 도핑 양 Ns(cm-2)가,
(180×ΔEg+3.0)×1E11×C1 > Ns > (160×ΔEg - 4.6) × 1E11×C2를 만족시키고,
ΔEg=(1.92 - (Eg+1×Δy)),
C1=((dInGaP/30)^ (-1.0))×(-2.1E-17×Ndemitter+26.8)/16.2×(1.2×dn+
GaAs+9.8)/15.7
C2=((dInGaP/30)^ (-1.59))×(-1.7E-18×Ndemitter+14.9)/6.5×(0.61×dn+
GaAs+3.5)/6.6×(-7.5E-18×NdGaAs+10.4)/6.6 이고,
Eg는 상온에서 제 1 층의 밴드갭 에너지(eV)이고,
Δy는 상기 제 1 층이 상기 제 1 층의 In 조성 값으로부터의 격자 상수들에서 상기 제 2 층과 일치할 때 상기 제 1 층의 In 조성 값의 감산 결과이고,
dInGaP가 상기 제 1 층의 두께(nm)이고,
Ndemitter가 상기 제 1 층의 캐리어 농도(cm-3)이고,
dn+GaAs가 전하 보상층의 두께(nm)이고,
NdGaAs가 상기 제 2층의 캐리어 농도(cm-3)인, 위 제 1 모드 내지 제 7 모드 중 어느 한 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명의 제 9 모드는 상기 층들 각각의 에피택셜 성장이 유기금속 증기상 성장 방법(organometal vapor-phase growth method)으로 행해지는, 제 1 모드 내지 제 8 모드 중 어느 한 모드에서 설명된 pn 접합을 갖는 박막 결정 웨이퍼이다.
본 발명은 일반식: InxGayAlzP (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 나타내어진 3-5족 화합물 반도체인 제 1 도전형의 제 1 층과, 일반식: InxGayAlzAs (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 나타내어진 3-5족 화합물 반도체인 제 1 도전형의 제 2 층으로서, 상기 제 1 층 위에 형성된 제 2 층에 의해 형성된 헤테로접합 면간 상에, 상기 제 1 층 및 상기 제 2 층보다 높은 불순물 농도를 갖는 제 1 도전형의 전하 보상층이 제공되는 상술한 구조를 제공한다. 결국, 상기 접합 면간에서의 캐리어 공핍은 캐리어 농도들을 증가시키기 위해 보상될 수 있어, 접합 면간에서 높은 저항층의 형성이 방지되고 그 결과 베이스 전류의 증가가 억제된다. 그러므로, HBT의 특성이 상당히 개선될 수 있다. 전하 보상층은 적합한 두께를 갖도록 구성되므로, 캐리어 공핍의 보상이 안정한 방식으로 유지될 수 있다. 그러므로, 특성들의 안정화가 기대될 수 있다.
도 1은 본 발명의 HBT을 위한 pn 접합을 갖는 박막 결정 웨이터의 예를 도시하는 단면도.
도 2는 도 1에 도시된 박막 결정 웨이퍼를 갖는 HBT의 트랜지스터 특성을 도시하는 그래프.
도 3은 도 1에 도시된 박막 결정 웨이퍼를 갖는 HBT의 다른 트랜지스터 특성을 도시하는 그래프.
도 4는 전하 보상층이 제공되지 않는 HBT을 위한 pn 접합을 갖는 박막 결정 웨이퍼의 예를 도시하는 단면도.
도 5는 도 4에 도시된 박막 결정 웨이퍼를 갖는 트랜지스터 특성을 도시하는 그래프.
도 6은 도 4에 도시된 박막 결정 웨이퍼를 갖는 다른 트랜지스터 특성을 도시하는 그래프.
도 7은 InGaP 층의 밴드 에지(band edge)에서의 방출 에너지의 특성을 나타내는 도면.
도 8은 도 2에 도시된 구조에서 층들 일부의 개략적인 에너지 밴드를 도시하는 도면.
도 9는 이미터(emitter) 층에서의 전위 및 전하 보상층의 도핑 양 사이의 관계를 도시하는 그래프.
도 10a 및 10b는 비교예 2에서의 HBT 트랜지스터 특성의 측정 결과들을 도시한 그래프.
도 11a 및 11b는 예 1에서의 HBT의 트랜지스터 특성을 도시하는 그래프.
도 12는 적합한 전하 보상층의 시트 도핑(sheet doping) 양의 범위를 설명하는 그래프.
도 13은 전하 보상 층의 도핑 양 및 ΔEg 사이의 관계를 보여주는 그래프.
도 14는 이미터 A 층 두께에 대한, 적합한 전하 보상의 시트 도핑 양의 범위의 의존성을 설명하는 그래프.
도 15는 이미터 A 층 도핑 농도에 대한, 적합한 전하 보상의 시트 도핑 양의 범위의 의존성을 설명하는 그래프.
도 16은 이미터 B 층 도핑 농도에 대한 적합한 전하 보상의 시트 도핑 양의 범위의 의존성을 설명하는 그래프.
도 17은 전하 보상층의 두께에 대한 적합한 전하 보상의 시트 도핑 양의 범위의 의존성을 설명하는 그래프.
도 18은 InGaP 층의 전위 및 전하 보상층이 충분한 두께일 때의 도핑 농도들 사이의 관계를 설명하는 그래프.
도 19는 예 1에서 층들 상의 테이블 요약 데이터(table summarizing data)를 보여주는 그래프.
도 20은 예 2에서 층들 상의 테이블 요약 데이터를 보여주는 그래프.
도 21a 및 21b는 예 2에서 HBT의 트랜지스터 특성을 설명하는 그래프.
도 22는 비교예1에서 층들 상의 테이블 요약 데이터를 보여주는 도면.
도 23은 비교예1에서 HBT 트랜지스터 특성의 측정 결과들을 설명하는 그래프.
도 24는 비교예2에서 층들 상의 테이블 요약 데이터를 보여주는 도면.
*도면의 주요 부분에 대한 부호의 설명*
2: GaAs 기판3: 버퍼층
6: p형 GaAs 층7: n형 InxGa1-xP 층
11: 전하 보상층
본 발명의 일실시예가 도면들을 참조하여 상세히 설명된다.
도 1은 본 발명의 HBT을 위한 pn 접합을 갖는 박막 결정 웨이퍼의 예의 단면도이다. 박막 결정 웨이퍼가 HBT의 제조를 위해 사용된다. 웨이퍼는 이하 상술되는 바와 같이 복수의 반도체화 박막 결정층을 사용함으로써 반절연 GaAs 화합물 반도체 결정인 GaAs 기판(2) 상에 유기금속 증기상 에피택시 (organometal vapor phase epotaxy: MOVPE)로 형성된다.
즉, 박막 결정 웨이퍼(1)는 GaAs 기판(2), (2)위에 형성된 버퍼층(3), 콜렉터 접촉층으로서의 n+형 GaAs 층(4), 콜렉터층으로서의 n형이거나 도핑되지 않은 i 형 GaAs 층(5), 이미터층으로서의 이미터 A 층인 n형 InxGa1-xP 층(7), 및 (7) 위에 형성된 전하 보상층(11)을 포함한다. 이때, 박막 결정 웨이퍼(1)는 이미터와 베이스 사이의 용량(capacity)을 줄이고, 브레이크다운 전압을 개선하고, 열 발생으로 인한 온도 불균일성(nonuniformity)에 의해 야기된 전류 수렵(convergence)을 더욱 억제하기 위해서, 이미터 A 층이나 n형 InxGa1-xP 층(7)과 유사하거나 그보다 낮은 불순물 농도를 갖는 이미터 B 층인 n형 GaAs 층(8)과, 이미터 전극들에 대한 접촉 저항을 줄이기 위해서 이미터 층(A)의 n형 InxGa1-xP 층(7)보다 비교적 높은불순물 농도를 갖는 이미터 접촉 A 층인 n+형 GaAs 층(9)과, 보다 높은 불순물 농도를 갖는 이미터 접촉 B 층인 n+층 InGaAs 층(10)을 더 포함한다. 전하 보상층(11)의 불순물 농도는 이미터 A 층인 n형 InxGa1-xP 층(7) 또는 이미터 B 층인 n형 GaAs 층(8)보다 높다.
전하 보상층(11)은 HBT의 베이스 전류의 증가, 또는 n형 InxGa1-xP 층(7)과 n형 GaAs 층(8)에 의해 형성된 헤테로접합 면간에서 캐리어 전자들의 공핍 현상에 의해 발생된 HBT의 전류 이득 특성의 악화를 방지하기 위해 제공된다.
본 발명자들은 AlGaAs 층 또는 GaAs 층이 InGaP 층 상에 형성될 때 일어나는 캐리어 전자들의 공핍 현상이 헤테로접합 바이폴라 트랜지스터(HBT)의 이미터와 베이스 사이의 비교적 낮은 전압 영역에서의 베이스 전류의 증가로 인해 전류 이득 특성의 악화가 발생하며, 그 문제점이 헤테로접합 면간에 전하 보상층을 삽입함으로써 해결될 수 있다는 것을 알았다. 또한, 발명자들은 그 현상을 분석하여 전하 보상층에 첨가되어야만 하는 불순물을 정량적으로 결정할 수 있었다.
도 2 및 도 3은 박막 결정 웨이퍼(1)를 이용하여 제조된 HBT의 특성의 측정 결과를 보여주며, 그 구조는 도 1에 도시되어 있다. 도 2는 베이스 전압 VB가 0V 내지 2V에서 변할 때 콜렉터 전류 IC 및 베이스 전류 IB의 변화 특성을 설명하는 그래프이다. 도 3은 콜렉터 전류 IC의 변화들에 대한 전류 이득 HFE의 변화들을 설명하는 그래프이다. 전류 이득 HFE를 보여주는 그래프는 콜렉터 전류 IC의 변화들에 대해 거의 일정하게 유지된다. 도 2에서, 1×10-1은 1E-01로서 표현된다. 마찬가지로, P×10Q는 명세서 및 도면들에서 PEQ 또는 PeQ로서 표현된다.
도 1에 도시된 실시예에서, n형 InxGa1-xP 층(7) 위의 전하 보상층(11)은 도너(donor) 불순물로서 도핑된 Si의 고농도를 갖는 GaAs층이다. 또한 전하 보상층(11)으로서 InxGa1-xP 층 또는 AlxGa1-xAs 층을 사용할 수 있다.
비교 목적으로, 도 4는 전하 보상층(11)이 없는, 도 1에 도시된 종래의 HBT에 대한 pn 접합을 갖는 박막 결정 웨이퍼(1')의 구조를 보여준다. 도 4에 도시된 박막 결정 웨이퍼의 특성의 측정 결과들이 도 5 및 도 6에 요약된다. 도 5는 도 2에 대응하고, 도 6은 도 3에 대응한다.
도 5에서, 횡좌표 축은 이미터-베이스 전압(베이스 전압) VB를 나타내고 종좌표 축은 콜렉터 전류 IC(실선) 및 베이스 전류 IB(점선)를 나타낸다. 이미터-콜렉터 전압은 2V로 설정되었다. 도 6에서, 횡좌표 축은 콜렉터 전류를 나타내고, 종좌표 축은 전류 이득 HFE를 나타낸다. HBT의 이미터 크기는 100㎛×100㎛이다. 도 2 및 도 3의 측정 조건들은 도 5 및 도 6과 동일하다.
전하 보상층(11)이 없는 HBT의 특성을 보여주는 도 5에서, 콜렉터 전류는 전하 보상층(11)을 갖는 HBT의 특성을 보여주는 도 2와 동일한 방식으로 VB가 도 2에 0.8V를 초과할 때 VB 전압에 대해 증가한다. 이 콜렉터 전류 증가는 이상적이다. (이미터-베이스 전압 VB가 0.8V 또는 그보다 작을 때, 누설 전류가 베이스와 콜렉터사이에서 나타난다. 그리고 콜렉터 전류 IC는 1×10-1A에서 포화되고, 이것은 특정 범위 밖에서 일어난다. 이것은 필수적인 것은 아님) 하지만, 도 5에 도시된 베이스 전류 IB는 1.1V보다 큰 VB의 영역과 1.1V 미만의 VB의 영역 사이의 VB에 따르는 차이를 보여준다. VB가 1.1V보다 클 때, IB가 도 3과 동일한 특성을 보여주고, VB가 1.1V 미만일 때, IB는 도 3에서 보다 크다. 대략 그 증가들은 VB가 대략 0.8V일 때 한 자리 내지 두 자리(one figure to two figures)만큼이다. 이것은 전하 보상층(11)의 삽입이 베이스 전류 IB를 낮춘다는 것을 보여준다.
베이스 전류 IB의 감소로 인해, 전류 이득 HFE는 도 3에 도시된 전하 보상층을 갖는 HFE를 도 6에 도시된 전하 보상층이 없는 것과 비교할 때, 작은 콜렉터 전류 IC의 영역에서 상당히 개선된다.
다음으로, 베이스 전류의 증가 및 감소의 메커니즘이 설명된다. AlGaAs 층 또는 GaAs 층이 InGaP 층 상에 형성될 때 일어나는 캐리어 전자들의 공핍 현상은 InGaP 층과 AlGaAs 층 또는 GaAs 층 사이의 헤테로접합 면간에서 전자들에 대한 도전 밴드 바닥의 에너지 증가에 의한 것이다. 한편, AlGaAs 층 또는 GaAs 층이 헤테로접합 바이폴라 트랜지스터의 이미터층의 InGaP 층 위에 형성될 때, 헤테로접합 면간에서 밸런스 밴드의 상부의 에너지는 홀들(holes)에 대해 감소한다. 결국, 베이스층에서 이미터층으로의 홀 전류는 이미터와 베이스 사이의 비교적 낮은 전압 영역에서 증가한다. InGaP 층과 AlGaAs 층 또는 GaAs 층 사이의 헤테로접합 면간에 전하 보상층의 삽입은 캐리어 공핍을 보상할 수 있으며, 홀들에 대한 InGaP 층의 장벽 에너지(barrier energy)의 감소를 방지한다.
캐리어 공핍 현상과 InGaP 층의 자연적 초격자(natural superlattice) 사이의 관련성이 있음이 JP-A-1124058호에 개시된 것으로 알려져 있다. InGaP 층의 자연적 초격자는 In 원자들과 Ga 원자들의 혼합으로 형성된 특정한 결정 평면(crystal plane) 상에서, 평균 혼합비(mixing ratio)보다 큰 In 농도를 갖는 평면들이 평균 혼합비보다 큰 Ga 농도를 갖는 평면들과 교대로 형성되는 상태를 의미한다. 이러한 상태에서, 이러한 표면에서 평균 혼합비로부터 편차(deviation)가 커짐에 따라, 오더링(ordering)의 정도가 더 강해진다. 자연적 초격자의 형식에서 어떠한 종류의 메커니즘이 공핍 현상을 일으키는지는 명확하지 않다.
(2000년 3월 7일 일본 사포르에서 열린 금속유기 증기상 에피택시(Metalorganic Vapor Phase Epitaxy)에 관한 제 10회 국제 회의의 워크북에서) T. Tanaka 등은 공핍이 일어나는 측의 반대편인 InGaP 층의 헤테로 면간 상에, 전자들이 축적되고 자연적 초격자에서의 오더링의 정도가 보다 강해짐에 따라, 전하가 더 많아진다고 발표했다. T. Tanaka 등은 또한 InGaP 층 상의 자연적 초격자의 발생 및 압전 효과(piezoelectric effect)에 의해 초래된 분극화(polarization) 사이의 관계에 대한 논의하였다.
InGaP 층의 자연적 초격자의 오더링의 정도에 따라 변한다는 것이 알려진다. 도 7은 결정 성장의 인자(factor)인 InGaP 층의 밴드 에지(edge)에서의 방출 에너지와 성장 온도 사이의 관계를 설명하는 상온에서 발광(photoluminescence)의 측정 결과들의 그래프이다. 이 에너지는 거의 밴드갭의 에너지에 대응한다. 전자빔 회절분석에 의한 관측으로 자연적 초격자의 오더링 정도와 밴드 에지 방출 에너지 사이의 상관관계를 확인한다. InGaP 층의 격자 상수가 GaAs 층의 격자 상수와 일치하면, 오더링이 없는 InGaP 층의 밴드갭 에너지는 약 1.9eV가 된다.
자연적 초격자의 오더링의 정도는 상온에서 InGaP 층의 밴드갭 에너지, 즉 발광 측정으로부터 얻어진 밴드 에지 방출 에너지에 기초하여 추측될 수 있다.
도 8은 도 1에 도시된 본 발명의 실시예에서 일부 층들의 에너지 밴드를 보여주는 개략도이다. 이들 층들은 베이스층으로서 p형 GaAs 층, 이미터 A 층으로서 n형 InxGa1-xP 층(7), 전하 보상층(11), 이미터 B 층으로서 n형 GaAs 층이다. 도 8에 도시된 바와 같이, 홀에 대한 장벽은 InGaP 층과 GaAs 층 사이의 밸런스 밴드 상부의 밴드 단절(discontinuity) 및 n형 InGaP 층의 전위의 총계에 의해 결정된다.
다음으로, 약 0.8V의 VB에서 홀들에 대해 필요한 InGaP 층의 장벽 높이는 도 5의 HBT의 I-V 특성으로부터 산정된다.
도 9는 전하 보상층의 도핑 양(도핑 농도와 전하 보상층의 두께의 곱셈 적(product))에 대해 도 8의 n형 InGaP 층(이미터층)의 전위의 계산 결과들을 보여준다.
이미터-베이스 전압은 0.8V 이였다. 이미터 A 층으로서 n형 InxGa1-xP 층(7)의 두께는 30nm 이였고, 도핑 농도는 5×1017cm-3이였으며, 전하 보상층(11)의 두께는 5nm이었고, 이미터 B 층으로서 n형 GaAs 층(8)의 도핑 농도는 5×1017cm-3이었다. 홀들에 대한 장벽은 n형 InGaP 층 및 InGaP와 GaAs의 밸런스 밴드 상부의 밴드 단절의 전위 총계이다.
밴드갭 에너지가 InGaP의 오더링 정도에 따라 변하지만, 도전 밴드의 바닥에서의 에너지 변화는 밸런스 밴드의 상부에서의 에너지 변화보다 더 크다고 할 수 있다. InGaP 의 밴드갭 에너지는 In 조성에 따라 변한다. 그러나, 격자 상수가 변함에 따라 In 조성은 통상 이미터층의 격자 상수가 GaAs의 격자 상수에 일치하는 약 0.48의 값으로 설정된다. 결국, 이미터층의 InGaP와 GaAs 사이의 밸런스 밴드 상부의 밴드 단절의 변화들은 무시될 수 있으며, InGaP 층의 전위 변화들은 홀들에 대한 장벽 높이의 주요한 변화들로서 고려될 수 있다.
캐리어 공핍 양의 특성으로 인해, InGaP 층과 GaAs 층 사이의 헤테로접합 면간에서 고정된 음의 공간 전하(negative space charge)의 전하 밀도가 선택되었다. 이것은 헤테로접합 면간에서 전하 밀도가 증가함에 따라 홀들에 대한 장벽 에너지가 감소되는 것을 보여준다. 또한, 장벽 높이는 전하 보상층의 도핑 양이 증가함에 따라 증가한다. 공핍 근사값으로 포이슨의 식(Poosson's equation)을 이용하여 계산이 행해졌다.
p형 GaAs 베이스층의 전위는 그 층의 도핑 농도가 대략 두 자만큼 높았으므로 무시되었다. 도전 밴드의 바닥과 n형 GaAs 층의 페르미 레벨 사이의 에너지차이 및 밸런스 밴드의 상부와 p형 GaAs 층의 페르미 레벨 사이의 에너지차이는 무시되었다. 이러한 무시가 실제로 이미터-베이스 전압의 인가된 전압의 시프트(shift)일으키지만, 이하 논의의 본질은 약 1.1V의 시프트에 의해 영향을 받지 않는다.
도 5의 HBT의 I-V 특성에 관하여, 약 0.8V의 VB에서 베이스 전류 IB가 하나 또는 그 이상의 자리만큼 감소한다는 것이 바람직하다. 베이스 전류 IB와 홀들에 대한 장벽 높이 ΔE(eV) 사이에는 아래의 관계가 존재한다.
IB∝E×P(qΔV/kT)
그러므로, 장벽 높이가 상대적으로 약 0.6V만큼 감소되는 것이 바람직하다.
도 5에 도시된 특성을 위해 사용된 HBT 소자의 이미터와 베이스 사이의 용량의 특정에 기초하여, InGaP 층과 GaAs 층 사이의 헤테로접합 면간에서의 전하 밀도가 공핍 양으로서 대략 1×1012cm-2로 산정되었다.
도 9에서, 2.5×1011cm-2의 전하 보상층의 도핑 양은 전하 보상층(11)의 부존재시와 동일한 캐리어 농도5×1017cm-3의 캐리어 농도에 대응한다. 그러므로, 도 9에 기초하여, 이것은 도 4의 샘플의 InGaP 층의 전위가 0.46eV보다 약간 낮은 것으로 산정된다. 결국, 한 자리 만큼 베이스 전류 IB를 줄이기 위해서, InGaP 층의 전위는 0.53eV보다 작지 않아야 한다. 이 값은 중요하지 않으며, 높은 것이 바람직하다.
전하 보상층의 도핑 양이 증가함에 따라, 이미터 용량은 증가하고, 이미터와 베이스 간의 역브레이크다운 전압은 감소한다. 도 10b는 이미터 A층으로서 n형 InGaP 층 위의 n형 GaAs가 3×1018cm-3의 Si 불순물 (도펀트(dopant) 농도와 100nm의 층 두께를 가질 때 HBT의 이미터와 베이스 사이의 역I-V 특성을 보여준다. 도 10b의 특성은 전하 보상이 적당한 도핑 양을 갖는 도 11b의 특성과 비교하여 브레이크 전압의 감소를 보여준다. 이 때에 장벽 높이는 장벽 높이가 전하 보상층을 삽입함으로써 증가된다할지라도, 이미터와 베이스 사이의 역브레이크다운 전압이 감소된다면, 0.63eV로 계산된다. 그러므로, 장벽 높이가 0.63eV보다 높지 않는 것이 바람직하다.
도 12에서, 이미터로서 n형 InGaP 층의 전위가 0.53eV(하부선)와 0.63eV(상부선)일 때의 고도핑된 층(전하 보상층)의 도핑 양(도핑 밀도×두께)은 InGaP의 자연적 초격자의 형성에 의해 야기되고 도 9에 기초하여 계산된 GaAs 층과 InGaP 층 사이의 헤테로접합 면간에서 유효한 전하 양에 대해 구성된다. 전하 보상층이 이들 두 선들 사이의 조건들에 따라 제조될 때, 베이스 전류의 증가는 방지되고, 이미터와 베이스 사이의 역브레이크다운 전압이 유지된다.
상술한 바와 같이, 자연적 초격자의 오더링의 정도에 따라, 발광으로부터 측정된 InGaP의 밴드 에지 에너지는 시프트하고, 헤테로접합 면간에서의 유효 전하의 양은 증가한다. 양의(quantitative) 상관관계는 자연적 초격자의 형성 시에, 발광으로부터 측정된 InGaP의 밴드 에지 방출 에너지의 시프트 양과 헤테로접합 면간에서 유효 전하의 양 사이에서 명확하지 않다. 하지만, 제 1 오더 상관관계를 고려하는 것이 산업적 실용성을 위해 충분하다.
도 4에 도시된 샘플은 0.072eV의 발광으로부터 측정된 InGaP 층의 밴드 에지 방출 에너지 및 대략 1×1012cm-2의 헤테로접합 면간에서의 유효 전하 밀도를 갖는다. 그러므로, 헤테로접합 면간에서의 유효 전하 밀도는
1×1012×ΔEg/0.072이고,
ΔEg(eV)는 발광으로부터 측정된 InGaP의 밴드 에지 방출 에너지의 시프트 양이다. ΔEg로 변환된 횡좌표 축을 갖는 도 12에 기초한 근사값에서, 전하 보상층의 도핑 양 Ns(cm-2)는 이래와 같은 범위에서 조절될 수 있다.
(180×ΔEg+3.0)×1E11 > Ns > (160×ΔEg - 4.6)×1E11
도 13은 ΔEg에 대한 전하 보상층의 시트 도핑 양의 상부 및 하한들의 플로팅 결과들을 보여준다. ΔEg가 약 0.03 eV보다 작을 때, 전하 보상층은 불필요하게 된다. 하지만, 상한이 결코 초과되지 않으므로, 도핑은 상한 아래에서 행해질 수 있다.
도 12 및 도 13의 상기 실시예에서, 아래의 단서(proviso)을 만든다.
(1) 이미터 A 층으로서 n형 InGaP 층의 두께는 30nm이다.
(2) 이미터 A 층으로서 InGaP 층의 도핑 농도는 5×1017cm-3이다.
(3) 전하 보상층의 두께는 5nm이다.
(4) 이미터 B 층으로서 n형 GaAs 층의 도핑 농도는 5×1017cm-3이다.
홀에 대한 이미터 A 층의 장벽 높이는 4개의 설계 파라미터들에 의존한다. 전하 보상층의 도핑 양의 상부 및 하한들은 GaSs 층과 InGaP 층 사이의 헤테로접합 면간에서 발생하는 유효 전하 양이 1×1012cm-2일 때 계산된다.
도 14는 이미터 A 층으로서 n형 InGaP 층(7)의 두께에 따른 전하 보상층의 시트 도핑 양의 상부 및 하한들의 의존성을 보여준다. dInGaP가 이미터 A 층으로서 n형 InxGa1-xP 층(7)의 두께(nm)일 때, 상한의 보정 인자(correction factor)는 (dInGaP)30)^ (-1.0)에 근접하고, 하한의 보정 인자는 (dInGaP)30)^ (-1.56)에 근접한다.
도 15는 이미터 A 층으로서 n형 InxGa1-xP 층(7)의 도핑 농도에 따른 전하 보상층의 시트 도핑 양의 상부 및 하한들의 의존성을 보여준다. Ndemitter가 이미터 A 층로으서 InxGa1-xP 층(7)의 도핑 농도(cm-3)일 때, 상한의 보정 인자는 (-2.1E-17 × Ndemitter + 26.8)/16.2에 근접하고, 하한의 보정 인자는 (-1.7E-18 × Ndemitter + 14.9)/6.5에 근접한다.
도 16은 이미터 B 층으로서 n형 GaAs 층(8)의 도핑 농도에 따른 전하 보상층의 시트 도핑 양의 상부 및 하한의 의존성을 보여준다. NdGaAs가 이미터 B 층으로서 n형 GaAs 층(8)의 도핑 농도(cm-3)일 때, 상한의 보정 인자는 1에 근접하고, 하한의 보정 인자는 (-7.5e-18 × NdGaAs + 10.4)/6.6에 근접한다.
도 17은 전하 보상층의 두께에 따른 전하 보상층의 시트 도핑 양의 상부 및 하한의 의존성을 보여주는 그래프이다. 전하 보상층의 두께(nm)가 dn+GaAs일 때, 상한의 보정 인자는 (1.2 × dn + GaAs + 9.8)/15.7이고, 하한의 보정 인자는 (0.61 × dn + GaAs + 3.5)/6.6 이다.
상기 계산들을 이용하면, 전하 보상층의 시트 도핑 양 Ns(cm-2)는 (180×ΔEg+3.0)×1E11×C1 > Ns > (160×ΔEg - 4.6) ×1E11×C2를 만족시키고, ΔEg=(1.92 - (Eg-1×Δy)이다.
(Eg는 상온에서 제 1 층의 밴드 에너지(eV)이고, 1×Δy의 보정은 InGaP의 In 조성에 의존하는 밴드 에지 방출 에너지의 보정 조건이다. Δy는 제 1 층의 격자 상수가 제 1 층의 In 조성으로부터 상기 제 2 층의 격자 상수와 일치할 때, In 조성을 뺌으로써 얻어진다.
계수 CI는,
((dInGaP/30)^ (-1.0))×(-2.1E-17×Ndemitter+26.8)/16.2×(1.2×dn+GaAs+
9.8)/15.7 이고,
계수 C2는 ((dInGaP/30)^ (-1.59))×(-1.7E-18×Ndemitter+14.9)/6.5×(0.61×dn+GaAs+3.5)/6.6×(-7.5E-18×NdGaAs+10.4)/6.6이고,
dInGaP는 상기 제 1 층의 두께(nm)이고,
Ndemitter은 상기 제 1 층의 캐리어 농도(cm-3)이고,
dn+GaAs는 전하 보상층의 두께(nm)이고,
NdGaAs는 상기 제 2층의 캐리어 농도(cm-3)이다.
도 17에 도시된 전하 보상층의 두께와 시트 도핑 양의 관계에 기초하여, 전하 보상층의 도핑 농도가 고정될 때, 원점(origin)을 따라 일직선이 만들어진다. 5×1017cm-3의 도핑 농도는 하한과 교차하지 않는다. 전하 보상층의 농도가 1×1018cm-3일 때, 하한은 10nm의 두께에 이르게된다. 그러므로, 전하 보상층의 도핑 농도는 1×1018cm-3보다 작게되어야 한다.
도 18은 전하 보상층의 두께가 충분할 때 전하 보상층의 도핑 농도에 따른 InGaP 층의 전위 높이 의존성의 계산 결과들을 보여준다. 그 결과는 일단 InGaP 층의 오더링에 유도된 InGaP 층과 GaAs 층 사이의 헤테로접합 면간의 전하 밀도가 1×1012cm-2로 되며, 전하 보상층의 두께가 증가하고, 도핑 농도가 1×1018cm-3보다 크지 않다 할지라도, InGaP 층의 전위가 0.52eV에 이르지 못한다는 것을 나타낸다. 그러므로, 전하 보상층의 도핑 농도가 1×1018cm-3인 것이 바람직하다.
전하 보상층이 1×1018cm-3의 도핑 농도를 가지며, 그 층이 충분히 두껍다고 가정할 때, 공핍층의 두께는 15nm이다. 전하 보상층을 이 두께보다 두껍게 할 필요는 없다. 하지만, 그 층이 너무 두꺼우면, 두께를 제어하기 어려워진다. 그러므로, 1nm 보다 크지 않는 것이 바람직하다.
도 14에 기초하여, InGaP층이 60nm 이상의 두께일 때, 도핑 농도의 하한은 대략 5×1017cm-3이다. 이때, 전하 보상층은 불필요하게 된다. 하지만, 베이스 전극들 형성 공정에 대한 요구들로부터, InGaP 층의 두께는 HBT의 특성이 저하되지 않는한 가능한한 얇게 하는 것이 바람직하다. 보통, InGaP 이미터층의 두께는 약30nm이다. 전하 보상층(11)의 삽입은 InGaP 이미터층의 두께가 60nm보다 크지 않는 경우 필요하다.
상술한 본 발명의 실시예들에서, n형 InxGa1-xP 층이 이미터 A층이고, n+형 GaAs층이 전하 보상층인 경우를 설명한 것이다. 박막 결정 웨이퍼(1)의 구조는 이들 실시들에 제한되지 않는다. 즉, 이미터 A 층 및 전하 보상층은 일반식: InxGa1-xP와 InxGayAlzAs (0≤x ≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로 나타내어진 3-5족 화합물 반도체인 제 1 도전형 화합물 반도체 결정층으로 형성될 수 있다. 결국, 예를 들어, 이미터 A층은 InGaP 층이 될 수 있고, 전하 보상층은 AlGaAs층이 될 수 있다. 상술한 것과 동일한 효과들이 또한 기대 될 수 있다.
다음으로, 도1에 도시된 구조를 갖는 박막 결정 웨이퍼(1)의 예들이 설명된다.
예 1
박막 결정 웨이퍼는 캐리어 농도들, 및 층들의 도펀트와 두께, 및 In 조성에 대해 도 19에 도시된 것과 같이 제조되었다. n형 InxGa1-x층(7)의 밴드 에지 방출 에너지는 발광에 의한 측정에서 1.85eV 이었다. 이것의 In 조성은 0.48 이었다. 이것의 격자 상수는 GaAs의 격자 상수에 일치하였다. ΔEg는 0.07eV 이었다. 전하 보상층(11)의 시트 도핑 양은 0.9 ×1012cm-2이었다.
도 11은 제조된 박막 결정 웨이퍼를 갖는 HBT의 특성 측정 결과들을 보여준다. 도 11은 베이스 전류 IB가 충분히 억제된 약 VB=0.8V 이었고, 베이스와 이미터 사이의 브레이크 전압 저항이 좋았다는 것을 보여준다.
예 2
박막 결정 웨이퍼는 캐리어 농도들, 도펀트와 두께 및 In 조성에 대해 도 20에 도시된 바와 같이 제조되었다. n형 InxGa1-xP 층(7)의 밴드 에지 방출 에너지는 발광에 의한 특정에서 1.85eV 이었다. 이것의 In 조성은 GaAs에 적합한 격자를 갖는 0.48 이었다. ΔEg는 0.07eV 이었다. 전하 보상층(11)의 시트 도핑 양은 1.5×1012cm-2이었다.
도 21은 상술된 방식으로 제조된 박막 결정 웨이퍼를 갖는 HBT의 HBT 특성 측정 결과들을 보여준다. 도 21은 베이스 전류 IB가 더 억제되고 따라서 약 VB=0.8V 향상되었으며, 베이스와 이미터 사이의 역브레이크 전압이 저하되지 않았음을 보여준다.
비교예1
예 1에서 본 효과들을 확인하기 위해서, 도 4에 도시된 전하 보상층이 없는 구조를 갖는 박막 결정 웨이퍼는 캐리어 농도, 도펀트와 두께 및 각 층의 In 조성에 대한 도 22에 도시된 매개변수들로 제조되었다. n형 InxGa1-xP 층(7)의 밴드 에지 방출 에너지는 발광에 따른 측정에서 1.85eV 이었다. 이것의 In 조성은 0.48이었다. 이것의 격자 상수는 GaAs의 격자 상수에 일치하였다. ΔEg는 0.07eV 이었다.
도 23은 그에 따라 제조된 박막 결정 웨이퍼를 갖는 HBT 특성의 측정 결과들을 보여준다. 도 23은 베이스 및 이미터 사이의 역브레이크 전압이 충분하고, 베이스 전류 IB는 약 VB=0.8V 증가되었음을 보여준다. 그러므로, HBT 특성들은 전하 보상층을 갖는 웨이퍼에 비해 저하되었다.
비교예 2
예 2에서 본 효과들을 확인하기 위해서, 도 4에 도시된 전하 보상층이 없는 구조를 갖는 박막 액정 웨이퍼는 캐리어 농도들, 도펀트와 두께 및 각 층의 In 조성에 대해 도 24에 도시된 매개변수들로 제조되었다. n형 InxGa1-xP 층(7)의 밴드 에지 방출 에너지는 발광에 따른 측정에서 1.85eV 이었다. 이것의 In 조성은 GaAs에 적합한 격자를 갖는 0.48이었다. ΔEg는 0.07eV 이었다.
도 10은 그에 따라 제조된 박막 결정 웨이퍼를 갖는 HBT의 특성들의 측정 결과들을 보여준다. 이 HBT는 과도(excessive) 도핑 양을 갖는 전하 보상층을 갖는다. 도 10은 베이스 전류 IB가 약 VB=0.8V 억제되었고, 베이스와 이미터 사이의 역브레이크 전압이 감소되었음을 보여준다.
본 발명은 pn 접합을 갖는 박막 결정 웨이퍼 및 그 제조 공정에 관한 것으로, 특히 InGaP/GaAs 헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transistor: BHT)의 제조에 적합한 박막 결정 웨이퍼를 제공하는 것이다.
Claims (9)
- pn 접합을 갖는 박막 결정 웨이퍼에서 있어서,일반식: InxGayAlzP (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 나타내어진 3-5족 화합물 반도체인 제 1 도전형의 제 1 층과, 일반식: InxGayAlzAs (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)로써 나타내어진 3-5족 화합물 반도체인 제 1 도전형의 제 2 층으로서, 상기 제 2 층은 상기 제 1 층 위에 만들어지는, 상기 제 2 층을 포함하며, 상기 제 1 층과 상기 제 2 층 사이에 형성된 헤테로접합 면간(interface)에서, 상기 제 1 층과 제 2 층보다 높은 불순물 농도를 갖는 제 1 도전형의 전하 보상층을 더 포함하는, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1항에 있어서, 콜렉터층과 베이스층을 더 포함하고, 상기 제 1 층은 상기 베이스층보다 큰 밴드갭(band gap)을 갖는 이미터층으로서 기능하는 반도체층인, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 층은 n형 InGaP 층이고, 상기 제 2층은 n형 AlxGayAs 층 (0≤x≤1, 0≤y≤1, x+y=1)인, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1 항 또는 제 2항에 있어서, n형 불순물은 Si 인, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1항 또는 제 2항에 있어서, 상기 전하 보상층은 15nm보다 크지 않은 두께를 가지며, 도핑 양은 1×1018cm-3보다 큰, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1항 또는 제 2항에 있어서, 상기 제 1 층은 60nm 보다 크지 않은 두께를 갖는, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1항 또는 제 2항에 있어서, 상기 전하 보상층의 캐리어(carrier) 농도 및 두께는 성기 제 1층의 밴드갭 에너지에 따라 제어되는, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1항 또는 제 2항에 있어서, 상기 전하 보상층의 캐리어 농도 및 두께의 적(product)인 시트(sheet) 도핑 양 Ns(cm-2)는,(180×ΔEg+3.0)×1E11×C1 > Ns > (160×ΔEg - 4.6) ×1E11×C2를 만족시키고,ΔEg=(1.92 - (Eg+1×Δy)),C1=((dInGaP/30)^ (-1.0))×(-2.1E-17×Ndemitter+26.8)/16.2×(1.2×dn+GaAs+9.8)/15.7C2=((dInGaP/30)^(-1.59))×(-1.7E-18×Ndemitter+14.9)/6.5×(0.61×dn+GaAs+3.5)/6.6×(-7.5E-18×NdGaAs+10.4)/6.6이고,Eg는 상온에서 제 1 층의 밴드갭 에너지(eV)이고,Δy는 상기 제 1 층이 상기 제 1 층의 In 조성 값으로부터 격자 상수들에서 상기 제 2 층과 일치할 때 상기 제 1 층의 In 조성 값을 뺌으로써 얻어지고,dInGaP는 상기 제 1 층의 두께(nm)이고,Ndemitter은 상기 제 1 층의 캐리어 농도(cm-3)이고,dn+GaAs는 전하 보상층의 두께(nm)이고,NdGaAs는 상기 제 2층의 캐리어 농도(cm-3)인, pn 접합을 갖는 박막 결정 웨이퍼.
- 제 1항 또는 제 2항에 있어서, 상기 층들 각각의 에피택셜 성장(epitaxial growth)은 유기금속 증기상 성장 방법(organometal vapor-phase growth method)으로 행해지는, pn 접합을 갖는 박막 결정 웨이퍼.
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