KR20030003423A - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 콘택 플러그 및 캐패시터 형성 공정에 관한 것이다. 본 발명은 전하저장전극 콘택 형성 공정을 단순화하고, 콘택 플러그와 전하저장전극 계면에서의 공핍 폭 증가를 억제할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 단계; 상기 절연 구조를 선택적으로 식각하여 전하저장전극 콘택홀을 형성하는 단계; 상기 전하저장전극 콘택홀이 형성된 전체 구조 상부에 캐패시터 산화막을 형성하는 단계; 셀 영역의 상기 캐패시터 산화막을 선택적으로 제거하여 상기 전하저장전극 콘택홀이 오픈되도록 하는 단계; 상기 캐패시터 산화막이 제거된 셀 영역에 전하저장전극용 전도막을 형성하되, 전하저장전극 콘택홀 내에 전하저장전극용 전도막이 매립되도록 하는 단계; 상기 전하저장전극용 전도막을 선택적으로 식각하여 단위 전하저장전극을 디파인하는 단계; 및 상기 단위 전하저장전극이 디파인된 전체 구조 상부에 유전체 박막 및 플레이트전극용 전도막을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 콘택 플러그 및 캐패시터 형성 공정에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다. 캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에,종래에는 주로 캐패시터 전하저장전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 컨케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.
또한, 이러한 3차원 구조의 캐패시터의 적용과 함께 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta205, BST, TaON, TaO 등의 고유전체 박막으로 대체하는 방향으로 개발이 진행되고 있다.
종래기술에 따른 캐패시터 형성 공정은, 통상적으로 전하저장전극 콘택홀을 형성한 다음, 폴리실리콘막을 증착하고 CMP 공정을 통해 폴리실리콘 플러그를 형성하는 기반 공정 후에 전하저장전극/유전체 박막/플레이트전극을 차례로 적층하는 방식으로 진행하고 있다.
이 경우, 폴리실리콘 플러그와 전하저장전극의 계면에서 콘택 저항이 증가하고, 특히 전하저장전극을 폴리실리콘으로 형성하는 경우에는 폴리실리콘 플러그와 전하저장전극의 불순물 도핑 농도가 다르기 때문에 공핍 폭(depletion width)이 증가하여 소자의 특성이 열화되는 문제점이 있었다. 또한, 종래기술은 공정이 복잡한 단점도 가지고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전하저장전극 콘택 형성 공정을 단순화하고, 콘택 플러그와 전하저장전극 계면에서의 공핍 폭 증가를 억제할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
26 : 전하저장전극용 전도막
28 : 유전체 박막
29 : 플레이트전극용 전도막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 단계; 상기 절연 구조를 선택적으로 식각하여 전하저장전극 콘택홀을 형성하는 단계; 상기 전하저장전극 콘택홀이 형성된 전체 구조 상부에 캐패시터 산화막을 형성하는 단계; 셀 영역의 상기 캐패시터 산화막을 선택적으로 제거하여 상기 전하저장전극 콘택홀이 오픈되도록 하는 단계; 상기 캐패시터 산화막이 제거된 셀 영역에 전하저장전극용 전도막을 형성하되, 전하저장전극 콘택홀 내에 전하저장전극용 전도막이 매립되도록 하는 단계; 상기 전하저장전극용 전도막을 선택적으로 식각하여 단위 전하저장전극을 디파인하는 단계; 및 상기 단위 전하저장전극이 디파인된 전체 구조 상부에 유전체 박막 및 플레이트전극용 전도막을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
바람직하게, 본 발명은 상기 플레이트전극용 전도막을 형성하는 단계 수행 후, 상기 플레이트전극용 전도막 및 상기 유전체 박막을 선택 식각하는 단계를 더 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 7은 본 발명의 일 실시예에 따른 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 워드라인(13), 랜딩 플러그 콘택(17), 비트라인(18) 등을 형성하고, 전체 구조 상부에 평탄화된 층간절연막(21) 및 실리콘질화막(22)을 증착한 다음, 전하저장전극 콘택 마스크를 사용한 사진 공정을 통해 실리콘질화막(22) 상에 포토레지스트 패턴(23)을 형성하고, 이를 식각 마스크로 사용하여 실리콘질화막(22) 및 층간절연막(21)을 건식 식각하여 랜딩 플러그 콘택(17)을 노출시키는 전하저장전극 콘택홀을 형성한다. 여기서, 실리콘질화막(22)은 식각방지막으로 증착한 것이며, 미설명 도면 부호 '12'는 게이트 산화막, '14'는 워드라인 하드 마스크 질화막, '15'는 워드라인 측벽 스페이서 질화막, '16'은 층간절연막, '19'는 비트라인 하드 마스크 질화막, '20'은 비트라인 측벽 스페이서 질화막을 각각 나타낸 것이다.
다음으로, 도 2에 도시된 바와 같이 전체 구조 상부에 캐패시터 산화막(23)을 증착한다. 이때, 캐패시터 산화막(23)은 원하는 전하저장전극의 높이 만큼의 두께로 증착하며, 캐패시터 형성이 완료된 상태에서 셀 영역과 주변회로 영역의 단차를 방지한다.
계속하여, 도 3에 도시된 바와 같이 사진 공정을 실시하여 셀 영역을 오픈시키는 포토레지스트 패턴(25)을 캐패시터 산화막(23) 상에 형성하고, 이를 식각 마스크로 사용하여 캐패시터 산화막(23)을 건식 식각한다. 이때, 실리콘질화막(22)를 식각방지막으로 사용하여 전하저장전극 콘택까지 오픈시킨다.
이어서, 도 4에 도시된 바와 같이 포토레지스트 패턴(25)을 제거하고, 전체 구조 상부에 전하저장전극용 전도막(26)을 증착하고, 에치백 또는 CMP 공정을 실시하여 캐패시터 산화막(23)이 노출될 정도로 전하저장전극용 전도막(26)을 평탄화시킨다. 이때, 전하저장전극용 전도막(26)으로 폴리실리콘이나 금속을 사용하며, 전하저장전극 콘택이 동시에 형성된다.
다음으로, 도 5에 도시된 바와 같이 전하저장전극 마스크를 사용한 사진 공정을 통해 포토레지스트 패턴(27)을 형성하고, 이를 식각 마스크로 사용하여 전하저장전극용 전도막(26)을 건식 식각하여 단위 전자저장전극을 디파인한다.
계속하여, 도 6에 도시된 바와 같이 포토레지스트 패턴(27)을 제거하고, 전체 구조 표면을 따라 유전체 박막(28)을 증착한다.
이어서, 도 7에 도시된 바와 같이 전체 구조 상부에 플레이트전극용 전도막(29)을 증착하고, 플레이트전극 마스크를 사용한 사진 및 식각 공정을 실시하여 플레이트전극용 전도막(29) 및 유전체 박막(28)을 패터닝한다. 이때, 플레이트전극용 전도막(29)으로 폴리실리콘이나 금속을 사용한다.
상기와 같은 공정을 실시하여 캐패시터를 형성하는 경우, 전하저장전극을 형성할 때 전하저장전극 콘택이 동시에 형성되기 때문에 기존과 같은 별도의 폴리실리콘 증착 및 CMP 공정을 실시하지 않아도 되며, 공정을 단순화하고 공정 단가를낮출 수 있다. 한편, 전하저장전극과 전하저장전극 콘택이 동일한 물질로 구성되기 때문에 전하저장전극과 전하저장전극 콘택 계면에서 공핍 폭이 증가하는 것을 근본적으로 방지할 수 있으며, 또한 Ti 실리사이드막, TiN 장벽금속층 등을 형성하지 않아도 되는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 별도의 공정 없이 전하저장전극을 형성하면서 전하저장전극 콘택을 형성할 수 있으며, 이로 인하여 공정을 단순화하고 공정 단가를 낮추는 효과가 있다. 또한, 본 발명에 따르면 전하저장전극과 전하저장전극 콘택이 동일한 물질로 구성되기 때문에 불순물 농도 차에 의한 공핍 폭의 증가를 근본적으로 방지하여 소자의 동작 특성을 개선하는 효과가 있다.
Claims (2)
- 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 단계;상기 절연 구조를 선택적으로 식각하여 전하저장전극 콘택홀을 형성하는 단계;상기 전하저장전극 콘택홀이 형성된 전체 구조 상부에 캐패시터 산화막을 형성하는 단계;셀 영역의 상기 캐패시터 산화막을 선택적으로 제거하여 상기 전하저장전극 콘택홀이 오픈되도록 하는 단계;상기 캐패시터 산화막이 제거된 셀 영역에 전하저장전극용 전도막을 형성하되, 전하저장전극 콘택홀 내에 전하저장전극용 전도막이 매립되도록 하는 단계;상기 전하저장전극용 전도막을 선택적으로 식각하여 단위 전하저장전극을 디파인하는 단계; 및상기 단위 전하저장전극이 디파인된 전체 구조 상부에 유전체 박막 및 플레이트전극용 전도막을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 플레이트전극용 전도막을 형성하는 단계 수행 후,상기 플레이트전극용 전도막 및 상기 유전체 박막을 선택 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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