KR200272823Y1 - 쉬프트레지스터 - Google Patents

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KR200272823Y1
KR200272823Y1 KR2019960021367U KR19960021367U KR200272823Y1 KR 200272823 Y1 KR200272823 Y1 KR 200272823Y1 KR 2019960021367 U KR2019960021367 U KR 2019960021367U KR 19960021367 U KR19960021367 U KR 19960021367U KR 200272823 Y1 KR200272823 Y1 KR 200272823Y1
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정택수
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Abstract

본 고안은 쉬프트레지스트에 관한 것으로서 데이타와 클럭신호과 리셋신호를 입력받아 플립플롭과 플립플롭사이에 데이타를 전송시키는 쉬프트레지스터는 배터적 노어 게이트와 앤드게이트와 플립플롭을 가지는 제 1 플립플롭부와, 배터적 노어 게이트와 낸드게이트와 플립플롭을 가지는 제 2 플립플롭부를 번갈아서 연결하여 입력되는 데이터가 변화할때만 플립플롭으로 클럭신호가 입력되어 데이터를 전송하므로 데이터를 쉬프트 할때 생기는 클럭의 셋업타임과 홀드타임을 방지하여 데이터 전송이 정확하고 소비전력도 감소시킬 수 있다.

Description

쉬프트레지스터
본 고안은 쉬프트레지스터(Shift Register)에 관한 것으로서, 특히, 데이터의 안정된 전송을 하기에 적당하도록 한 쉬프트레지스터에 관한 것이다.
일반적으로 레지스터는 외부에서 입력되는 데이터(0 또는 1)를 저장하거나 이동하는 목적으로 사용되는 것으로 쉬프트레지스터는 상술한 레지스터의 특성을 이용하여 레지스터내의 한 단에서 다른 단으로 또는 레지스터의 내부나 외부로 저장되는 데이터를 이동시키는 동작을 한다.
제 1 도는 통상의 4비트 쉬프트레지스터의 회로도이다.
상기 통상의 4비트 쉬프트레지스터는 세개의 입력신호를 받아 4개의 제 1, 제 2, 제 3 및 제 4 플립플롭(FF1)(FF2)(FF3)(FF4)에서 각각의 출력을 가진다.
클럭신호(CLUCK)과 리셋신호(RESET)는 제 1, 제 2, 제 3 및 제 4 플립플롭(FF1)(FF2)(FF3)(FF4)이 가지는 각각의 클럭입력단자(CP)와 리셋입력단자(CON)에 병렬로 연결된다.
데이타 입력신호(Data)는 제 1 플립플롭(FF1)의 입력단(D1)에 연결되고, 상기 제 1 플립플롭(FF1)의 출력(Q1)은 의부출력단자 QA 와 제 2 플립플롭(FF2)의 입력단(D2)에 연결되고, 상기 제 2 플립플롭(FF2)의 출력(Q2)은 외부출력단자 QB와 제 3 플립플롭(FF3)의 입력단(D3)에 연결되고, 상기 제 3 플립플롭(FF3)의 출력(Q3)은 외부출력단자 QC와 제 4 플립플롭(FF4)의 입력단(D4)에 연결되며, 상기 제 4 플립플롭(FF4)의 출력(Q4)는 외부출력단자QD와 연결되도록 구성된다.
제 2 도의 통상의 4비트 쉬프트레지스터의 클럭 타이밍도를 참고하여 동작을 설명한다.
각각의 제 1, 제 2, 제 3 및 제 4 플립플롭의 출력(Ql)(Q2)(Q3)(Q4)는 시간 T1이전에 모두 레밸 "0" 의 값으로 리셋팅 되어 있다. 이후 T1∼T2 구간에서 데이타가 레밸 "1" 로 제 1 플립플롭(FFl)의 입력단(Dl)에 인가된 후 클럭이 인가되어 출력(Ql)은 출력단(QA)에 조금 딜레이 되어 레밸 "1"이 출력되며, 상기 출력(Ql)은 제 2 플립플롭(FF2)의 입력단(D2) 인가된다.
T2∼T3 구간에서는 데이타가 레밸 "1"의 값을 유지하므로 출력단(QA)에서 레밸 "1"의 출력값을 유지한다. 제 2 플립플롭(FF2)에 클럭이 인가된후 입력데이타 레밸 "1"을 출력(Q2)은 출력단(QB)에 조금 딜레이 되어 레밸 "1"이 출력되며, 상기 출력(Q2)은 제 3 플립플롭(FF2)의 입력단(D3) 인가된다.
T3∼T4 구간에서는 데이타가 레밸 "0"으로 변하여 제 1 플립플롭(FF1)의 입력(D1)에 인가 된후 클럭이 인가되어 출력단(QA)에서 조금 딜레이된 레밸 "0"을 출력하고, 제 2 플립플롭(FF2)의 입력단(Q2)는 아직 레밸 "1"을 유지하여 출력(Q2)은 출력단(QB)에서 레밸 "1"이 출력되며, 상기 출력(Q2)은 제 3 플립플롭(FF3)의 입력단(D3) 인가된다.
T4∼T5 구간에서는 출력단(QA)의 데이타가 레밸 "0"으로 변하여 제 2 플립플롭(FF2)의 입력(D2)에 인가 된후 클럭이 인가되어 출력단(QB)에서 조금 딜레이된 레벨 "0"을 출력하고, 제 3 플립플롭(FF3)의 입력단(Q3)는 아직 레밸 "1"을 유지하여 출력(Q3)은 출력단(QC)에서 레밸 "1"이 출력되며, 상기 출력(Q3)은 제 4 플립플롭(FF4)의 입력단(D4) 인가된다.
T5∼T6 구간에서는 출력단(QB)의 데이타가 레밸 "0"으로 변하여 제 3 플립플롭(FF3)의 입력(D3)에 인가 된후 클럭이 인가되어 출력단(QC)에서 조금 딜레이된 레밸 "0"을 출력하고, 제 4 플립플롭(FF4)의 입력단(Q4)는 아직 레밸 "1"을 유지하여 출력(Q4)은 출력단(QD)에서 레밸 "1"이 출력된다.
T6 이후에는 출력단(QC)의 데이타가 레밸 "0"으로 변하여 제 4 플립플롭(FF4)의 입력(D4)에 인가 된후 클럭이 인가되어 출력단(QD)에서 조금 딜레이된 레밸 "0"을 출력한다.
그러나 종래의 쉬프트레지스터에서는 데이타가 전달되는 시간과 클럭의 포지티브 에지에서 셋업타임과 네가티브 에지에서 홀드타임을 유지하여야만 올바른 데이타 전송이 유지되어야 한다. 그러나 실제의 회로에서는 이 타이밍관계가 매우 만족스럽지 못하여 잘못된 데이타를 전달하기도 하며 데이타의 변화에 관계없이 클럭이 인가될때마다 플립플롭은 동작하므로 전력소모가 많은 문제점을 가진다.
따라서 본 고안의 목적은 상술한 문제점을 해결하기 위한 것으로, 데이터를 쉬프트 할때 생기는 셋업-홀드타임을 방지하고 데이터 전송이 정확하며 입력되는 데이터가 변할경우에만 클럭을 동작시키므로 소비전력도 감소시킬 수 있는 쉬프트레지스터를 제공함에 있다.
본 고안에 따른 4 비트 쉬프트레지스터는 데이타와 클럭펄스 및 리셋신호를 입력받아 플립플롭과 플립플롭사이에 데이타를 전송시키는데 있어서, 클럭신호의 포지티브 에지에서 입력되는 데이타의 변화가 있을때만 클럭을 발생시켜 입력데이타를 받아들여 출력을 변화 시키는 제 1 플립플롭부와 클럭신호의 네가티브 에지에서 입력되는 데이타의 변화가 있을때만 클럭을 발생시켜 입력데이타를 받아들여 출력을 변화 시키는 제 2 플립플롭부가 번갈아 연결되어 클럭신호위상이 180도 전이되어 동작하도록 구성된다.
이하 첨부한 도면을 참고하여 본 고안을 상세히 설명한다.
제 3 도는 본 고안에 따른 4 비트 쉬프트레지스터의 회로도이다.
본 고안의 4 비트 쉬프트레지스터는 입력데이타(DATA)와 클럭펄스(CLUCK) 및 리셋신호(RESET)을 받아 4개의 출력(QA)(QB)(QC)(QD)을 가지기 위하여 제 1, 제 2, 제 3 및 제 4 플립플롭부(10)(20)(30)(40)을 포함한다.
상기의 4 비트 쉬프트레지스터는 리셋신호(RESET)가 제 1, 제 2, 제 3 및 제 4 플립플롭(FF11)(FF12)(FF13)(FF14)의 리셋단자(CON)에 입력되며,
상기 제 1 플립플부(10)는 입력 데이타(DATA)가 제 11 플립플롭(FF11)의 입력단(D1)과 제1 배터적 노어 게이트(EX1)에 입력되고, 상기 제 11 플립플롭(FF11)의 출력단(Q1)은 제 1 출력(QA)이 되고, 제 11 플립플롭(FF11)의 반전된 출력단(/Q1)은 상기 제 1 배터적 노어 게이트(EX1)와 연결되며, 상기 제 l 배터적 노어 게이트(EX1)의 출력과 클럭신호(CLUCK)는 제 1 앤드게이트(AG1)에 입력되며, 상기 제 1 앤드게이트(AG1)의 출력은 상기 제 11 플립플롭(FF11)의 클럭입력단자(CP1)에 입력되도록 구성된다.
상기 제 2 플립플부(20)는 제 1 플립플롭부(10)의 출력데이타(QA)가 제 12 플립플롭의 입력단(D2)과 제 2 배터적 노어 게이트(EX2)에 입력되고, 상기 제 12 플립플롭(FF12)의 출력단(Q2)은 제 2 출력(QB)이 되고, 제 12 플립플롭(FF12)의 반전된 출력단(/Q2)는 상기 제 2 배터적 노어 게이트(EX2)에 입력되며, 상기 제 2 배터적 노어 게이트(EX2)의 출력과 클럭신호(CLUCK)는 제 1 낸드게이트(NG1)에 입력되며, 상기 제 1 낸드게이트(NG1)의 출력은 상기 제 12 플립플롭(FF12)의 클럭입력단자(CP2)에 입력되도록 구성된다.
상기 제 3 플립플부(30)는 제 2 플립플롭부(20)의 출력데이타(QB)가 제 13 플립플롭(FF13)의 입력단(D3)과 제 3 배터적 노어 게이트(EX3)에 입력되고, 상기 제 13 플립플롭(FF13)의 출력단(Q3)은 제 3 출력(QC)이 되고, 제 13 플립플롭(FF13)의 반전된 출력단(/Q3)은 상기 제 3 배터적 노어 게이트(EX3)와 연결되며, 상기 제 3 배터적 노어 게이트(EX3)의 출력과 클럭신호(CLUCK)는 제 2 앤드게이트(AG2)에 입력되며, 상기 제 2 앤드게이트(AG2)의 출력은 상기 제 13 플립플롭(FF13)의 클럭입력단자(CP3)에 입력되도록 구성된다.
상기 제 4 플립플부(40)는 제 3 플립플롭부(30)의 출력데이타(QC)가 제 14 플립플롭의 입력단(D4)과 제 4 배터적 노어 게이트(EX4)에 입력되고, 상기 제 14 플립플롭(FF14)의 출력단(Q4)은 제 4 출력(QD)이 되고, 제 14 플립플롭(FF14)의 반전된 출력단(/Q4)는 상기 제 4 배터적 노어 게이트(EX4)에 입력되며, 상기 제 4 배터적 노어 게이트(EX4)의 출력과 클럭신호(CLUCK)는 제 2 낸드게이트(NG2)에 입력되며, 상기 제 2 낸드게이트(NG2)의 출력은 상기 제 14 플립플롭(FF14)의 클럭입력단자(CP4)에 입력되도록 구성된다.
제 4 도의 본 고안에 따른 4비트 레지스터의 클럭 타이밍도를 참고하여 동작을 설명하면 다음과 같다.
리셋 신호가 각각의 제 11, 제 12, 제 13 및 제 14 플립플롭(FF11)(FF12)(FF13)(FF14)의 CON 단자에 입력되어 출력(/Q1) (/Q2) (/Q3) (/Q4)는 T1구간이전에 모두 레밸 "1" 로 셋팅 되어 있다.
이후 T1∼T2 구간에서 입력되는 데이타의 레밸 "1"은 제 11 플립플롭(FF11)의 입력단(D1)과 제 1배타적 노어 게이트(EX1)에 인가되고, 제 1 배타적 노어 게이트(EX1)는 출력(/Q1)의 레밸 "1" 도 입력받아 레밸 "1"이 출력되며, 상기 제 1 배타적 노어 게이트(EX1)의 출력인 레밸 "1" 과 클럭(1)의 포지티부 에지가 함께 제 1 앤드게이트(AG1)에 입력된 후, 제 1 앤드게이트(AG1)는 레밸 "1"을 출력하여 제 11 플립플롭(FF11)의 CP1에 클럭펄스로 인가된다. 상기 CP1의 클럭펄스로 제 11 플립플롭(FF11)의 입력데이타는 출력(Q1)을 통해 출력단(QA)로 전달된다. 이후출력(/Q1)은 레밸 "0"을 유지하여 입력단(D1)에 데이타 입력의 변화가 있을때까지 출력단(QA)는 레밸 "1"을 유지한다.
상기 출력단(QA)의 레밸 "1"이 제 12 플립플롭(FF12)의 입력단(D2)와 제 2 배타적 노어 게이트(EX2)에 입력되며, 제 2 배타적 노어 게이트(EX2)에는 출력(/Q2)의 레밸 "1" 도 입력되어 레밸 "1"이 출력되며, 상기 제 2 배타적 노어 게이트(EX2)의 출력은 클럭(1)의 네가티브 에지가 함께 제 1 낸드게이트(NA1)에 입력된 후, 제 1 낸드게이트(NA1)는 레밸 "1"을 출력하여 제 12 플립플롭(FF12)의 CP2에 클럭펄스로 인가된다. 상기 CP2의 클럭펄스로 제 12 플립플롭(FF12)의 입력된 데이터(QA)는 출력(Q2)을 통해 출력단(QB)로 전달된다. 이후 출력(/Q2)은 레벨 "0"을 유지하여 입력단(D2)에 데이타입력의 변화가 있을때까지 출력단(QB)는 레밸 "1"을 유지한다.
T2∼T3 구간에서 데이타의 레밸의 변화가 없으므로 제 11 플립플롭(FF11)과 제 2 플립플롭의 출력(QA)(QB)는 종전의 값을 유지하며, 상기 출력단(QB)의 레밸 "1"은 제 13 플립플롭(FF13)의 입력단(D3)과 제 3 배타적 노어 게이트(EX3)에 입력되며, 제 3 배타적 노어 게이트(EX3)에는 출력(/Q3)의 레밸 "1"도 입력되어 레밸 "1"이 출력되며, 클럭(2)의 포지티부 에지가 함께 제 2 앤드게이트(AG2)에 입력된 후, 레벨 "1"을 출력하여 제 13 플립플롭(FF13)의 CP3에 클럭펄스로 인가된다. 상기 CP3의 클럭펄스로 제 13 플립플롭(FF13)의 입력된 데이타(Q2)는 출력(Q3)를 통해 출력단(QC)로 전달된다. 이후 출력(/Q3)은 레밸 "0"을 유지하여 입력단(D3)에 데이타입력의 변화가 있을때까지 출력단(QC)는 레밸 "1"을 유지한다.
출력단(QC)의 레밸 "1"이 제 14 플립플롭(FF14)의 입력단(D4)와 제 4 배타적 노어 게이트(EX4)에 입력되고, 제 4 배타적 노어 게이트(EX4)에 출력(/Q4)의 레밸 "1" 이 입력되어 레밸 "1"을 출력되며, 상기 제 4 배타적 노어 게이트(EX4)의 출력은 클럭(2)의 네가티브 에지가 함께 제 2 낸드게이트(NA2)에 입력된다. 그러면 제 2 낸드게이트(NA2)는 레밸 "1"을 출력하여 제 14 플립플롭(FF14)의 CP4에 클럭펄스로 인가된다. 상기 CP4의 클럭펄스로 제 14 플립플롭(FF14)에 입력된 데이타(Q3)는 출력(Q4)를 통해 출력단(QD)로 전달된다. 이후 출력(/Q4)은 레밸 "0"을 유지하여 입력단(D4)에 데이타입력의 변화가 있을때까지 출력단(QD)은 레밸 "1"을 유지한다.
T3∼T4 구간에서 데이타의 레밸이 "0"으로 바뀌어서 제 11 플립플롭(FF11)의 입력단(D1)과 제 l배타적 노어 게이트(EX1)에 인가되고, 제 1 배타적 노어 게이트(EX1)는 출력(/Q1)의 레밸 "0" 도 입력받아 레밸 "1"이 출력되며, 상기 제 1 배타적 노어 게이트(EX1)의 출력인 레밸 "1" 과 클럭(3)의 포지티부 에지가 함께 제 1 앤드게이트(AG1)에 입력된 후, 제 1 앤드게이트(AG1)는 레벨 "1"을 출력하여 제 11 플립플롭(FF11)의 CP1에 클럭펄스로 인가된다. 상기 CP1의 클럭펄스로 제 11 플립플롭(FF11)의 입력데이타는 출력단(QA)로 전달된다. 이후 출력(/Q1)은 레밸 "1"을 유지하여 입력단(D1)에 데이타입력의 변화가 있을때까지 출력단(QA)는 레밸 "0"을 유지한다.
출력단(QA)의 레밸 "0"이 제 12 플립플롭(FF12)의 입력단(D2)와 제 2배타적 노어 게이트(EX2)에 입력되며, 제 2 배타적 노어 게이트(EX2)에는 출력(/Q2)의 레밸 "0" 도 입력되어 레밸 "1"이 출력되며, 상기 제 2 배타적 노어 게이트(EX2)의출력은 클럭(3)의 네가티브 에지가 함께 제 1 낸드게이트(NA1)에 입력된 후, 제 1 낸드게이트(NA1)는 레밸 "1"을 출력하여 제 12 플립플롭(FF12)의 CP2에 클럭펄스로 인가된다. 상기 CP2의 클럭펄스로 제 12 플립플롭(FF12)의 입력데이타(D2)는 출력단(QB)로 전달된다. 이후 출력(/Q2)은 레밸 "1"을 유지하여 입력단(D2)의 데이타입력의 변화가 있을때까지 출력단(QB)는 레밸 "0"을 유지한다.
T4∼T5 구간에서 데이타의 레벨의 변화가 없으므로 제 11 플립플롭(FF11)과 제 2 플립플롭의 출력(QA)(QB)는 종전의 값을 유지하며, 상기 출력단(QB)의 레밸 "0"은 제 13 플립플롭(FF13)의 입력단(D3)과 제 3 배타적 노어 게이트(EX3)에 입력되며, 제 3배타적 노어 게이트(EX3)에는 출력(/Q3)의 레밸 "0"도 입력되어 레밸 "1"이 출력되며, 클럭(4)의 포지티부 에지가 함께 제 2 앤드게이트(AG2)에 입력된 후, 레벨 "1"을 출력하여 제 13 플립플롭(FF13)의 CP3에 클럭펄스로 인가된다. 상기 CP3의 클럭펄스로 제 13 플립플롭(FF13)의 입력데이타(D3)는 출력단(QC)로 전달된다. 이후 출력(/Q3)은 레밸 "1"을 유지하여 입력단(D3)의 데이타입력의 변화가 있을때까지 출력단(QC)는 레밸 "0"을 유지한다.
출력단(QC)의 레밸 "1"이 제 14 플립플롭(FF14)의 입력단(D4)와 제 4 배타적 노어 게이트(EX4)에 입력되고, 제 4 배타적 노어 게이트(EX4)에 출력(/Q4)의 레밸 "0" 이 입력되어 레밸 "1"을 출력되며, 상기 제 4 배타적 노어 게이트(EX4)의 출력은 클럭(4)의 네가티브 에지가 함께 제 2 낸드게이트(NA2)에 입력된다. 그러면 제 2 낸드게이트(NA2)는 레밸 "1"을 출력하여 제 14 플립플롭(FF14)의 CP4에 클럭펄스로 인가된다. 상기 CP4의 클럭펄스로 제 14 플립플롭(FF14)에 입력된 데이타(QC)는출력단(QD)로 전달된다. 이후 출력(/Q4)은 레밸 "1"을 유지하여 입력단(D4)의 데이타입력의 변화가 있을때까지 출력단(QD)은 레밸 "0"을 유지한다.
T5∼T6 구간에서 데이타의 레밸은 다시 레밸 "1"로 변하여 제 11 플립플롭(FF11)의 입력단(D1)과 제 1배타적 노어 게이트(EX1)에 인가되고, 제 1 배타적 노어 게이트(EX1)는 출력(/Q1)의 레밸 "1" 도 입력받아 레밸 "1"이 출력되며, 상기 제 1 배타적 노어 게이트(EX1)의 출력인 레밸 "1" 과 클럭(5)의 포지티부 에지가 함께 제 l 앤드게이트(AG1)에 입력된 후, 제 1 앤드 게이트(AG1)는 레밸 "1"을 출력하여 제 11 플립플롭(FF11)의 CP1에 클럭펄스로 인가된다. 상기 CP1의 클럭펄스로 제 11 플립플롭(FF11)의 입력데이타는 출력단(QA)로 전달된다. 이후 출력(/Q1)은 레밸 "0"을 유지하여 입력단(D1)에 데이타입력의 변화가 있을때까지 출력단(QA)는 레밸 "1"을 유지한다.
출력단(QA)의 레밸 "1"이 제 12 플립플롭(FF12)의 입력단(D2)와 제 2 배타적 노어 게이트(EX2)에 입력되며, 제 2 배타적 노어 게이트(EX2)에는 출력(/Q2)의 레밸 "1" 도 입력되어 레밸 "1"이 출력되며, 상기 제 2 배타적 노어 게이트(EX2)의 출력은 클럭(5)의 네가티브 에지가 함께 제 1 낸드게이트(NA1)에 입력된 후, 제 1 낸드게이트(NA1)는 레밸 "1"을 출력하여 제 12 플립플롭(FF12)의 CP2에 클럭펄스로 인가된다. 상기 CP2의 클럭펄스로 제 12 플립플롭(FF12)의 입력데이타(QA)는 출력단(QB)로 전달된다. 이후 출력(/Q2)은 레밸 "0"을 유지하여 입력단(D2)에 데이타입력의 변화가 있을때까지 출력단(QB)는 레벨 "1"을 유지한다.
T6∼T7 구간에서 데이타의 레밸의 변화가 없으므로 제 11 플립플롭(FF11)과제 2 플립플롭의 출력(QA)(QB)는 종전의 값을 유지하며, 상기 출력단(QB)의 레밸 "1"은 제 13 플립플롭(FF13)의 입력단(D3)과 제 3 배타적 노어 게이트(EX3)에 입력되며, 제 3배타적 노어 게이트(EX3)에는 출력(/Q3)의 레밸 "1"도 입력되어 레밸 "1"이 출력되며. 클럭(6)의 포지티부 에지가 함께 제 2 앤드게이트(AG2)에 입력된 후, 레밸 "1"을 출력하여 제 13 플립플롭(FF13)의 CP3에 클럭펄스로 인가된다. 상기 CP3의 클럭펄스로 제 13 플립플롭(FF13)의 입력데이타는 출력단(QC)로 전달된다. 이후 출력(/Q3)은 레밸 "0"을 유지하여 입력단(D3)에 데이타입력의 변화가 있을때까지 출력단(QC)는 레벨 "1"을 유지한다.
출력단(QC)의 레밸 "1"이 제 14 플립플롭(FF14)의 입력단(D4)와 제 4 배타적 노어 게이트(EX4)에 입력되고, 제 4 배타적 노어 게이트(EX4)에 출력 (/Q4)의 레밸 "1" 이 입력되어 레밸 "1"을 출력되며, 상기 제 4 배타적 노어 게이트(EX4)의 출력은 클럭(6)의 네가티브 에지가 함께 제 2 낸드게이트(NA2)에 입력된다. 그러면 제 2 낸드게이트(NA2)는 레밸 "1"을 출력하여 제 14 플립플롭(FF14)의 CP4에 클럭펄스로 인가된다. 상기 CP4의 클럭펄스로 제 14 플립플롭(FF14)에 입력된 데이타(QC)는 출력단(QD)로 전달된다. 이후 출력(/Q4)은 레밸 "0"을 유지하여 입력단(D4)에 데이타입력의 변화가 있을때까지 출력단(QD)은 레밸 "1"을 유지한다.
따라서 본 고안에 따른 쉬프트레지스터는 각각의 플립플롭의 데이타 입력이 변할때만 클럭펄스를 발생시켜 데이타를 전송하므로 셋업 홀드 타임에 걸릴 염려가 없어 데이타 전송이 정확하게 이루어지며 소비전력도 감소시킬 수 있는 잇점을 갖는다.
제 1 도는 통상의 4비트 쉬프트레지스터의 회로도
제 2 도는 통상의 4비트 쉬프트레지스터의 클럭 타이밍도
제 3 도는 본 고안에 따른 4비트 쉬프트레지스터의 회로도
제 4 도는 본 고안에 따른 4비트 쉬프트레지스터의 클럭 타이밍도

Claims (1)

  1. 입력데이타와 클럭펄스와 리셋신호를 입력받아 순차적으로 데이타를 전송하는 쉬프트레지스터에 있어서,
    상기 입력데이타(DATE)와 클럭펄스(CLUCK) 및 리셋신호(RESET)을 받아 4개의 출력(QA)(QB)(QC)(QD)을 생성하기 위하여 상기 입력 데이터(DATE)가 제 11 플립플롭(FF11)의 입력단(D1)과 제 1 배타적 노어 게이트(EX1)에 입력되고, 상기 제 11 플립플롭(FF11)의 출력단(Q1)은 제 1 출력(QA)이 되고, 제 11 플립플롭(FF11)의 반전된 출력단(/Q1)은 상기 제 1 배타적 노어 게이트(EX1)와 연결되며, 상기 제 1 배타적 노어 게이트(EX1)의 출력과 클럭신호(CLUCK)는 제 1 앤드게이트(AG1)에 입력되며, 상기 제 1 앤드게이트(AG1)의 출력은 상기 제 11 플립플롭(FF11)의 클럭입력단자(CP1)에 입력되도록 구성된 제 1 플립플롭부(10)와,
    상기 제 1 플립플롭부(10)의 출력데이타(QA)가 제 12 플립플롭의 입력단(D2)과 제 2 배타적 노어 게이트(EX2)에 입력되고, 상기 제 12 플립플롭(FF12)의 출력단(Q2)은 제 2 출력(QB)이 되고, 제 12 플립플롭(FF12)의 반전된 출력단(/Q2)는 상기 제 2 배타적 노어 게이트(EX2)에 입력되며, 상기 제 2 배타적 노어 게이트(EX2)의 출력과 클럭신호(CLUCK)는 제 1 낸드게이트(NG1)에 입력되며, 상기 제 1낸드게이트(NG1)의 출력은 상기 제 12 플립플롭(FF12)의 클럭입력단자(CP2)에 입력되도록 구성된 제 2 플립플롭부(20)와,
    상기 제 2 플립플롭부(20)의 출력데이타(QB)가 제 13 플립플롭(FF13)의 입력단(D3)과 제 3 배타적 노어 게이트(EX3)에 입력되고, 상기 제 13 플립플롭(FF13)의 출력단(Q3)은 제 3출력(QC)이 되고, 제 13 플립플롭(FF13)의 반전된 출력단(/Q3)은 상기 제 3 배타적 노어 게이트(EX3)와 연결되며, 상기 제 3 배타적 노어 게이트(EX3)의 출력과 클럭신호(CLUCK)는 제 2 앤드게이트(AG2)에 입력되며, 상기 제 2 앤드게이트(AG2)의 출력은 상기 제 13 플립플롭(FF13)의 클럭입력단자(CP3)에 입력되도록 구성된 제 3 플립플롭부(30)와,
    상기 제 3 플립플롭부(30)의 출력데이타(QC)가 제 14 플립플롭의 입력단(D4)과 제 4 배타적 노어 게이트(EX4)에 입력되고, 상기 제 14 플립플롭(FF14)의 출력단(Q4)은 제 4 출력(QD)이 되고, 제 14 플립플롭(FF14)의 반전된 출력단(/Q4)는 상기 제 4 배타적 노어 게이트(EX4)에 입력되며, 상기 제 4 배타적 노어 게이트(EX4)의 출력과 클럭신호(CLUCK)는 제 2 낸드게이트(NG2)에 입력되며, 상기 제 2 낸드게이트(NG2)의 출력은 상기 제 14 플립플롭(FF14)의 클럭입력단자(CP4)에 입력되도록 구성된 제 4 플립플롭부(40)를 포함하여 구성된 것이 특정인 쉬프트레지스터.
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* Cited by examiner, † Cited by third party
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KR101034967B1 (ko) * 2009-05-29 2011-05-17 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법
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