KR20020079497A - 반도체 기판상에 저 유전율을 갖는 막을 형성하는 방법 - Google Patents

반도체 기판상에 저 유전율을 갖는 막을 형성하는 방법 Download PDF

Info

Publication number
KR20020079497A
KR20020079497A KR1020020018752A KR20020018752A KR20020079497A KR 20020079497 A KR20020079497 A KR 20020079497A KR 1020020018752 A KR1020020018752 A KR 1020020018752A KR 20020018752 A KR20020018752 A KR 20020018752A KR 20020079497 A KR20020079497 A KR 20020079497A
Authority
KR
South Korea
Prior art keywords
gas
silicon
reaction
film
dielectric constant
Prior art date
Application number
KR1020020018752A
Other languages
English (en)
Other versions
KR100926722B1 (ko
Inventor
마츠키노부오
이재식
모리사다요시노리
사토시 타가하시
Original Assignee
에이에스엠 저펜 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/827,616 external-priority patent/US6514880B2/en
Application filed by 에이에스엠 저펜 가부시기가이샤 filed Critical 에이에스엠 저펜 가부시기가이샤
Publication of KR20020079497A publication Critical patent/KR20020079497A/ko
Application granted granted Critical
Publication of KR100926722B1 publication Critical patent/KR100926722B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

실로산 중합체 절연막은 3.1이하의 유전율을 가지고, 20% 미만의 C 원자농도를 가지며 구조적 단위로 반복하는 -SiR2O-을 갖는다. 또한, 실로산 중합체은 높은 열안정성 높은 습기 저항력을 가지고 있다. 실로산 중합체는 , 실리콘 함유 탄화수소 화합물 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 정수 1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소)를 직접 기화한 후, 플라즈마 CVD 장치의 반응 챔버로 산화제와 함께 기화된 화합물을 유입함으로써 형성된다. 원료가스의 잔류시간은 낮은 유전율과 함께 미세 다공성 구조를 갖는 실로산 중합체 필름을 형성하기 위한 반응 가스의 총 유속을 감소시킴으로써 연장된다.

Description

반도체 기판상의 실로산 중합체막 및 그 제조방법{SILOXAN POLYMER FILM ON SEMICONDUCTOR SUBSTRATE AND METHOD FOR FORMING SAME}
본 발명은, 일반적으로 반도체 기술에 관한 것으로서, 보다 상세하게는, 반도체 기판상의 실로산 중합체 절연막 및 플라즈마 CVD(chemical vapor deposition; 화학증착)장치에 의해 실로산 중합체 절연막을 형성하는 방법에 관한 것이다.
최근 들어 반도체 장치의 대규모 집적에 대한 요구가 증가함에 따라, 다층 배선 기술(multi-layered wiring technique)이 상당한 주목을 받고 있다. 그러나, 이러한 다층 구조에 있어서, 각각의 전선 사이의 정전 용량은 고속 조작을 저해하게 된다. 이러한 정전 용량을 감소시키기 위해서는 절연막의 유전율(비유전율)을 감소시키는 것이 필수적이다. 따라서 비교적으로 낮은 유전율을 가진 다양한 물질들이 절연막으로 개발되었다.
종래의 실리콘 산화물막 SiOx은 SiH4나 Si(OC2H5)4와 같은 실리콘 물질 가스에 산소(O2)나 산화 질소(N2O)를 산화제로 첨가하는 방법에 의해 생성되고, 그리고 나서 열이나 플라즈마 에너지에 의해 처리되었다. 이것의 유전율은 4.0 이다.
대안으로, 플루오르처리된 비결정의 탄소막이 플라즈마 CVD 방법에 의해 물질가스 CxFyHz로부터 생성되어져 왔다. 이것의 유전율 ε은 2.0-2.4 로 낮다.
절연막의 유전율을 감소시키기 위한 다른 방법으로, 안정성이 우수한 Si-O결합을 사용함으로써 만들어져 왔다. 실리콘 함유 유기막은, 플라즈마 CVD 방법에 의해 저압(1Torr) 하에서 물질가스로부터 생성된다. 물질가스는 배블링(babbling)방법에 의해 기화된 벤젠과 실리콘의 화합물인 P-TMOS(phenyl trimethoxysilane, 식1)에 의해서 만들어 진다. 이 막의 유전율 ε은 3.1 로 낮다.
더 나은 방법으로는, 이 막에 형성된 다공구조를 사용한다. 절연막은 스핀-코트법(spin-coat method)에 의해 무기물 SOG 로부터 생성된다. 이 막의 유전율 ε은 2.3으로 낮다.
그러나, 전술한 접근들은, 다음과 같은 많은 단점들을 갖고 있다.
첫째, 플루오르처리된 비결정의 탄소막은 낮은 열적 안정성(370℃), 실리콘함유 물질과의 저접착성 그리고 낮은 기계적 강도를 가진다. 낮은 열적 안정성은 400 ℃이상과 같은 고온하에서 손상을 가져온다. 저접착성은 막이 쉽게 벗겨질 수 있다. 더욱이, 낮은 기계적 강도는 배선재료에 해를 준다.
P-TMOS 분자를 이용하여 중합된 올리고머는 실로산 구조처럼 기상에서 직선구조를 형성하지 않는데, P-TMOS 분자는 3개의 O-CH3결합을 가지고 있기 때문이다. 직선구조를 가지고 있지 않는 올리고머는 Si 기판상에 다공 구조를 형성하지 않는다. 즉 증착된 막의 밀도는 감소되지 않는다. 결과적으로, 막의 유전율은 원하는 정도로 감소되지 못한다.
이 점에 대해서, 배블링법은 아르곤과 같은 캐리어 가스가 액상 물질을 통과하여 얻어진 액상 물질의 증기를 캐리어 가스와 함께 반응 챔버내로 도입되는 방법이다. 이 방법은 일반적으로 물질 가스를 유동하도록 유발하기 위해 다량의 캐리어 가스가 요구된다. 그 결과, 물질 가스는 기상에서 중합반응을 유발하기 위해 충분한 시간동안 반응 챔버내에 머물지 못한다.
더욱이, 스핀-코트법에 의한 SOG 절연막은 물질이 편평하게 실리콘 기판상에 도포되지 못하는 문제점과, 코팅 처리후의 경화 시스템이 고가인 또 다른 문제점을 가지고 있다.
따라서, 본 발명의 목적은, 플라즈마 CVD 방법을 사용하여 저 유전율 막을 형성하는 것이 가능하고, 고 집적화된 반도체 소자용 절연막으로 이러한 저 유전율막을 사용함으로써, 전선 사이의 정전 용량에 의해 유도된 지연은 감소될 수 있으며, 반도체 소자의 작업속도는 실질적으로 증가될 수 있는 방법을 제공하는 것이다
도 1은 절연막을 형성하기 위해 사용되는 CVD 장치를 설명한 개요도이고,
도 2는 본 발명의 실시예에서 사용된 플라즈마 CVD 장치를 설명한 개요도이다.
본 발명의 한 측면에 따르면, 고 질의 실로산 중합체 막은 실리콘 함유 탄화수소 화합물 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 정수 1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소)을 기화하는 단계, 다음으로, 플라즈마 CVD 장치의 반응 챔버로 산화제와 함께 기화된 화합물을 도입하는 단계에 의해 형성될 수 있다.
원료가스의 잔류시간은, 저 유전율의 미세 다공성 구조를 갖는 실로산 중합체 필름을 형성하기 위해서 반응 가스의 총 유출을 감소시킴으로써 연장된다.
상기와 같이, 첨가가스가 산화제를 포함하지 않고, He, H2, CH4등과 같은 가스를 포함한 경우, 역시 k=2.6-3.1의 저 유전율을 갖는 양질의 저 유전율 막을 얻을 수 있다. 만약 산화제가 물질가스의 화합물이 두 개의 알콕실(alkoxyl)기를 가질 때 첨가가스에 특별하게 첨가된다면, 막 형성속도가 가속화되어 생산성이 향상됨으로써 낮은 비용으로 k〈3.1의 유전율을 가진 저 유전율(“low-k”) 막을 형성하는 것이 가능하다. 게다가 상기에서 산화제의 유속을 제어함으로써 산화막 구조를 형성하지 않고도 막의 산소농도는 증가되며, 놀랍게도 유전율이 낮아지며, 더욱이 증착속도가 현저히 증가한다. 상기에서의 효과는 (ⅰ)반응가스의 유동속도는 연장되고, (ⅱ)물질가스는 두 개의 알콕실(alkoxyl)기를 가지고,( ⅲ)산화가스가 첨가가스에 첨가될 때 현저하게 나타날 수 있다. 결과물인 실로산 중합체 막은 3.1 또는 그 이하의 유전율을 가질 수 있고, 20%미만의 C원자 농도를 가지며 구조적인 단위로 반복하는 -SiR2O-을 가질 수 있다.(즉, 화합물은 탄화수소와 산소 사이의 결합에서 확실하게 또는 선택적으로 분리된다). C원자 농도가 낮을 때, 에칭 리지스트(광감성 수지)에 대한 감도가 향상되어진다. 게다가, 실로산 중합체는 반도체 기판상에서 높은 열안정성 및 높은 습기 저항성을 가지고 있다. 더욱이 이 기술은 사용가능한 장치의 확장 범위인 약 2.4까지 막의 유전율을 낮출 수 있다. 게다가 본 발명에 따르면, 장비의 생산비용이 감소되고, 생산율이 현저하게 증가될 수 있다.
본 발명 및 선행기술보다 나은 장점을 요약할 목적으로, 본 발명의 특정 목적과 장점을 언급하였다. 물론 반드시 그러한 목적과 장점이 본 발명의 특정 실시예에 따라 성취되지는 않을 수 있다. 그러므로, 예를 들면 당해 기술의 당업자는 본 발명이 교시 또는 암시될 수도 있는 다른 목적이나 장점을 반드시 달성하지는 않더라도 적어도 하나 이상의 장점을 달성하거나 최적화하는 방식으로 실현될 수 있다는 것을 알 수 있을 것이다.
또 다른 분야에서, 본 발명의 특징 및 장점은 후술하는 바람직한 실시예의 상세한 설명으로 명백해 진다.
본 발명에 따른 첫 번째 실시예는, 플라즈마 처리에 의해 반도체 기판 상의 실로산 중합체 막을 형성하기 위한 방법에 있어서, (ⅰ)실로산 중합체를 위한 물질가스를 생산하기 위해서 SiαOα-1R2α-β+2(OCnH2n+1)β식을 가지는 (여기서, α는 정수1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소) 실리콘 함유 탄화수소 화합물을 기화시키는 단계와; (ⅱ)반도체 기판이 적치된 플라즈마 CVD 처리용 반응 챔버내로 물질가스를 도입하는 단계와; (ⅲ)불활성가스 그리고 물질가스보다 적은 양으로 사용된 산화 가스를 포함하는 첨가가스를 도입하는 단계 및 (ⅳ)반응 챔버에서 플라즈마 중합 반응을 활성화함으로써 반도체 기판 상의 구조적인 단위로 반복하는 -SiR2O- 을 갖는 실로산 중합체 막을 형성하는 단계를 포함한다.
상기에서 첨가가스가 효율적인 양으로 산화가스를 포함할 때 (즉, 물질가스 20-80%, 바람직하게는 sccm 측정기 상에서 물질가스의 적정 40-60%), 실로산 중합체 막의 C 원자 농도는 20% 이상을 넘지 않도록 한다.
낮은 C원자 농도는 이하에서 설명되는 것과 같이 에칭 처리에 매우 효과적이다.
낮은 C 원자 농도 및 에칭공정
장치의 배선구조의 제조공정은, 웨이퍼 상에 형성된 저 k 막과 같은 절연막과, 절연막 상에 형성된 감광성 수지(에칭 리지스트)와, 사진 증감 기술 석판(photographic sensitization technique lithograph)을 사용하여 필요부분에서 리지스트를 제거함으로써 웨이퍼 상에 형성되는 리지스트 패턴을 포함한다. 이후에는, 이온화된 CF4, 아르곤 가스등의 발광이온에 의해서, 웨이퍼 상의 위에서 수직방향으로 리지스트에 의해 덮혀지지 않는 부위 상에 형성된 절연막은 제거되고 Cu를 에칭하기 위한 배선형태가 형성된다. 이러한 에칭처리에서, 리지스트는 또한 동시에 벗겨내 진다. 이러한 이유에 대해, 만약 리지스트의 에칭 저항이 약한 경우, 얇은 리지스트는 절연막이 보존될 수 있도록 절연막을 보호하는 것이 요구된다. 더구나, 장치 노드의 감소 때문에, 패턴에 의해 보존되어지는 리지스트의 너비는 짧아지며, 패턴의 너비에 대한 리지스트의 높이의 비율은 증가하게 된다. 이것은 배선 공정을 용이하지 않게 만들며, 리지스트 에칭비율에 대한 저-k 막 에칭비율의 향상과 선택적인 에칭이 요구된다.
막 타입(FILM TYPE) 막 상 구조(STRUCTURE IN THE FILM) 에칭 가스(ETCHING GAS) 분리 가스(DISSOCIATION GAS) 반응(REACTION)
리지스트CHx C CF4 CF4 Ⅰ
O2 CO 혹은 CO2 Ⅱ
저-kSiOCH Si-O CF4 SiF4, CO2, CO Ⅲ
C CF2 CF4 Ⅳ
O(막에 함유됨) CO, CO2 Ⅴ
O2 CO, CO2 Ⅵ
산화SiO 막 Si-O CF4 SiF4, CO2, CO Ⅶ
저-k 막의 CF4기본으로 한 에칭은 상기의 I 내지 Ⅳ에서 볼 수 있는 바와 같이, 분해 가스 내에 구조를 포함하는 Si와 C가 분리됨으로써 이루어진다. 주로 Si를 포함하는 저-k 막에서 Si는, 에칭가스 내에 존재하는 F로 인하여 SiF4와 같은 가스로 변화됨으로써 분리되며, 그리고 막 내에 함유된 C는 막내에 존재하는 O와 반응한 결과 CO 와 같은 가스로 변화함으로써 분리된다. 동시에 리지스트는 C로 구성된 구조가 구조가 CF4등과 같은 가스로 변하는 동안 F4로 인하여 어느 정도 까지는 에칭된다. 종래에 사용된 산화막 에칭의 경우에 있어서, 반응 Ⅶ은 반응Ⅰ에 비하여 빠르게 진행되고 높은 에칭 선택성이 얻어질 수 있다. 저-K 막 에칭의 경우, 반응 Ⅲ은 반응 1에 비하여 충분히 빠르게 진행된다. 그러나 반응 Ⅴ은 반응 Ⅰ만큼 느리게 진행되기 때문에 산화막 에칭의 경우에 달성된 높은 에칭 선택성은 얻어질 수 없다. 그러나 저-K 막 에칭은 반응 Ⅴ가 막 내에 포함하는 산소와 함께 일어나기 때문에 촉진된다. 막의 C 원자 농도가 20% 이하일 때 선택적 에칭은 효과적으로 달성될 수 있다.
더욱이, 막의 C 원자 농도가 낮을 때, 선택적 에칭 뿐만 아니라 에칭 능률이 아래에 설명되는 바와 같이 향상되어 진다. 엄밀한 기술적 진보의 관점으로부터 , 에칭 반응용 플라즈마 상태를 고려하는 것이 필요하다. 그러나 상기의 반응 모델은 매우 복잡하고, 그래서 여기서 간단한 반응의 화학량론 모델이 고려된다. 막의 구조는 정확한 분석을 위한 방법으로 널리 사용되는 XPS를 이용하여 분석된다. 이러한 방법에 의해서, H는 분석될 수 없고, 게다가 H는 그 자체 가스로 분리되어 진다. 따라서 H 이외의 구성요소 반응은 아래서 설명하기로 한다.
산소가 첨가되지 않았을 경우, 리지스트에 의해 덮히지 않은 저-K 막 SiOCH시스템의 에칭반응 식은,
SixOyCz+ mCF4→ xSiF4+ aCO+bC 이다.
막 내에 포함되는 O의 비율이 작을 때, C가 에칭을 멈출 수 있도록 충분히가스화 되지 않고 축적되는 현상이 일어난다. 이런 이유로, 에칭 가스에 소량의 산소를 첨가함으로써 막 내에 포함된 탄소를 CO 나 CO2로 가스화 하여 에칭 비율을 가속화 하는 시험이 진행된다. 이경우의 반응식은
SixOyCz+ xCF4+ nO2→ xSiF4+ (x+z)CO 이다.
위에서 언급한 반응식을 진행하기 위해, 화학양론적으로 n=(x+z-y)/2 산소 O2를 첨가하는 것이 필요하다. C를 CO2로가스화 되는 모델의 경우 반응식은,
SixOyCz+ xCF4+ nO2→ xSiF4+ (x+z)CO2이다.
그러나, 상기 반응식을 진행하기 위해서 n=(x+z-y)/2 의 산소O2를 첨가하는 것이 필요하다.
그러나 , 첨가가스에 산화제를 첨가하는 것 없이 저 유전율 막으로 형성되나, K〈3.1의 SiOCH 저-k 필름은, 20% 이상의 C를 포함한다. 선행 기술 J-039(비교실험에서 막 형성 예)를 사용하여 형성된 저-k 막의 구성은, Si:C:O=33:22:45(%)다. 이 경우, x=0.33 y=0.45이고 z=0.22이다. C가 CO로 분리되는 모델에서 n=0.1이고 , C가 CO2로분리되는 모델에서 n=0.325이다. 다시 말해, CF4:0.33㏖의 F 가스에 대략적으로 0.1mol에서 0.33mol 정도의 산소 O2를 첨가하는 것은 필요한 것으로 이해될 수 있다.
잔류시간과 가스 유속
반응 가스의 잔류 시간은 반응용 챔버의 용량, 반응에 적합한 압력 및 반응 가스의 총 유속에 의해 결정된다. 반응 압력은 안정된 플라즈마를 유지하기 위해서는 일반적으로 1-10Torr의 범위이며, 바람직하게는 3-7Torr이다. 이런 반응 압력은 반응 가스의 잔류 시간을 연장하기 위해서 비교적 높다. 반응 가스의 총 유속은 결과적인 막의 유전율을 감소하는데 중요하다. 첨가 가스에 물질 가스의 비율을 조절할 필요는 없다. 일반적으로, 잔류 시간이 길수록, 유전율은 낮아진다. 막 형성을 위해 필요한 물질 가스 유속은 원하는 증착율에 의존하며, 기판의 영역에 막을 형성한다. 예를 들어, 300nm/분의 증착율로 기판[r(radius, 반경)=100mm)상에 막을 형성하기 위해는, 적어도 50sccm의 물질 가스가 반응 가스에 포함될 것이 요구된다. 이것은 기판의 표면 영역(m2) 당 약 1.6×102sccm이다. 총 유속은 잔류 시간(Rt)에 의해 정의될 수 있다. Rt가 아래에서 설명된 것으로 정의될 때, Rt의 바람직한 범위는 100msec≤Rt이며, 더 바람직하게는165msec≤Rt이며, 보다 더 바람직하게는 200msec≤Rt≤5sec이다. 종래의 플라즈마 TEOS에서, Rt는 일반적으로 10-30 msec의 범위이다.
Rt[s] = 9.42×107(Pr·Ts/Ps·Tr)rw 2d/F
여기에서
Pr : 반응 챔버 압력(Pa)
Ps : 표준 대기압(Pa)
Tr : 반응 가스의 평균 온도(K)
Ts : 표준 온도(K)
rw: 실리콘 기판의 반경(m)
d : 실리콘 기판과 상부 전극사이의 공간(m)
F : 반응 가스의 총 유속량(sccm)
상기에서, 잔류 시간은 반응 챔버내에서 가스 분자들이 머무는 시간의 평균 기간을 의미한다. 잔류 시간(Rt)은 Rt= V/S로 계산될 수 있으며, 여기서 V는 챔버의 용량(cc), S는 반응 가스의 부피(cc/s), 그리고 α는 반응 챔버의 형태 및 가스의 유입구와 배출의 배출구 사이의 위치적 연관성에 의해 결정된 계수이다. 반응 챔버내에서 반응을 위한 공간은 기판의 표면( πr2) 및 상부 전극과 하부 전극 사이의 공간에 의해 정의된다. 반응을 위한 공간을 통하는 가스 유속을 고려한다면, α는 1/2로 계산될 수 있다. 상기 공식에서, α는 1/2이다.
물질 가스 및 첨가가스
본 발명에서 일반식 SiαOβCxHy(여기서 α,β,x 및 y는 정수이다.)로 표현되는 실리콘 함유 탄화수소 화합물은 바람직 하게는 SiαOα-1R2α-β+2(OCnH2n+1)β식 (여기서, α는 정수 1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소) 을 가지는 화합물로써 표현된다. 그것은 화합물이 적어도 하나의 Si-0결합, 두개의 OCnH2n+1결합 그리고 실리콘(Si)에 결합되는 두 개의 탄화수소 라디칼들을 갖는 것이 바람직하다. 전술한 실시예에서는 실리콘 함유 탄화수소에 존재하는 알콕시(alkoxy)는 1 내지 3개의 탄소 원자를 가진다. 다른 실시예에 의하면, 실리콘 함유 화합물에 존재하는 탄화수소는 1 내지 6개의 탄소 원자(n=1-6)를 가진다. 또 다른 실시예에 의하면, 실리콘 함유 탄화수소 화합물은 1내지 3개의 실리콘 원자를 갖는다. 여전히 다른 실시예에 의하면, 실리콘 함유 탄화수소 화합물은 1 내지 2개의 실리콘 원자(α=1 또는 2)를 갖는다. 더욱 상세하게는 실리콘 함유 탄화수소 화합물은 아래와 같은 화학식 2로 표현되는 화합물 중 적어도 하나의 군을 포함한다.
여기서 R1, R2, R3은 CH3, C2H3, C2H5, C3H7및 C6H5중 어느 하나이고, m과 n은 정수이다. 위에서 언급한 군을 제외하고, 실리콘 함유 탄화수소 화합물은 아래와 같은 화학식 3으로 표현되는 화합물 중 적어도 하나의 군을 포함한다.
여기서 R1, R2, R3, R4은 CH3, C2H3, C2H5, C3H7및 C6H5중 어느 하나이고, m과 n은 정수이다.
게다가 실리콘 함유 탄화수소 화합물은 이들 화합물과 혼합물의 어떤 결합물이 될 수 있는 것을 주시해야 한다.
본 발명의 다른 측면에 따라, 절연막은 기판상에 형성되고 막은 식(2)에 의해 표현된 실리콘 함유 탄화수소 화합물을 포함하는 물질 가스를 사용함으로써 플라즈마 CVD 장치에서 플라즈마 에너지에 의해 중합된다.
부가적으로 절연막은 기판에 형성되고 막은 식(3)에 의해 표현된 실리콘 함유 탄화수소 화합물을 포함하는 물질가스를 사용함으로써 플라즈마 CVD장치에서 플라즈마 에너지에 의해 중합된다.
본 발명의 더 나은 측면에 따라, 절연막을 형성하기 위한 물질은 기판 부근에 증기 상으로 공급되고, 화학반응에 의해 기판상에 절연막을 형성하기 위해서 플라즈마 CVD 장치 내에서 처리되어지며, 그리고 물질은 식(2)에 의해 잘 표현된다.
추가적으로, 절연막을 형성하기 위한 물질은 기판 부근에서 증기 상태로 공급되어지고, 화학반응에 의해 기판상에서 절연막을 형성하기 위해서 플라즈마 CVD장치 내에서 처리되어지며, 그리고 물질은 식(3)에 의해 더 잘 표현되어 진다.
본 발명에 사용가능한 첨가가스는, 예를 들어 아르곤 가스, 헬륨가스이다. 실시예에 있어서, 아르곤은 원칙적으로 안정한 플라즈마를 위해 사용되어지는 반면, 헬륨은 플라즈마의 균일성을 향상시키고 또한 절연막의 두께의 균일할 수 있도록 하기 위해 사용되어 진다.
전술한 방법에 있어서, 직접 증발화의 제1단계는 유속이 제어되는 액상물질이 예열된 증발기에서 계속해서 증발되는 방법이다. 이 직접 증발화 방법은 물질가스의 원하는 양을 얻기 위해서 아르곤과 같은 캐리어가스가 요구되지 않는다. 이것은 배블링법과 전혀 다른다. 따라서, 다량의 아르곤가스나 헬륨가스가 더 이상 요구되지 않으며, 이것은 반응가스의 총 유속을 감소시키고, 후에 플라즈마에서의 물질가스 잔류시간을 연장시킨다. 결과적으로, 충분한 중합체 반응이 증기 내에서 일어나게 되므로 선형 중합체가 형성될 수 있으며, 미세 다공성구조를 갖는 막을 얻을 수 있게 된다.
도1에서, 가스유입포트(14)를 통하여 공급되는 유입가스는 실리콘 함유 탄화수소 화합물인 액상 반응성물질(18)을 관(13)을 통해 조절밸브(8)로 밀어낸다. 조절밸브(8)는 소정의 용량을 초과하지 않도록 유속조절기(7)와 함께 액상 반응성물질(18)의 유속을 조절한다. 감소된 실리콘 함유 탄화수소 화합물(18)은 위에서 언급된 직접 증발화 방법에 의해서 증발되도록 증발기(17)로 이동한다. 아르곤과 헬륨은 유입포트(15,16)을 통해 공급되며 조절밸브(8)는 이들 가스의 유속량을 조절한다. 그리고 나서, 반응가스로써의 물질가스와 첨가가스의 혼합물은 플라즈마 CVD장치(1)의 유입포트(5)로 공급된다. 이미 배출된 반응 챔버(6) 내부에 배치된 양쪽의 가스확산플레이트(10)와 반도체기판(4) 사이의 공간은 바람직하게 13.4㎒과 430㎑의 고주파 RF 전압으로 충전되며, 공간은 플라즈마 영역으로 제공된다. 서셉터(3)는 계속해서 가열기(2)로 반도체 기판(4)을 가열하고, 소정의 온도 기판을 유지하며 바람직하게는 350-450℃이다. 가스확산플레이트(10)의 미세 개구부를 통해 공급되는 반응가스는 소정의 시간동안 반도체 기판(4)의 표면에 접근한 플라즈마 영역에 남게 된다.
만약 잔류시간이 짧다면, 선형 중합체는 충분히 증착되지 못하므로 기판상에 증착된 막은 미세 다공성 구조를 형성하지 않는다. 잔류시간은 반응 가스의 유속 용량에 대해 반비례하므로, 반응가스의 유속 용량의 감소는 반응가스의 잔류시간을 연장시킨다.
반응 가스의 총 용량의 급격한 감소는 첨가가스의 유량의 감소에 의해 영향을 받는다. 결과적으로, 반응가스의 잔류시간은 선형 중합체가 충분히 쌓일 수 있도록 연장시킬 수 있으며, 연속적으로 미세 다공성 구조를 갖는 절연막이 형성될 수 있다. 증기 상태에서 반응을 조절하기 위해서, 반응챔버에 소량의 양의 주입가스, 산화제, 또는 환원제를 첨가하는 것이 효과적이다. 헬륨(He) 및 아르곤(Ar)은 주입가스이고 24.56eV 및 15.76eV로 각각의 상이한 첫 번째 이온화 에너지를 갖는다. 이에 헬륨 또는 아르곤의 하나 또는 두개의 혼합물을 소정 양으로 첨가함으로써 증기 상태에서 물질가스의 반응이 조절될 수 있다. 반응가스의 분자는 증기상태에서 중합되어 올리머를 형성한다. 올리고머는 O:Si가 1:1비율로 포함하고 있을 것으로 예측된다. 그러나, 올리고머가 기판에서 막을 형성할 때, 올리고머는 더 중합되어 결과적으로 더 높은 산화율을 가져온다. 기판상에 형성된 막의 유전율 또는 다른 특성에 따라서 비율은 변화한다. (후술되는 실시예5에서 비율은 3:2 이다.)
물질가스로부터 유도되고 막에 섞이지 않고 잔존하는 산소는, 물질화합물로부터 분리되며, 플라즈마에서 부유하게 된다. 물질가스에서의 Si:O의 비율은 화합물에 따라서 변화된다. 예를 들면, 상기 2 내지 3식에서 O:Si의 비율은 각각 2:1과 1:1이다. 만약 물질가스가 O:Si의 높은 비율(예를들어 2/1 이상)로 사용되면, 플라즈마에서 부유하는 산소의 양은 증가한다. 산소의 양이 증가할 때, Si에 직접 결합되고 막 형성에 필요한 유기군은 산화되며, 결과적으로 막의 질 저하가 발생할 수 있다. 상기에서, 반응챔버에 H2, CH4와 같은 환원제를 첨가함으로써, 플라즈마에 산소의 부분 압력은 감소되고, 그로 인하여 유기군의 상기 산화가 방지된다. 반대로, O:Si의 비율이 낮을 때 (예를 들어 2/1 이하), N2O와 O2같은 산화물을 첨가함으로써, 막을 형성하기 위해 산소를 제공하는 것이 필요하다. 환원제 및 산화제의 적정양은 형성된 막의 성분이 FT-IR 또는 XRS에 의해서 분석되는 예비시험에 기초하여 사전에 평가되며, 그것의 유전율 또한 분석된다. 게다가, 헬륨, 아르곤, 환원제, 산화제와 같은 첨가가스에 적합한 형을 선택함으로써, 그리고 첨가되어진 각 가스의 양을 조절함으로써, 원하는 양을 갖는 막이 생산될 수 있다.
물질가스의 유동보다 적은 범위내에서 산화제의 유출을 조절함으로써, 막의 산소농도는 산화막 구조의 형성 없이 증가하고, 놀랍게도 유전율은 낮아지며, 더욱이 증착속도는 확실히 증가한다. 상기의 효과는 (ⅰ)반응 가스의 유속이 연장되었을 때 (ⅱ)물질가스가 두 개의 알콕실(alkoxyl)기를 가질 때 (ⅲ)산화가스가 첨가가스에 첨가되었을 때, 현저하게 나타난다. 결과물인 실로산 중합체 막은 3.1 이하의 유전율을 가지고, 20%미만의 C 원자농도와 함께 구조적 단위로 반복하는 -SiR2O- 을 갖는다 (즉, 화합물은 탄화수소와 탄소 사이의 결합에서 우세하게 또는 선택적으로 분리된다.).
중합체 구조
이 방법에서, 간단히 물질가스는, 적어도 하나의 Si-O 결합, 최대로 두 개의OCnH2n+1결합 그리고 실리콘(Si)에 결합된 적어도 두 개의 탄화수소 라디칼을 포함하는 실리콘 함유 탄화수소 화합물이다. 또한 이 물질가스는 직접 증발화 방법에 의해 증발된다. 이 방법은 저 유전율, 높은 열 안정성 그리고 높은 습기 저항력을 가지는 절연막을 가져온다.
더 상세하게는, 직접 증발화 방법에 의해 증발된 물질가스는 충분한 시간 범위 동안에 플라즈마에 머물 수 있다. 결과적으로, 선형 중합체는 기본구조(식4)를 갖는 선형 중합체를 증기 상태에서 형성하도록 형성될 수 있다. 여기서 n은 2 또는 그 이상의 값이다. 그리고 중합체는 반도체 기판에 증착되고 미세 다공성 구조를 갖는 절연막을 형성한다.
여기서 X1 그리고 X2는 OnCmHp이고, n은 0 또는 1, m 및 p는 0을 포함한 정수이다.
본 발명에 따른 절연막은 그것의 기초구조가 그들사이에서 높은 결합에너지를 갖는 Si-O 결합을 가지기 때문에 비교적 높은 안정성을 가진다. 또한, 절연막의 유전율은 미세 다공성 구조를 가지기 때문에 낮다. 더욱이, 기본구조(-Si-O-)n은 양측에 소수성을 갖는 탄화수소 라디칼로 끝나는 결합을 가지며, 이러한 특징은 습기 저항력을 제공한다. 더욱이 탄화수소 라디칼 및 실리콘의 결합은 일반적으로 안정적이다. 예를 들면, 메틸라디칼과의 결합 (즉 -Si-O- ), 그리고 벤젠과의 결합(즉 Si-C6H5) 둘다 500℃ 이상의 용해 온도를 갖는다. 상기의 반도체 생성은 450℃ 이상의 온도에 대한 열 안정성을 요구하기 때문에, 막의 특징은 반도체 생산을 위해 이로운 것이다. 실시예에서, 플라즈마 중합체를 위한 온도는 대략 θ±50도이고 여기서 θ는 막에 대해 요구된 열적 안정 온도이다.
상세하게는, 실시예에서, 전술한 방법에 의해 반도체 기판 상에 형성된 실로산 중합체 막은 3.1 이하의 유전율을 갖고, 구조적인 유닛을 반복하는 -SiR2O-를 가지며, 더욱이 SiαOα-1R2α-β+2(OCnH2n+1)β식을 갖는 실리콘 함유 탄화수소로부터 플라즈마 중합체 반응에 의해서 형성된 20%미만의 C 원자 농도를 갖는다. (여기서, α는 정수 1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소) 또 다른 실시예에서, 실로산 중합체 막은 2.7의 유전율을 갖는다. 전혀 또 다른 실시예에서, 실로산 중합체 막은 C1탄화수소의 구조적 단위로 반복하는 R을 갖는다. 더하여 본 발명의 분야, 특징 및 장점은 후술하는 바람직한 실시예의 상세한 설명으로 명확해 질 것이다.
실험구조의 개요
도 1은 본 발명에서 사용된 플라즈마 CVD 장치를 도식적으로 보여준다. 이 장치는 반응 가스-공급 장치(12)와 플라즈마 CVD 장치(1)를 포함한다. 반응 가스-공급 장치(12)는 복수선(13), 이 선(13)에 장착된 조절 밸브(8) 및 가스 유입 포트들(14, 15, 16)을 포함한다. 유속 조절기(7)는 소정 량의 물질 가스의 유속을 조절하기 위해 각각의 조절 밸브(8)와 연통된다. 액상 반응성 물질을 수용하는 컨테이너(18)는 액체를 직접적으로 증발하는 증발기(17)와 연통된다. 플라즈마 CVD 장치(1)는 반응 챔버(6), 가스 유입 포트(5), 서셉터(3) 및 가열기(2)를 포함한다. 순환 가스 확산 플레이트(10)는 가스 유입 포트의 바로 아래에 장착된다. 가스 확산 플레이트(10)는 그 저부면에 다수의 미세 개구부를 가지고 있어 그것으로부터 반도체 기판(4)으로 반응 가스를 주입할 수 있다. 반응 챔버(6)의 저부에는 배출포트(11)가 있다. 이 배출 포트(11)는 반응 챔버(6)의 내부에서 배출될 수 있도록 외부 진공 펌프(도시되지 않음)와 연통된다. 서셉터(3)는 가스 확산 플레이트(10)와 나란히 대면하여 적치된다. 서셉터(3)는 그 위에 반도체 기판(4)을 지지하고 가열기(2)로 반도체 기판을 가열한다. 가스 유입 포트(5)는 반응 챔버(6)로부터 격리되어 외부 고주파 파워 공급기(9)와 연통된다. 선택적으로, 서셉터(3)는 파워 공급기(9)와 연통될 수 있다. 따라서, 가스 확산 플레이트(10)와 서셉터(3)는 고주파 전극으로서 역할을 하며 반도체 기판(4) 표면에 근접하여 플라즈마 반응 필드를 발생시킨다.
본 발명의 플라즈마 CVD 장치를 이용함으로써 반도체 기판 상에 절연막을 형성하는 방법은, 일반식 SiαOβCxHy(여기서 α,β,x 및 y는 정수이다.)에 의해 표현되는 실리콘 함유 탄화수소 화합물을 직접 증기화 하는 단계, 플라즈마 CVD 장치(1)의 반응챔버(6)로 이것을 유입하는 단계, 실질적으로 유속이 감소된 첨가가스를 유입하는 단계 및 플라즈마 중합반응에 의해 반도체 기판상에 절연막을 형성하는 단계를 포함하며, 여기에서 물질 가스인 실리콘 함유 탄화수소와 첨가가스로 만들어진 혼합가스는 반응가스로 사용된다. 또한 첨가가스 유속의 감소가 반응가스의 총 유속의 실질적 감소를 만든다는 것은 주목할 만한 특징이다. 이 특징은 이하에서 더 자세히 설명될 것이다.
다른 기술들
유기 실리콘 SiRx(OR)y(즉, R:CnHm x,y : 임의의 종류)에 O2와 N2O와 같은 산화 가스를 첨가함으로써 보통의 플라즈마 CVD 방법을 사용하여 산화막을 형성하는 실시예이다. 이때 형성된 막은, 약 4의 유전율을 갖는 산화막이나 차세대 저 유전율 막으로 사용될 수 없다. 부가적으로, Si(CH3)3상에서 N2O 등과 같은 산화가스를 사용하여 2.7의 유전율을 갖는 저 유전율 막을 형성하기 위한 사례는 이미 보고되어 졌다. 이 경우에 막은 20%이상의 C를 함유하는 높은 농도를 갖는 높은 C 농도를 갖는 SiCOH 막이다.
실시예
장치 배치
도 2는 평행 평판식(parallel-flat-plate) CVD 장치가 도시되어 있다. 두 쌍의 전기 전도 평면 전극은 서로 평행하게 대향하여 반응 챔버에 배치되어 있고, 플라즈마는 일측에 27㎒ RF 전원을 공급하고 타측에 접지함으로써, 이 두쌍의 전극 사이에서 들뜨게 된다. 온도 조절 메카니즘은 낮은 위치에 부착되고, 온도는 대략 400℃(750화씨)에서 유지된다.
DM-DMOS(Dimethydimetoxyilan):(Si(CH3)2(OCH3)2과,헬륨 또는 아르곤과 같은 주입가스와 , 부과적으로 O2N2O 등과 같은 산화가스는 혼합되어, 반응가스로 사용된다. 각각 가스는, 공급장치(21 내지 23)와 유동조절기(24 내지 26)를 통해서 주어진 유동이 조절되며, 이것들은 혼합되어 반응가스로서 상부 전극의 상단에 유입구(27)로 공급된다. 대략 Φ0.5mm의 500-10000개의 구멍(pore)(3000개의 구멍(pore)은 본 발명을 수행하기 위해서 이 모드 내에서 형성됨)는 상부 전극에 형성되고, 반응가스는 이 구멍들을 통해서 반응 공간으로 흘러 들어가게 된다. 반응공간은 진공펌프에 의해 비워지게 되고, 대략 600 Pa로 예정된 고정 압력으로 유지된다.
필름 형성 반응
물질가스로 DM-DMOS을 갖는 장기 잔류 플라즈마 CVD에서 막은 아래 설명되는 조건에서 생성된다. 산소는 물질 가스인 DM-DMOS 보다 낮거나 동일한 유속으로 반응가스에 첨가된다.
RF 전원공급 : 1500W (27㎒에서 만들어진 주파수 사용)(바람직하게 500-2000W)
기판 온도 : 400℃(바람직하게 300-600℃)
반응 압력 : 650 Pa(바람직하게 400-1000Pa)
잔류 시간(Rt)은 다음 식에서 정의된다.
이 식에서 각 약자는 아래의 파라미터로 나타난다.
Pr : 반응 챔버 압력(Pa)
Ps : 표준 대기압(Pa)
Tr : 반응 가스의 평균 온도(K)
Ts : 표준 온도(K)
rw: 실리콘 기판의 반경(m)
d : 실리콘 기판과 상부 전극사이의 공간(m)
F : 반응 가스의 총 유속량(sccm)
각 파라미터는 아래의 값으로 고정되어 있다. ; 오직 유량만이, 유량과 유전상수 사이에서의 상관관계를 발견할 수 있도록 변화될 뿐이다.
Pr = 6.50×102(Pa)
Ps = 1.01×105(Pa)
Tr = 273+400 = 673(K)
Ts = 273(K)
rw = 0.1(m)
d = 0.014
표1은 비교예와 본발명의 실시예를 나열한다.
표 1
물질가스유량(material gas flow)(sccm) He(sccm) O2(sccm) 반응가스총유랑(reation gas total flow)(sccm) Rt(msec)
제1실시예 100 30 70 200 172
비교실시예 100 30 0 130 265
실험결과
실시예1
물질가스인 DM-DMOS의 140sccm과 첨가가스인 O2의 70sccm 및 He의 30 sccm 은 혼합되어 반응가스로써 반응챔버로 공급되었다. 반응챔버 내의 압력은 진공펌프에 의해서 언제나 비워지며 650 Pa에서 유지되었다. 1500W 27MHz RF 전원은 상부 전극에 적용되었다. 낮은 위치에서의 온도는 400℃(752화씨)의 고정온도로 조절되었다. 아래의 조건에서, 막은 500nm/min의 속도에서 형성되었고, 형성된 막에 1MHz의 전압을 적용함으로써 측정된 유전율은 2.70였다. XPS에 의해 측정된 막의 구조는 Si:C:O=33:22:45(%)이다.
전술한 실험결과는 다음 표와 같이 요약된다.
표2
제1실시예 비교실시예
증착속도 (nm/min) 1500 500
k 2.45 2.70
Si:C:O (%) 31:16:53 33:22:45
산업상 사용의 효과
본 발명은, 플라즈마 CVD 방법을 사용하여 저 유전율 막을 형성하는 것이 가능하다. 고 집적화된 반도체 소자용 절연막으로 이러한 저 유전율 막을 사용함으로써, 전선 사이의 정전 용량에 의해 유도된 지연은 감소될 수 있으며, 반도체 소자의 작업속도는 실질적으로 증가될 수 있다. 예를 들면, 아래 표에서 볼 수 있는 바와 같이, 장치 노드의 사이즈가 감소함에 따라, 저 유전율(low-k)는 장치용으로 사용되어진 절연막의 삽입층에 요구된다.
장치 노드 k
0.13㎛ 약 3.5 이하
0.10㎛ 약 2.7 이하
0.07㎛ 약 2.2 이하
대략 2.7의 유전율를 갖는 저-k 막을 위해, CVD 방법 및 코팅방법과 같은 다수의 막형성방법이 제시되어왔고, 양질의 저-k 막의 형성은 최근에 가능하게 되었다. 0.1-0.13㎛의 장치노드를 갖는 질량-산출 장치를 위한 방법에 적용되기 시작하였다. 차세대 고속 장치에 대해, 여전히 대략 k=2.5미만의 낮은 유전율을 갖는 저-k 막이 유전율이 더 낮아지도록 현재 요구되고 있다. 본 발명은 산업에서 요구되는 양질의 막을 제공할 수 있다.
당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 정신을 벗어남이 없이 다양한 변형이 가능하다는 것을 알 수 있을 것이다. 그러므로 본 발명의 실시예는 단시 예시를 위한 것이므로 본 발명의 범위를 제한하려는 것은 아니다.
이상 설명한 바와 같이, 본 발명에 따르면, 플라즈마 CVD 방법을 사용하여 저 유전율 막을 형성하는 것이 가능하다. 고 집적화된 반도체 소자용 절연막으로 이러한 저 유전율 막을 사용함으로써, 전선 사이의 정전 용량에 의해 유도된 지연은 감소될 수 있으며, 반도체 소자의 작업속도는 실질적으로 증가될 수 있다.

Claims (14)

  1. 플라즈마 처리에 의해 반도체 기판 상에 실로산 중합체 막을 형성하기 위한 방법에 있어서,
    실로산 중합체용 물질가스를 생산하기 위해서 SiαOα-1R2α-β+2(OCnH2n+1)β식을 가지는 (여기서, α는 정수 1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소) 실리콘 함유 탄화수소 화합물을 증발시키는 단계와;
    반도체 기판이 적치되며 플라즈마 CVD 처리용 반응 챔버내로 상기 물질가스를 도입하는 단계와;
    불활성가스 및 상기 물질가스보다 적은 양을 사용하는 산화 가스를 포함하는 첨가가스를 도입하는 단계와;
    상기 반응 챔버에서 플라즈마 중합 반응을 활성화하므로써, 상기 반도체 기판 상에 구조적인 단위로, 반복하는 -SiR2O-을 갖는 실로산 중합체 막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 첨가가스는 실로산 중합체 막의 C 원자 농도가 20% 이상을 넘지 않는 유효양내에서 산화가스를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 플라스마 중합반응은 상기 반응챔버 내에서 상기 반응가스의 잔류시간(Rt)이 100 msec≤Rt가 되도록 연장시키기 위해 상기 반응가스의 흐름을 제어하는 동안 활성화되며,
    Rt[s] = 9.42×107(Pr·Ts/Ps·Tr)rw 2d/F
    여기에서:
    Pr : 반응 챔버 압력(Pa)
    Ps : 표준 대기압(Pa)
    Tr : 반응 가스의 평균 온도(K)
    Ts : 표준 온도(K)
    rw: 실리콘 기판의 반경(m)
    d : 실리콘 기판과 상부 전극사이의 공간(m)
    F : 반응 가스의 총 유속량(sccm)
    인 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 잔류시간은 상기 잔류시간과 상기 유전율과의 상관관계에 따라 결정되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 첨가가스는 아르곤(Ar) 또는 헬륨 (He)중 적어도 어느 하나를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 반응가스의 유동은, 3.10보다 낮은 실로산 중합체 막의 유전율에 비례하도록 제어되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    Rt는 165msec 정도 인 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 알콕시(alkoxy)는 1 내지 3개의 탄소원자를 갖는 실리콘 함유 탄화수소이 있는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 탄화수소는 1 내지 6개의 탄소원자(n=1-6)를 가지는 실리콘 함유 탄화수소 화합물이 있는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 실리콘 함유 탄화수소 화합물은 1 내지 3개의 실리콘 원자를 가지는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 실리콘 함유 탄화수소 화합물은 1 내지 2개의 실리콘 원자(α=1 또는 2)를 갖는 것을 특징으로 하는 방법.
  12. 제1항의 방법에 의해서 반도체 기판상에 형성된 실로산 중합체 절연막에 있어서,
    SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 정수 1-3, β는 정수 2, n은 정수 1-3,이고 R은 Si가 부착된 C1-6탄화수소)를 갖는 실리콘 함유 탄화수소로부터의 플라즈마 중합 반응에 의해 형성되어 3.1 이하의 유전율을 가지며, 20% 미만의 C 원자농도를 가지고 구조적 단위로 반복하는 -SiR2O-을 포함하는 것을 특징으로 하는 실로산 중합체 절연막.
  13. 제9항에 있어서,
    2.7 미만의 유전율을 갖는 것을 특징으로 하는 실로산 중합체 절연막.
  14. 제9항에 있어서,
    구조적 단위로 반복하는 상기 R은 C1탄화수소인 것을 특징으로 하는 실로산 중합체 절연막.
KR1020020018752A 2001-04-06 2002-04-04 반도체 기판상의 실록산 중합체막 및 그 제조방법 KR100926722B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/827,616 2001-04-06
US09/827,616 US6514880B2 (en) 1998-02-05 2001-04-06 Siloxan polymer film on semiconductor substrate and method for forming same

Publications (2)

Publication Number Publication Date
KR20020079497A true KR20020079497A (ko) 2002-10-19
KR100926722B1 KR100926722B1 (ko) 2009-11-16

Family

ID=25249678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020018752A KR100926722B1 (ko) 2001-04-06 2002-04-04 반도체 기판상의 실록산 중합체막 및 그 제조방법

Country Status (2)

Country Link
JP (1) JP4117768B2 (ko)
KR (1) KR100926722B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767246B1 (ko) * 2003-04-01 2007-10-17 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 화학 증착 필름의 침착 속도를 강화시키는 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004253791A (ja) 2003-01-29 2004-09-09 Nec Electronics Corp 絶縁膜およびそれを用いた半導体装置
JP4854938B2 (ja) 2004-07-06 2012-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20090045936A (ko) 2006-08-15 2009-05-08 제이에스알 가부시끼가이샤 막 형성용 재료, 및 규소 함유 절연막 및 그의 형성 방법
CN101611043B (zh) 2007-02-14 2013-03-13 Jsr株式会社 含硅膜形成用材料、以及含硅绝缘膜及其形成方法
KR101759891B1 (ko) 2015-06-23 2017-07-21 (주)디엔에프 실리콘 전구체 및 이를 이용한 실리콘 함유 박막의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3488324B2 (ja) * 1995-09-08 2004-01-19 株式会社半導体エネルギー研究所 半導体装置の製造方法および半導体装置の製造装置
JP3355949B2 (ja) * 1996-08-16 2002-12-09 日本電気株式会社 プラズマｃｖｄ絶縁膜の形成方法
US6051321A (en) * 1997-10-24 2000-04-18 Quester Technology, Inc. Low dielectric constant materials and method
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
JP3197008B2 (ja) * 1999-06-08 2001-08-13 日本エー・エス・エム株式会社 半導体基板上のシリコン重合体絶縁膜及びその膜を形成する方法
GB2355992B (en) * 1999-06-26 2004-06-02 Trikon Holdings Ltd Method and apparatus for forming a film on a substrate
JP3486155B2 (ja) * 1999-07-23 2004-01-13 松下電器産業株式会社 層間絶縁膜の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767246B1 (ko) * 2003-04-01 2007-10-17 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 화학 증착 필름의 침착 속도를 강화시키는 방법

Also Published As

Publication number Publication date
KR100926722B1 (ko) 2009-11-16
JP2002329718A (ja) 2002-11-15
JP4117768B2 (ja) 2008-07-16

Similar Documents

Publication Publication Date Title
US6514880B2 (en) Siloxan polymer film on semiconductor substrate and method for forming same
US6653719B2 (en) Silicone polymer insulation film on semiconductor substrate
US6432846B1 (en) Silicone polymer insulation film on semiconductor substrate and method for forming the film
KR100453612B1 (ko) 유전율이 낮은 수소화된 옥시탄화규소 막의 제조방법
US6410463B1 (en) Method for forming film with low dielectric constant on semiconductor substrate
JP3726226B2 (ja) 絶縁膜及びその製造方法
US6852650B2 (en) Insulation film on semiconductor substrate and method for forming same
US6440876B1 (en) Low-K dielectric constant CVD precursors formed of cyclic siloxanes having in-ring SI—O—C, and uses thereof
US20060110931A1 (en) Method for forming insulation film
US20030162408A1 (en) Insulation film on semiconductor substrate and method for forming same
US6784123B2 (en) Insulation film on semiconductor substrate and method for forming same
JP2003530481A (ja) 無機／有機誘電体フィルムを堆積させるシステム及び方法
US5643640A (en) Fluorine doped plasma enhanced phospho-silicate glass, and process
KR100926722B1 (ko) 반도체 기판상의 실록산 중합체막 및 그 제조방법
JP3197008B2 (ja) 半導体基板上のシリコン重合体絶縁膜及びその膜を形成する方法
JP3197007B2 (ja) 半導体基板上のシリコン重合体絶縁膜及びその膜を形成する方法
JP4651076B2 (ja) 半導体基板上の絶縁膜の形成方法
JP3814797B2 (ja) 半導体基板上のシリコン重合体絶縁膜を形成する方法
JP2003297821A (ja) 半導体基板上のシロキサン重合体膜及びその製造方法
KR100364054B1 (ko) 반도체 기판상의 실리콘 폴리머 절연막 및 그 형성방법
KR100852995B1 (ko) 반도체 기판상에 저 유전율을 갖는 막을 형성하는 방법
KR100364055B1 (ko) 반도체 기판상의 실리콘 폴리머 절연막 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141022

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 10