KR20020064207A - 차지 펌프 회로 - Google Patents

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Abstract

고효율로 대출력 전류의 차지 펌프 회로를 제공한다. 클럭 펄스에 따라 전하 전송용 MOS 트랜지스터 M1∼M4의 온/오프를 제어하는 레벨 시프트 회로 S1∼S4와, 차지 펌프 회로의 도중 단으로부터 분기하여, 플러스의 승압 전압을 출력하는 분기 차지 펌프 회로 BC를 설치하고, 레벨 시프트 회로 S3, S4의 고전위측의 전원으로서 분기 차지 펌프 회로 BC의 각 단의 출력 V4, V5를 이용함으로써, 차지 펌프 회로의 전하 전송용 MOS 트랜지스터 M1∼M4가 온 될 때 그 게이트·소스간 전압이 거의 일정치가 되도록 한다.

Description

차지 펌프 회로{CHARGE PUMP CIRCUIT}
본 발명은 전원 회로 등에 이용되는 차지 펌프 회로에 관한 것으로, 특히 고효율, 대전류 출력을 가능하게 한 차지 펌프 회로에 관한 것이다.
최근의 비디오 카메라, 디지털 스틸 카메라(DSC), DSC 폰 등의 영상 기기는 그 영상을 수신하기 위해서 CCD(Charge Coupled Devices)를 사용하고 있다. CCD를 구동하기 위한 CCD 구동 회로는 플러스, 마이너스의 고전압(십 수 V)이며, 또한 대전류(수 ㎃)의 전원 회로를 필요로 한다. 현재, 이 고전압은 스위칭 조절기를 이용하여 생성하고 있다.
스위칭 조절기는 고성능, 즉 높은 전력 효율(출력 전력/입력 전력)로, 고전압을 생성할 수 있다. 그러나, 이 회로는 전류의 스위칭 시에 고조파 노이즈를 발생시키는 결점이 있어, 전원 회로를 실드해서 이용해야 한다. 또한, 외부 부품으로서 코일을 필요로 한다.
한편, 차지 펌프 회로는 적은 노이즈의 고전압을 생성할 수 있지만, 종래부터 전력 효율이 나쁘다고 하는 결점이 있어, 전력 효율을 최우선의 사양으로 하는 휴대 기기의 전원 회로로서, 이를 사용할 수는 없다. 그래서, 고성능의 차지 펌프 회로를 실현할 수 있으면, 휴대 기기의 소형화에 공헌할 수 있다.
종래의 가장 기본적인 차지 펌프 회로로서 딕슨(Dickson) 차지 펌프 회로가 알려져 있다. 이 회로는, 예를 들면 기술 문헌 「John F. Dickson On-chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-11, NO. 3 pp. 374-378 JUNE 1976.」에 자세히 기재되어 있다.
도 21은 4단의 딕슨 차지 펌프 회로를 나타내는 개략 회로도이다. 도 21에서 5개의 다이오드가 직렬 접속되어 있다. C는 결합 용량, CL은 출력 용량, CLK와 CLKB는 상호 역상의 입력 클럭 펄스이다. 또한, 참조 부호(51)는 클럭 드라이버, 참조 부호(52)는 전류 부하이다.
안정 상태에서, 출력으로 정전류 Iout이 흐르는 경우, 차지 펌프 회로에의 입력 전류는 입력 전압 Vin으로부터의 전류와 클럭 드라이버로부터 공급되는 전류가 된다. 이들 전류는 기생 용량에의 충방전 전류를 무시하면 다음과 같이 된다.φ1=하이(High), φ2=로우(Low)의 기간, 도 21 중의 실선 화살표 방향으로 2Iout의 평균 전류가 흐른다.
또한, φ1=로우(Low), φ2=하이(High)의 기간, 도 21의 파선 화살표의 방향으로 2Iout의 평균 전류가 흐른다. 클럭 사이클에서의 이들 평균 전류는 전부 Iout이 된다. 안정 상태에서의 차지 펌프 회로의 승압 전압 Vout은 다음과 같이 표현된다.
여기서, Vφ'은 각 접속 노드에서, 클럭 펄스의 변화에 따라 결합 용량에 의해 발생되는 전압 진폭이다. Vl는 출력 전류 Iout에 의해 발생되는 전압 강하, Vin은 입력 전압이고, 통상 플러스 승압에서는 전원 전압 Vdd, 마이너스 승압에서는 0V로 하고 있다. Vd는 순방향 바이어스 다이오드 전압(Forward bias diode voltage), n은 펌핑단 수이다. 또한, Vl과 Vφ'는 다음 식으로 나타낸다.
여기서, C는 클럭 결합 용량(clock coupling capacitance), Cs는 각 접속 노드에서의 기생 용량(stray capacitance at each node), Vφ은 클럭 펄스의 진폭 (clock pulse amplitude), f는 클럭 펄스의 주파수, T는 클럭 주기(clock period)이다. 차지 펌프 회로의 전력 효율은 클럭 드라이버로부터 기생 용량에 흐르는 충방전 전류를 무시하고, Vin=Vdd로 하면 다음 식으로 나타낸다.
이와 같이 차지 펌프 회로에서는 다이오드를 전하 전송 소자(charge transfer device)로서 이용하여 전하를 다음 단으로 잇달아 전송함으로써 승압을 행하고 있다. 그러나, MOS 집적 회로에의 탑재를 생각하면 프로세스에의 적합성으로부터 pn 접합의 다이오드보다 MOS 트랜지스터를 사용하는 것이 실현하기 쉽다. 그래서, 전하 전송용 소자로서 다이오드 대신에 MOS 트랜지스터를 이용하는 것이 제안되었다. 이 경우에는 수학식 1에서, Vd는 MOS 트랜지스터의 임계치 전압 (threshold voltage) Vth가 된다.
그런데, 임계치 전압 Vth분의 전압 손실(voltage loss)을 없애, 고성능 차지 펌프 회로를 실현하기 위해서는 Iout값에 대응하여 전하 전송용 MOS 트랜지스터의 임피던스를 낮추어야 한다. 그렇게 하기 위해서는 전하 전송용 MOS 트랜지스터의채널 폭을 최적화함과 동시에, 그 게이트·소스간 전압 Vgs를 전원 전압 Vdd이상으로 높이는 것이 효과적이다. 이를 실현한 차지 펌프 회로는 예를 들면, 기술 문헌 「Jieh-Tsorng Wu MOS Charge Pumps for Low-Voltage Operation IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 33, NO. 4 APRIL 1998」에 상세하게 기재되어 있다.
본 발명자는 상기 기술 문헌의 차지 펌프 회로를 검토한 바, 다음과 같은 문제점을 발견하였다. 상기 기술 문헌에 게재된 하나의 차지 펌프 회로의 회로도를 도 22에 도시한다. 도 22에서, MD1∼MD4는 각 펌프 노드의 초기 설정용 다이오드로서 펌핑 동작에는 기여하지 않는다. 이 회로의 특징은 전하 전송용 MOS 트랜지스터 MS1∼MS3의 게이트·소스간 전압 Vgs로 승압한 후단의 펌핑 노드의 전압을 되돌려, 2Vdd를 제공하고 있다는 점이다. 그러나, 최종 단의 전하 전송용 MOS 트랜지스터 MS4에 대해서는 게이트·소스간 전압 Vgs로서 2Vdd를 제공하는 것이 곤란하여, 전압 손실이 발생되는 것을 피할 수 없다.
상기 문헌에 게재된 다른 차지 펌프 회로는 도 23에 도시한 다이내믹 방식의 차지 펌프 회로이다. 이 회로는 MOS 트랜지스터 MD4의 게이트·소스간 전압 Vgs가 Vdd+(Vdd-Vth), 또한 MOS 트랜지스터 MD0의 Vgs가 (Vdd-Vth)로 저하하는 것을 회피하기 위해서 부트스트랩(boot-strap) 방식의 고전압 클럭 발생기(High-voltage clock generator)를 이용하고 있다. 또한, 모든 전하 전송용 MOS 트랜지스터 MS1∼MS4는N 채널형으로 구성되어 있다.
이 방식은 전류 부하가 작을 때에는 전하 전송용 MOS 트랜지스터 사이즈가 작아, 즉 게이트 기생 용량이 작기 때문에 효과적이다. 그러나, 대전류 출력의 차지 펌프 회로를 실현하기 위해서는 전하 전송용 MOS 트랜지스터의 채널 폭을 수 ㎜로 해야 하고, 그 결과 MOS 트랜지스터의 게이트 기생 용량이 크게(수 ㎊) 되어, 부트스트랩 방식에 의해 2Vdd의 클럭을 만드는 것이 극히 어렵다. 또한, 후단의 전하 전송용 MOS 트랜지스터의 게이트·소스간 전압 Vgs로서, 전원 전압 Vdd이상의 전압을 인가하는 방법을 별도로 연구해야만 하는 결점이 있었다.
본 발명은 상기 종래 기술의 문제점을 해결하는 과제를 감안하여 이루어진 것으로, 전하 전송용 MOS 트랜지스터의 임계치 전압 Vth에 기인하는 전압 손실을 없애, 고효율로 대출력 전류의 차지 펌프 회로를 제공하는 것을 목적으로 한다.
또한, 본 발명은 모든 전하 전송용 MOS 트랜지스터의 게이트·소스간 전압 Vgs를 대략 일정치로 함으로써 게이트 산화막 내압을 확보함과 함께 전하 전송용 MOS 트랜지스터의 최적 설계를 가능하게 하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 2는 레벨 시프트 회로의 구성 및 동작 파형을 나타내는 도면.
도 3은 본 발명의 제1 실시예에 따른 차지 펌프 회로의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명의 제1 실시예에 따른 차지 펌프 회로의 각 펌핑 노드의 전압 파형을 나타내는 도면.
도 5는 본 발명의 제2 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 6은 본 발명의 제2 실시예에 따른 차지 펌프 회로의 동작을 설명하기 위한 타이밍도.
도 7은 본 발명의 제2 실시예에 따른 차지 펌프 회로의 각 펌핑 노드의 전압 파형을 나타내는 도면.
도 8은 본 발명의 제3 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 9는 레벨 시프트 회로의 구성 및 동작 파형을 나타내는 도면.
도 10은 본 발명의 제3 실시예에 따른 차지 펌프 회로의 동작을 설명하기 위한 타이밍도.
도 11은 본 발명의 제3 실시예에 따른 차지 펌프 회로의 각 펌핑 노드의 전압 파형을 나타내는 도면.
도 12는 본 발명의 제4 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 13은 본 발명의 제5 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 14는 본 발명의 제6 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 15는 본 발명의 제7 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 16은 본 발명의 제7 실시예에 따른 차지 펌프 회로의 동작을 설명하기 위한 타이밍도.
도 17은 본 발명의 제7 실시예에 따른 차지 펌프 회로의 각 펌핑 노드의 전압 파형을 나타내는 도면.
도 18은 본 발명의 제8 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 19는 본 발명의 제9 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 20은 본 발명의 제10 실시예에 따른 차지 펌프 회로를 나타내는 회로도.
도 21은 종래예의 차지 펌프 회로를 나타내는 회로도.
도 22는 종래예의 차지 펌프 회로를 나타내는 회로도.
도 23은 종래예의 차지 펌프 회로를 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
BC : 분기 차지 펌프 회로
C : 결합 용량
C1∼C5 : 결합 콘덴서
CD : 클럭 드라이버
CL : 출력 용량
CLK, CLKB : 클럭 펄스
INV : 입력 인버터
M1∼M16 : MOS 트랜지스터
MD1∼MD4 : 다이오드
MS1∼MS4 : 전하 전송용 MOS 트랜지스터
S1∼S4 : 레벨 시프트 회로
51 : 클럭 드라이버
52 : 전류 부하
본 발명의 차지 펌프 회로는 직렬 접속된 복수의 전하 전송용 트랜지스터와, 이들 전하 전송용 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버와, 상기 전하 전송용 트랜지스터의 접속점으로부터 분기하여 설치된 분기 차지 펌프 회로와, 이 분기 차지 펌프 회로의 출력에 따라, 상기 전하 전송용 트랜지스터의 온/오프를 제어하는 제어 회로를 포함한다.
이러한 구성에 따르면, 분기 차지 펌프 회로로부터의 승압 출력에 따라, 제어 회로에 의해 전하 전송 트랜지스터가 온 되었을 때, 레벨 시프트된 높은 게이트 전압이 공급되기 때문에, 전하 전송용 트랜지스터의 임계치 전압 Vth에 기인한 전압 손실을 없애, 고효율 및 대출력 전류의 차지 펌프 회로를 제공할 수 있다.
또한, 모든 전하 전송용 트랜지스터의 게이트·소스간 전압 Vgs의 절대치를 거의 일정치(예를 들면, 2Vdd)로 함으로써, 게이트 산화막 내압을 안정적으로 확보할 수 있음과 함께 전하 전송용 트랜지스터의 최적 설계가 가능하게 된다.
또한, 본 발명의 차지 펌프 회로는, 전단의 전하 전송용 MOS 트랜지스터에 소정의 외부 전압이 인가됨과 함께 직렬 접속된 복수의 P 채널형 전하 전송용 MOS 트랜지스터와, 상기 전하 전송용 MOS 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버를 구비하고, 후단의 전하 전송용 MOS 트랜지스터로부터 플러스의 승압 전압을 출력하는 차지 펌프에 있어서,
상기 클럭 펄스에 따라 상기 차지 펌프 회로의 상기 전하 전송용 MOS 트랜지스터의 온/오프를 제어하는 복수의 레벨 시프트 회로를 설치하고, 그 레벨 시프트 회로의 고전위측의 전원으로서 차지 펌프 회로의 각 단의 출력을 공급하는 것을 특징으로 한다.
이러한 구성에 의하면, 레벨 시프트 회로에 의해 전하 전송용 MOS 트랜지스터가 온 되었을 때, 레벨 시프트된 높은 게이트 전압이 공급되기 때문에, 전하 전송용 MOS 트랜지스터의 임계치 전압 Vt에 기인한 전압 손실을 없애, 고효율 및 대출력 전류의 차지 펌프 회로를 제공할 수 있다.
또한, 전하 전송용 MOS 트랜지스터를 전부 단일 채널형으로 구성하고 있기 때문에, 제조 공정 수를 줄일 수 있다.
〈제1 실시예〉
도 1은 본 발명의 제1 실시예에 따른 3단 차지 펌프 회로를 나타내는 회로도이다.
도 1에서, 4개의 전하 전송용 MOS 트랜지스터 M1∼M4는 직렬 접속되어 있다. MOS 트랜지스터 M1∼M4는 전부 N 채널형이다. MOS 트랜지스터 M1∼M4의 게이트·기판간 전압 Vgb는 게이트·소스간 전압 Vgs와 동일 값이 되도록, 소스와 기판이 동 전위가 되도록 접속되어 있다. 이는 MOS 트랜지스터의 백 게이트 바이어스 효과 (Back Gate Bias Effect)를 억제하기 위함이다. 또한, MOS 트랜지스터 M1의 소스에는 입력 전압 Vin으로서, 전원 전압 Vdd가 공급되어 있다. 또한, MOS 트랜지스터 M4의 드레인으로부터는 플러스의 승압 전압 Vout이 출력되어, 전류 부하 L에 공급된다.
C1, C2, C3은 전하 전송용 MOS 트랜지스터 M1∼M4의 접속점(펌핑 노드)에 일단이 접속된 결합 콘덴서이다. 결합 콘덴서 C1∼C3의 타단에는 클럭 펄스 CLK와,이와 역상의 클럭 펄스 CLKB가 교대로 인가된다. 클럭 펄스 CLK, CLKB는 클럭 드라이버 CD를 통해 공급된다. 여기서, 클럭 드라이버 CD의 전원 전압은 Vdd로 하면, 클럭 펄스 CLK, CLKB의 진폭은 Vdd이다.
전하 전송용 MOS 트랜지스터 M1∼M4의 각 게이트에는 레벨 시프트 회로 S1∼S4(제어 회로)의 출력이 공급되어 있다. 레벨 시프트 회로 S1∼S4는 후술하는 바와 같이, 모두 동일한 구성을 갖고 있으며, 클럭 펄스 CLK', CLKB'가 교대로 입력된다. 클럭 펄스 CLK', CLKB'도 마찬가지로 클럭 드라이버 CD를 통해 공급된다.
또한, 전하 전송용 MOS 트랜지스터 M3과 M4의 접속점으로부터 분기하여, 두 개의 전하 전송용 MOS 트랜지스터 M5, M6이 직렬 접속되어 있다. 전하 전송용 MOS 트랜지스터 M5, M6은 각각 게이트와 소스가 접속됨으로써, 다이오드를 구성하고 있다. MOS 트랜지스터 M5와 M6의 접속점에는 결합 콘덴서 C4의 일단이 접속되어 있다. 결합 콘덴서 C4의 타단에는 클럭 펄스 CLKB가 인가되어 있다. 또한, MOS 트랜지스터 M6의 소스에는 결합 콘덴서 C5의 일단이 접속되어 있다. 결합 콘덴서 C5의 타단에는 클럭 펄스 CLK가 인가되어 있다.
상술한 전하 전송용 MOS 트랜지스터 M5, M6과 결합 콘덴서 C4, C5를 포함하는 회로는 딕슨형 차지 펌프 회로이다. MOS 트랜지스터 M5, M6은 모두 N 채널형이다. 이 회로는 차지 펌프 회로의 3단째부터 분기하고 있기 때문에, 이하에서는 분기 차지 펌프 회로 BC라고 부르기로 한다. 이 분기 차지 펌프 회로 BC는 후술하는 바와 같이 레벨 시프트 회로 S3, S4의 고전위측의 전원을 공급하기 위해서 이용된다.
다음으로, 레벨 시프트 회로 S1∼S4의 회로 구성 및 동작 파형도를 도 2에 도시한다. 도 2의 (a)에 도시한 바와 같이 이 레벨 시프트 회로는 입력 인버터 INV, 차동 입력 MOS 트랜지스터 M11과 M12, 크로스 접속된 MOS 트랜지스터 M13과 M14를 구비한다.
이 레벨 시프트 회로는 이들 외에 풀-업 접속된 MOS 트랜지스터 M15, M16을 추가로 구비하고 있다. 그리고, MOS 트랜지스터 M15의 게이트에는 전압 V12가 인가됨과 함께 소스에는 전위 A(고전위측의 전원)가 인가되어 있다.
또한, MOS 트랜지스터 M16의 게이트에는 V12와 역상의 전압 V11이 인가됨과 함께 소스에는 전위 B(저전위측의 전원)가 인가되어 있다. 여기서, 전위 A>전위 B이다. MOS 트랜지스터 M11, M12는 N 채널형이고, MOS 트랜지스터 M13∼M16은 P 채널형이다.
또한, 도 2의 (b)에 도시한 바와 같이 상술한 구성의 레벨 시프트 회로에서, MOS 트랜지스터 M15, M16을 인버터 구성으로 하도록 변경해도 좋다. 상술한 구성의 레벨 시프트 회로의 동작 파형을 도 2의 (c)에 도시한다.
종래의 레벨 시프트 회로가 하이(High) 전압과 0V를 출력하는 반면, 이 레벨 시프트 회로는 전위 A와 중간 전위 B(A>B>0V)를 교대로 출력하는 점이 특징이다. 입력 전압과 출력 전압 사이의 위상 관계에서 보면, 이 레벨 시프트 회로는 반전 회로이다. 이 레벨 시프트 회로를 이용함으로써, 후술하는 바와 같이 전하 전송용MOS 트랜지스터 M1∼M4의 게이트·드레인간 전압의 절대치를 거의 일정 전압(2Vdd)에 맞출 수 있다.
레벨 시프트 회로 S1∼S4와 차지 펌프 회로의 접속 관계는 다음과 같다. 레벨 시프트 회로 S1에는 클럭 펄스 CLK'가 입력되고, 고전위측의 전원으로서 MOS 트랜지스터 M2와 M3의 접속점의 전위 V2, 저전위측의 전원으로서 입력 전압 Vin(=Vdd)을 이용하고 있다. 즉, 레벨 시프트 회로 S1은 클럭 펄스 CLK'가 로우 레벨일 때, 「V2」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 온 된다. 또한, 클럭 펄스 CLK'가 하이 레벨일 때, 「Vdd」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 오프 된다.
레벨 시프트 회로 S2에는 클럭 펄스 CLKB'가 입력되고, 고전위측의 전원으로서 MOS 트랜지스터 M3과 M4의 접속점의 전위 V3, 저전위측의 전원으로서 MOS 트랜지스터 M1과 M2의 접속점의 전위 V1을 이용하고 있다. 즉, 레벨 시프트 회로 S2는 클럭 펄스 CLKB'가 로우 레벨일 때, 「V3」을 M2의 게이트로 출력한다. 이에 따라, M2는 온 된다. 또한, 클럭 펄스 CLKB'가 하이 레벨일 때, 「V1」을 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 오프 된다.
레벨 시프트 회로 S3에는 클럭 펄스 CLK'가 입력되고, 고전위측의 전원으로서 분기 차지 펌프 회로 BC가 출력하는 MOS 트랜지스터 M5와 M6의 접속점의 전위 V4, 저전위측의 전원으로서 MOS 트랜지스터 M2와 M3의 접속점의 전위 V2를 이용하고 있다. 즉, 레벨 시프트 회로 S3은 클럭 펄스 CLK'가 로우 레벨일 때, 「V4」를M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M3은 온 된다. 또한, 클럭 펄스 CLKB'가 하이 레벨일 때, 「V2」를 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, M3은 오프 된다.
레벨 시프트 회로 S4에는 클럭 펄스 CLKB'가 입력되고, 고전위측의 전원으로서 MOS 트랜지스터 M6의 드레인 전위 V5, 저전위측의 전원으로서 MOS 트랜지스터 M3과 M4의 접속점의 전위 V3을 이용하고 있다. 즉, 레벨 시프트 회로 S4는 클럭 펄스 CLKB'가 로우 레벨일 때, 「V5」를 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 온 된다. 또한, 클럭 펄스 CLKB'가 하이 레벨일 때, 「V3」을 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 오프 된다.
또, 클럭 펄스 CLK'와 CLKB'는 각각 클럭 펄스 CLK와 CLKB에 의해 작성되지만, 전하 전송용 MOS 트랜지스터 M1∼M4에 전류가 역류하는 것을 방지하기 위해서, 로우(Low)의 기간이 짧아져 있다. 전하 전송용 MOS 트랜지스터 M1∼M4는 다이오드 접속되어 있지 않기 때문에 역방향 전류가 흐를 위험이 있으며, 이는 전력 효율을 악화시킨다. 그래서, 이 역방향 전류를 방지하기 위해서, 전하 전송용 MOS 트랜지스터 M1∼M4의 온 상태의 기간은 짧게 하고, 오프 상태의 기간에, 결합 콘덴서 C1∼C3에 인가되는 클럭 펄스 CLK, CLKB를 변화시켜서 펌핑을 행하고 있다. 이러한 클럭 펄스의 위상 관계는 도 3에 도시되어 있다.
상술한 구성의 차지 펌프 회로에 의하면, 전하 전송용 트랜지스터 M1∼M4의게이트·소스간 전압 Vgs(트랜지스터가 온 상태일 때)의 절대치는 다음과 같이, 2Vdd에 맞출 수 있는 것이 유도된다. 우선, 다음 식의 관계가 성립한다.
Vgs(M1)=V2-Vin
Vgs(M2)=V3-V1
Vgs(M3)=V4-V2
Vgs(M4)=V5-V3
다음으로, 정상 상태의 차지 펌프의 승압 동작에 대하여 생각한다. 도 4는 각 펌핑 노드의 전압 파형 V1, V2, V3, Vout을 나타내는 도면이다. 도 4에서 분명한 바와 같이 MOS 트랜지스터 M1, M3이 온일 때(CLK'=L)에는 V1=Vdd, V2=3Vdd, V3=3Vdd이다.
또한, 분기 차지 펌프 회로 BC에서, V4=5Vdd-Vth, V5=5Vdd-2Vth이다. 여기서, Vth는 전하 전송용 트랜지스터 M5, M6의 임계치 전압이다.
한편, MOS 트랜지스터 M2, M4가 온일 때, (CLKB'=L), V1=2Vdd, V2=2Vdd, V3=4Vdd이다. 또한, 분기 차지 펌프 회로 BC에서, V4=4Vdd-Vth, V5=6Vdd-2Vth이다.
따라서, Vgs(M1 온일 때)=V2-Vin=2Vdd,
Vgs(M2 온일 때)=V3-V1=2Vdd,
Vgs(M3 온일 때)=V4-V2=2Vdd-Vth,
Vgs(M4 온일 때)=V5-V3=2Vdd-2Vth가 성립한다.
이와 같이 모든 전하 전송용 MOS 트랜지스터가 온일 때의 Vgs의 절대치는 거의 동일한 값 2Vdd가 되는 것이 유도된다. 따라서, 높은 Vgs에 의해 전하 전송용 MOS 트랜지스터 M1∼M4의 온 저항이 낮아지고, 고효율 및 대출력 전류의 차지 펌프 회로를 실현할 수 있다. 또한, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 2Vdd에 견디는 두께로 설계하면 좋기 때문에, 전하 전송용 MOS 트랜지스터의 Vgs가 불균일한 경우에 비하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율이 좋다.
이상, 본 발명의 실시예에 의한 3단 차지 펌프 회로에 대하여 설명했지만, 그 단 수는 3단으로 한정되지 않는다. 또한, 상술한 3단 차지 펌프 회로에서는 전하 전송용 MOS 트랜지스터의 Vgs의 절대치를 거의 2Vdd에 맞출 수 있는 것을 나타내었지만, 다단 차지 펌프 회로에서는 전하 전송용 MOS 트랜지스터의 Vgs의 절대치를, 3Vdd이상으로 설정할 수도 있다.
그렇게 하기 위해서는 레벨 시프트 회로 S1∼S4의 고전위측의 전원으로서 보다 후단의 접속 노드의 전압을 이용하면 좋다. 단, 게이트 산화막 내압(breakdown voltage of gate oxide)을 고려하면 절대치 2Vdd가 가장 적합하다.
〈제2 실시예〉
다음으로, 본 발명의 제2 실시예에 따른 차지 펌프 회로를 설명한다. 상술한 차지 펌프 회로는 플러스 승압을 행하는 것이지만, 도 5는 마이너스 승압(0V 이하의 승압)을 행하는 3단 차지 펌프 회로를 나타내는 회로도이다. 이 차지 펌프 회로는 -3Vdd의 승압 전압을 출력하는 것이다.
도 5에서, 4개의 전하 전송용 MOS 트랜지스터 M1∼M4는 직렬 접속되어 있다. MOS 트랜지스터 M1∼M4는 전부 P 채널형이다. MOS 트랜지스터 M1∼M4의 게이트·기판간 전압 Vgb는 게이트·소스간 전압 Vgs와 동일한 값이 되도록, 소스와 기판이 동일 전위가 되도록 접속되어 있다. 또한, MOS 트랜지스터 M1의 소스에는 입력 전압 Vin으로서, 접지 전압 Vss(=0V)가 공급되어 있다. 이 점을, 제1 실시예에 따른 차지 펌프 회로의 극성이 반전된 구성이다. MOS 트랜지스터 M4의 드레인으로부터의 마이너스의 승압 전압 Vout(=-3Vdd)이 출력되어, 전류 부하 L에 공급된다.
C1, C2, C3은 전하 전송용 MOS 트랜지스터 M1∼M4의 접속점(펌핑 노드)에 일단이 접속된 결합 콘덴서이다. 결합 콘덴서 C1∼C3의 타단에는 클럭 펄스 CLK와, 이와 역상의 클럭 펄스 CLKB가 교대로 인가된다. 클럭 펄스 CLK, CLKB는 클럭 드라이버 CD를 통해 공급된다. 이 점에 대해서는 제1 실시예와 마찬가지이다.
전하 전송용 MOS 트랜지스터 M1∼M4의 각 게이트에는 레벨 시프트 회로 S1∼S4(제어 회로)의 출력이 공급되어 있다. 레벨 시프트 회로 S1∼S4의 구성은 제1 실시예에서 설명한 것과 완전히 마찬가지이다(도 2). 또한, 레벨 시프트 회로S1∼S4에는 클럭 펄스 CLK', CLKB'가 교대로 입력된다. 클럭 펄스 CLK', CLKB'도 마찬가지로 클럭 드라이버 CD를 통해 공급된다.
전하 전송용 MOS 트랜지스터 M3과 M4의 접속점으로부터 분기하여, 두 개의 전하 전송용 MOS 트랜지스터 M5, M6이 직렬 접속되어 있다. MOS 트랜지스터 M5, M6은 모두 P 채널형이다. MOS 트랜지스터 M5와 M6의 접속점에는 결합 콘덴서 C4의 일단이 접속되어 있다. 결합 콘덴서 C4의 타단에는 클럭 펄스 CLKB가 인가되어 있다. 또한, MOS 트랜지스터 M6의 소스에는 결합 콘덴서 C5의 일단이 접속되어 있다. 결합 콘덴서 C5의 타단에는 클럭 펄스 CLK가 인가되어 있다.
상술한 전하 전송용 MOS 트랜지스터 M5, M6과 결합 콘덴서 C4, C5를 포함하는 회로는 분기 차지 펌프 회로 BC를 구성하고 있다. 이 분기 차지 펌프 회로 BC는 레벨 시프트 회로 S3, S4의 저전위측의 전원으로서 이용된다.
레벨 시프트 회로 S1∼S4와 차지 펌프 회로와의 접속 관계는 다음과 같다. 레벨 시프트 회로 S1에는 클럭 펄스 CLK'가 입력되고, 저전위측의 전원(도 2에서의 전위 B)으로서 MOS 트랜지스터 M2와 M3의 접속점의 전위 V2, 고전위측의 전원(도 2에서의 전위 A)으로서 입력 전압 Vin(=0V)을 이용하고 있다. 즉, 레벨 시프트 회로 S1은 클럭 펄스 CLK'가 하이 레벨일 때, 「V2」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 온 된다. 또한, 클럭 펄스 CLK'가 로우 레벨일 때, 「0V」를 전하 전송용 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 오프 된다.
레벨 시프트 회로 S2에는 클럭 펄스 CLKB'가 입력되고, 저전위측의 전원으로서 MOS 트랜지스터 M3과 M4의 접속점의 전위 V3, 고전위측의 전원으로서 MOS 트랜지스터 M1과 M2의 접속점의 전위 V1을 이용하고 있다. 즉, 레벨 시프트 회로 S2는 클럭 펄스 CLKB'가 하이 레벨일 때, 「V3」을 MOS 트랜지스터 M2의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 온 된다. 또한, 클럭 펄스 CLKB'가 로우 레벨일 때, 「V1」을 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 오프 된다.
레벨 시프트 회로 S3에는 클럭 펄스 CLK'가 입력되고, 저전위측의 전원으로서, 분기 차지 펌프 회로 BC가 출력하는 MOS 트랜지스터 M5와 M6의 접속점의 전위 V4를, 고전위측의 전원으로서 MOS 트랜지스터 M2와 M3의 접속점의 전위 V2를 이용하고 있다. 즉, 레벨 시프트 회로 S3은 클럭 펄스 CLK'가 하이 레벨일 때, 「V4」를 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M3은 온 된다. 또한, 클럭 펄스 CLKB'가 로우 레벨일 때, 「V2」를 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 오프 된다.
레벨 시프트 회로 S4에는 클럭 펄스 CLKB'가 입력되고, 저전위측의 전원으로서 MOS 트랜지스터 M6의 드레인 전위 V5, 고전위측의 전원으로서 MOS 트랜지스터 M3과 M4의 접속점의 전위 V3을 이용하고 있다. 즉, 레벨 시프트 회로 S4는 클럭 펄스 CLKB'가 하이 레벨일 때, 「V5」를 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 온 된다. 또한, 클럭 펄스 CLKB'가 로우 레벨일 때, 「V3」을 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 오프 된다.
또, 클럭 펄스 CLK'와 CLKB'는 각각 클럭 펄스 CLK와 CLKB에 의해 작성되지만, 전하 전송용 MOS 트랜지스터 M1∼M4에 전류가 역류하는 것을 방지하기 위해서, 하이 (High)의 기간이 짧아져 있다. 이 점은 제1 실시예와는 반대이다. 전하 전송용 MOS 트랜지스터 M1∼M4는 다이오드 접속되어 있지 않기 때문에 역방향 전류가 흐를 위험이 있으며, 이는 전력 효율을 악화시킨다. 그래서, 이 역방향 전류를 방지하기 위해서, 전하 전송용 MOS 트랜지스터 M1∼M4의 온 상태의 기간은 짧게 하고, 오프 상태의 기간에, 결합 콘덴서 C1∼C3에 인가되는 클럭 펄스 CLK, CLKB를 변화시켜서 펌핑을 행하고 있다. 이러한 클럭 펄스의 위상 관계는 도 6에 도시되어 있다.
상술한 구성의 차지 펌프 회로에 따르면, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)의 절대치는 다음과 같이, 거의 2Vdd에 맞출 수 있는 것이 유도된다. 우선, 다음 식의 관계가 성립한다. 이 점은 제1 실시예와 동일하다.
Vgs(M1)=V2-Vin=V2
Vgs(M2)=V3-V1
Vgs(M3)=V4-V2
Vgs(M4)=V5-V3
다음으로, 정상 상태의 차지 펌프의 승압 동작에 대하여 생각한다. 도 7은 각 펌핑 노드의 전압 파형 V1, V2, V3, Vout을 나타내는 도면이다. 도 7에서, GND 레벨이 0V로 되어 있다.
도 7에서 분명한 바와 같이, MOS 트랜지스터 M1, M3이 온일 때(CLK'=H)는 V1=0, V2=-2Vdd, V3=-2Vdd이다. 또한, 분기 차지 펌프 회로 BC에서, V4=-4Vdd+2Vth, V5=-4Vdd+2Vth이다. 여기서, Vth는 전하 전송용 트랜지스터 M5, M6의 임계치 전압이다.
한편, MOS 트랜지스터 M2, M4가 온일 때(CLKB'=H), V1=-Vdd, V2=-Vdd, V3=-3Vdd이다. 또한, 분기 차지 펌프 회로 BC에서, V4=-3Vdd+Vth, V5=-5Vdd+2Vth이다.
따라서, Vgs(M1 온일 때)=V2=-2Vdd,
Vgs(M2 온일 때)=V3-V1=-2Vdd,
Vgs(M3 온일 때)=V4-V2=-2Vdd+Vth,
Vgs(M4 온일 때)=V5-V3=-2Vdd+2Vth가 성립한다.
이와 같이 제2 실시예에서, 모든 전하 전송용 MOS 트랜지스터가 온 상태일 때의 Vgs의 절대치는 거의 동일한 값 2Vdd가 되는 것이 유도된다. 따라서, 제1 실시예와 마찬가지로, 높은 Vgs에 의해 전하 전송용 MOS 트랜지스터 M1∼M4의 온 저항이 낮아지고, 고효율 및 대출력 전류의 차지 펌프 회로를 실현할 수 있다. 또한, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 2Vdd에 견디는 두께로 설계하면 좋기 때문에, 전하 전송용 MOS 트랜지스터의 Vgs가 불균일한 경우에 비하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율이 좋다.
이상, 마이너스의 승압 전압을 출력하는 3단 차지 펌프 회로에 대하여 설명했지만, 그 단 수는 3단으로 한정되지 않는다. 또한, 상술한 3단 차지 펌프 회로에서는 전하 전송용 MOS 트랜지스터의 Vgs의 절대치를 거의 2Vdd에 맞출 수 있는 것을 나타내었지만, 다단 차지 펌프 회로에서는 전하 전송용 MOS 트랜지스터의 Vgs의 절대치로서, 3Vdd이상으로 설정할 수도 있다.
그렇게 하기 위해서는 레벨 시프트 회로 S1∼S4의 저전위측의 전원으로서 보다 후단의 접속 노드의 전압을 이용하면 좋다. 단, 게이트 산화막 내압(breakdown voltage of gate oxide)을 고려하면 절대치 2Vdd가 가장 적합하다.
〈제3 실시예〉
도 8은 본 발명의 제3 실시예에 따른 3단 차지 펌프 회로를 나타내는 회로도이다.
도 8에서, 4개의 전하 전송용 MOS 트랜지스터 M1∼M4는 직렬 접속되어 있다. MOS 트랜지스터 M1∼M4는 전부 P 채널형이다. MOS 트랜지스터 M1∼M4의 게이트·기판간 전압 Vgb는 게이트·소스간 전압 Vgs와 동일한 값이 되도록, 소스와 기판이동일 전위가 되도록 접속되어 있다. 이는 MOS 트랜지스터의 백 게이트 바이어스 효과(Back Gate Bias Effect)를 억제하기 때문이다. 또한, MOS 트랜지스터 M1의 소스에는 입력 전압 Vin으로서, 전원 전압 Vdd(외부 전압으로서, 예를 들면 +5V)가 공급되어 있다. 또한, MOS 트랜지스터 M4의 드레인으로부터의 승압 전압 Vout이 출력되어, 전류 부하 L에 공급된다.
C1, C2, C3은 전하 전송용 MOS 트랜지스터 M1∼M4의 접속점(펌핑 노드)에 일단이 접속된 결합 콘덴서이다. 결합 콘덴서 C1∼C3의 타단에는 클럭 펄스 CLK와, 이와 역상의 클럭 펄스 CLKB가 교대로 인가된다. 클럭 펄스 CLK, CLKB는 클럭 드라이버 CD를 통해 공급된다. 클럭 드라이버 CD의 전원 전압을 Vdd로 하면, 클럭 펄스 CLK, CLKB의 진폭은 Vdd이다.
전하 전송용 MOS 트랜지스터 M1∼M4의 각 게이트에는 레벨 시프트 회로 S1∼S4의 출력이 공급되어 있다. 레벨 시프트 회로 S1∼S4는 후술하는 바와 같이, 모두 동일한 구성을 갖고 있으며, 클럭 펄스 CLK', CLKB'가 교대로 입력된다. 클럭 펄스 CLK', CLKB'도 마찬가지로 클럭 드라이버 CD를 통해 공급된다.
레벨 시프트 회로 S1∼S4의 회로 구성 및 동작 파형도를 도 9에 도시한다. 도 9의 (a)에 도시한 바와 같이 이 레벨 시프트 회로는 입력 인버터 INV, 차동 입력 MOS 트랜지스터 M11과 M12, 및 크로스 접속된 MOS 트랜지스터 M13과 M14를 구비한다.
이 레벨 시프트 회로는 이들 외에 풀-업 접속된 MOS 트랜지스터 M15, M16을추가로 구비하고 있다. 그리고, MOS 트랜지스터 M15의 게이트에는 전압 V11이 인가됨과 함께 소스에는 전위 A(고전위측의 전원)가 인가되어 있다.
또한, MOS 트랜지스터 M16의 게이트에는 V11과 역상의 전압 V12가 인가됨과 함께 소스에는 전위 B(저전위측의 전원)가 인가되어 있다. 여기서, 전위 A>전위 B이다. MOS 트랜지스터 M11, M12는 N 채널형이고, MOS 트랜지스터 M13∼M16은 P 채널형이다.
또한, 도 9의 (b)에 도시한 바와 같이, 상술한 구성의 레벨 시프트 회로에서, MOS 트랜지스터 M15, M16을 인버터 구성으로 하도록 변경해도 좋다. 상술한 구성의 레벨 시프트 회로의 동작 파형을 도 9의 (c)에 도시한다.
종래의 레벨 시프트 회로가 하이(High) 전압과 0V를 출력하는 반면, 이 레벨 시프트 회로는 전위 A와 중간 전위 B(A>B>0V)를 교대로 출력하는 점이 특징이다. 입력 전압과 출력 전압과의 관계에서 보면, 이 레벨 시프트 회로는 비반전 회로이다.
레벨 시프트 회로 S1∼S4와 차지 펌프 회로와의 접속 관계는 다음과 같다. 레벨 시프트 회로 S1에는 클럭 펄스 CLK'가 입력되고, 고전위측의 전원으로서 MOS 트랜지스터 M1과 M2의 접속점의 전위 V1, 저전위측의 전원으로서 접지 전압(=0V)이 공급되어 있다. 레벨 시프트 회로 S1은 클럭 펄스 CLK'가 로우 레벨일 때, 「0V」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 온 된다. 또한, 클럭 펄스 CLK'가 하이 레벨일 때, 「V1=2Vdd」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, M1은 오프 된다.
레벨 시프트 회로 S2에는 클럭 펄스 CLKB'가 입력되고, 고전위측의 전원으로서 MOS 트랜지스터 M2와 M3의 접속점의 전위 V2, 저전위측의 전원으로서 접지 전압(=0V)이 공급되어 있다. 레벨 시프트 회로 S2는 클럭 펄스 CLKB'가 로우 레벨일 때, 「0V」를 MOS 트랜지스터 M2의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 온 된다. 또한, 클럭 펄스 CLKB'가 하이 레벨일 때, 「V2」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 오프 된다.
레벨 시프트 회로 S3에는 클럭 펄스 CLK'가 입력되고, 고전위측의 전원으로서, MOS 트랜지스터 M3과 M4의 접속점의 전위 V3, 저전위측의 전원으로서 접지 전압(=0V)이 공급되어 있다. 레벨 시프트 회로 S3은 클럭 펄스 CLK'가 로우 레벨일 때, 「0V」를 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M3은 온 된다. 또한, 클럭 펄스 CLKB'가 하이 레벨일 때, 「V3」을 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M3은 오프 된다.
레벨 시프트 회로 S4에는 클럭 펄스 CLKB'가 입력되고, 고전위측의 전원으로서 Vout(=4Vdd), 저전위측의 전원으로서 접지 전압(=0V)이 공급되어 있다. 레벨 시프트 회로 S4는 클럭 펄스 CLKB'가 로우 레벨일 때, 「0V」를 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 온 된다. 또한, 클럭 펄스 CLKB'가 하이 레벨일 때, 「Vout」를 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 오프 된다.
또, 클럭 펄스 CLK'와 CLKB'는 각각 클럭 펄스 CLK와 CLKB에 의해 작성되지만, 전하 전송용 MOS 트랜지스터 M1∼M4에 전류가 역류하는 것을 방지하기 위해서, 로우(Low)의 기간이 짧아져 있다. 전하 전송용 MOS 트랜지스터 M1∼M4는 다이오드 접속되어 있지 않기 때문에 역방향 전류가 흐를 위험이 있으며, 이는 전력 효율을 악화시킨다. 그래서, 이 역방향 전류를 방지하기 위해서, 전하 전송용 MOS 트랜지스터 M1∼M4의 온 상태의 기간은 짧게 하고, 오프 상태의 기간에, 결합 콘덴서 C1∼C3에 인가되는 클럭 펄스 CLK, CLKB를 변화시켜서 펌핑을 행하고 있다. 이러한 클럭 펄스의 위상 관계는 도 10에 도시되어 있다.
상술한 구성의 차지 펌프 회로에 따르면, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)의 값은 다음과 같다.
Vgs(M1)=0V-V1
Vgs(M2)=0V-V2
Vgs(M3)=0V-V3
Vgs(M4)=0V-V4
다음으로, 정상 상태의 차지 펌프의 승압 동작에 대하여 생각한다. 도 11은 각 펌핑 노드의 전압 파형 V1, V2, V3, Vout을 나타내는 도면이다. 도 11에서 알 수 있는 바와 같이 MOS 트랜지스터 M1, M3이 온일 때(CLK'=L)는 V1=Vdd, V2=3Vdd, V3=3Vdd이다.
한편, MOS 트랜지스터 M2, M4가 온일 때, (CLKB'=L), V1=2Vdd, V2=2Vdd, V3=4Vdd이다.
따라서, Vgs(M1 온일 때)=-V1=-Vdd,
Vgs(M2 온일 때)=-V2=-2Vdd,
Vgs(M3 온일 때)=-V3=-3Vdd,
Vgs(M4 온일 때)=-V4=-4Vdd가 된다.
따라서, MOS 트랜지스터 M2∼M4에 대해서는 절대치로 2Vdd이상의 높은 Vgs가 가해지기 때문에, MOS 트랜지스터 M2∼M4의 온 저항이 보다 저감되고, 고효율 및 대출력 전류의 차지 펌프 회로를 실현할 수 있다. 또한, 전하 전송용 MOS 트랜지스터 M1∼M4는 전부 P 채널형으로 구성하고 있기 때문에, 제조 공정을 단축할 수 있다. 또, 본 실시예에서는 3단 차지 펌프 회로에 대하여 설명했지만, 그 단 수는 3단으로 한정되지 않는다.
〈제4 실시예〉
다음으로, 본 발명의 제4 실시예에 따른 차지 펌프 회로에 대하여 도 12를 참조하면서 설명한다. 제3 실시예와 다른 점은 레벨 시프트 회로 S3, S4의 저전위측의 전원으로서, 전원 전압 Vdd(외부 전압으로서, 예를 들면 +5V)가 공급되어 있다는 점이다.
이에 따라, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)는 다음과 같다.
Vgs(M1)=0V-V1
Vgs(M2)=0V-V2
Vgs(M3)=Vdd-V3
Vgs(M4)=Vdd-V4
여기서, 정상 상태의 각 펌핑 노드의 전압 V1, V2, V3, Vout은 제3 실시예와 동일하다(도 11 참조).
따라서, Vgs(M1 온일 때)=-V1=-Vdd,
Vgs(M2 온일 때)=-V2=-2Vdd,
Vgs(M3 온일 때)=Vdd-V3=Vdd-3Vdd=-2Vdd,
Vgs(M4 온일 때)=Vdd-V4=Vdd-4Vdd=-3Vdd가 된다.
이와 같이 전하 전송용 트랜지스터 M1∼M4가 온일 때의 게이트·소스간 전압 Vgs는 균일하지 않지만, 제3 실시예에 비하여 그 차이는 작게 할 수 있다. 따라서, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 3Vdd(절대치)에 견디는 두께로 설계하면 좋기 때문에, 제3 실시예(전하 전송용 MOS 트랜지스터의 Vgs가 보다 불균일함)에 비하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율이 좋다.
〈제5 실시예〉
다음으로, 본 발명의 제5 실시예에 따른 차지 펌프 회로에 대하여 도 13을 참조하면서 설명한다. 제3 실시예와 다른 점은 레벨 시프트 회로 S3, S4의 저전위측의 전원으로서, 차지 펌프 회로의 도중 단의 출력, V1, V2를 공급하고 있다는 점이다.
이에 따라, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)는 다음과 같다.
Vgs(M1)=0V-V1
Vgs(M2)=0V-V2
Vgs(M3)=V1-V3
Vgs(M4)=V2-V4
여기서, 정상 상태의 각 펌핑 노드의 전압 V1, V2, V3, Vout은 제3 실시예와 동일하다(도 11 참조).
따라서, Vgs(M1 온일 때)=-V1=-Vdd,
Vgs(M2 온일 때)=-V2=-2Vdd,
Vgs(M3 온일 때)=V1-V3=Vdd-3Vdd=-2Vdd,
Vgs(M4 온일 때)=V2-V4=2Vdd-4Vdd=-2Vdd가 된다.
이와 같이 게이트·소스간 전압 Vgs는 M1에 대해서만 -Vdd, M2∼M4에 대해서는 전부 -2Vdd로 할 수 있다. 따라서, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 2Vdd(절대치)에 견디는 두께로 설계하면 좋기 때문에, 제1 및 제2 실시예(전하 전송용 MOS 트랜지스터의 Vgs가 보다 불균일함)에 비하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율이 좋다.
〈제6 실시예〉
다음으로, 본 발명의 제6 실시예에 따른 차지 펌프 회로에 대하여 도 14를 참조하면서 설명한다. 제3 실시예와 다른 점은, 레벨 시프트 회로 S3의 저전위측의 전원으로서, 전원 전압 Vdd를 공급함과 함께, 레벨 시프트 회로 S4의 저전위측의 전원으로서, 차지 펌프 회로의 도중 단의 출력 V2를 공급하고 있다는 점이다.
이에 따라, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)는 다음과 같다.
Vgs(M1)=0V-V1
Vgs(M2)=0V-V2
Vgs(M3)=Vdd-V3
Vgs(M4)=V2-V4
여기서, 정상 상태의 각 펌핑 노드의 전압 V1, V2, V3, Vout은 제3 실시예와 동일하다(도 11 참조).
따라서, Vgs(M1 온일 때)=-V1=-Vdd,
Vgs(M2 온일 때)=-V2=-2Vdd,
Vgs(M3 온일 때)=Vdd-V3=Vdd-3Vdd=-2Vdd,
Vgs(M4 온일 때)=V2-V4=2Vdd-4Vdd=-2Vdd가 된다.
이와 같이 게이트·소스간 전압 Vgs는 M1에 대해서만 -Vdd, M2∼M4에 대해서는 전부 -2Vdd가 되기 때문에, 본 실시예는 상술한 제3 실시예와 등가이다.
〈제7 실시예〉
다음으로, 본 발명의 제7 실시예에 따른 차지 펌프 회로에 대하여 도 15를 참조하면서 설명한다. 도 15는 마이너스 승압(0V이하의 승압)을 행하는 3단 차지 펌프 회로를 나타내는 회로도이다. 이 차지 펌프 회로는 -3Vdd의 승압 전압을 출력하는 것이다.
도 15에서, 4개의 전하 전송용 MOS 트랜지스터 M1∼M4는 직렬 접속되어 있다. MOS 트랜지스터 M1∼M4는 전부 N 채널형이다. MOS 트랜지스터 M1∼M4의 게이트·기판간 전압 Vgb는 게이트·소스간 전압 Vgs와 동일한 값이 되도록, 소스와 기판이 동일 전위가 되도록 접속되어 있다. 이는 백 게이트 바이어스 효과를 억제하기 위함이다. 또한, MOS 트랜지스터 M1의 소스에는 입력 전압 Vin으로서, 접지 전압 0V가 공급되어 있다. 또한, MOS 트랜지스터 M4의 드레인으로부터의 승압 전압 Vout(-3Vdd)이 출력되어, 전류 부하 L에 공급된다.
C1, C2, C3은 전하 전송용 MOS 트랜지스터 M1∼M4의 접속점(펌핑 노드)에 일단이 접속된 결합 콘덴서이다. 결합 콘덴서 C1∼C3의 타단에는 클럭 펄스 CLK와, 이와 역상의 클럭 펄스 CLKB가 교대로 인가된다. 클럭 펄스 CLK, CLKB는 클럭 드라이버 CD를 통해 공급된다. 클럭 드라이버 CD의 전원 전압은 Vdd로 하면, 클럭 펄스 CLK, CLKB의 진폭은 Vdd이다.
전하 전송용 MOS 트랜지스터 M1∼M4의 각 게이트에는 레벨 시프트 회로 S1∼S4의 출력이 공급되어 있다. 레벨 시프트 회로 S1∼S4의 구성은 상술한 것과 동일하기 때문에 설명을 생략한다(도 9 참조). 레벨 시프트 회로 S1∼S4에는 클럭 펄스 CLK', CLKB'가 교대로 입력된다. 클럭 펄스 CLK', CLKB'도 마찬가지로 클럭 드라이버 CD를 통해 공급된다.
레벨 시프트 회로 S1∼S4와 차지 펌프 회로와의 접속 관계는 다음과 같다. 레벨 시프트 회로 S1에는 클럭 펄스 CLK'가 입력되고, 고전위측의 전원으로서 전원 전압 Vdd가 공급됨과 함께, 저전위측의 전원으로서, MOS 트랜지스터 M1과 M2의 접속점의 전위 V1이 공급되어 있다. 레벨 시프트 회로 S1은 클럭 펄스 CLK'가 하이 레벨일 때, 「Vdd」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 온 된다. 또한, 클럭 펄스 CLK'가 로우 레벨일 때, 「V1=-Vdd」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M1은 오프 된다.
레벨 시프트 회로 S2에는 클럭 펄스 CLKB'가 입력되고, 고전위측의 전원으로서, 전원 전압 Vdd가 공급됨과 함께, 저전위측의 전원으로서, MOS 트랜지스터 M2와 M3의 접속점의 전위 V2가 공급되어 있다. 레벨 시프트 회로 S2는 클럭 펄스 CLKB'가 하이 레벨일 때, 「Vdd」를 MOS 트랜지스터 M2의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 온 된다. 또한, 클럭 펄스 CLKB'가 로우 레벨일 때, 「V2=-2Vdd」를 MOS 트랜지스터 M1의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M2는 오프 된다.
레벨 시프트 회로 S3에는 클럭 펄스 CLK'가 입력되고, 고전위측의 전원으로서, 전원 전압 Vdd가 공급됨과 함께, 저전위측의 전원으로서 MOS 트랜지스터 M3과 M4의 접속점의 전위 V3이 공급되어 있다. 레벨 시프트 회로 S3은 클럭 펄스 CLK'가 하이 레벨일 때, 「Vdd」를 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M3은 온 된다. 또한, 클럭 펄스 CLKB'가 로우 레벨일 때, 「V3=-3Vdd」를 MOS 트랜지스터 M3의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M3은 오프 된다.
레벨 시프트 회로 S4에는 클럭 펄스 CLKB'가 입력되고, 고전위측의 전원으로서, 전원 전압 Vdd가 공급됨과 함께, 저전위측의 전원으로서 출력 전압 Vout(=-3Vdd)이 공급되어 있다. 레벨 시프트 회로 S4는 클럭 펄스 CLKB'가 하이 레벨일 때, 「Vdd」를 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 온 된다. 또한, 클럭 펄스 CLKB'가 로우 레벨일 때, 「Vout」을 MOS 트랜지스터 M4의 게이트로 출력한다. 이에 따라, MOS 트랜지스터 M4는 오프 된다.
또, 클럭 펄스 CLK'와 CLKB'는 각각 클럭 펄스 CLK와 CLKB로부터 작성되지만, 전하 전송용 MOS 트랜지스터 M1∼M4에 전류가 역류하는 것을 방지하기 위해서, 로우(Low)의 기간이 길어져 있다. 전하 전송용 MOS 트랜지스터 M1∼M4는 다이오드 접속되어 있지 않기 때문에 역방향 전류가 흐를 위험이 있으며, 이는 전력 효율을 악화시킨다. 그래서, 이 역방향 전류를 방지하기 위해서, 전하 전송용 MOS 트랜지스터 M1∼M4의 온 상태의 기간은 짧게 하고, 오프 상태의 기간에, 결합 콘덴서 C1∼C3에 인가되는 클럭 펄스 CLK, CLKB를 변화시켜서 펌핑을 행하고 있다. 이러한 클럭 펄스의 위상 관계는 도 16에 도시되어 있다.
상술한 구성의 차지 펌프 회로에 따르면, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)의 값은 다음과 같다.
Vgs(M1)=Vdd-V1
Vgs(M2)=Vdd-V2
Vgs(M3)=Vdd-V3
Vgs(M4)=Vdd-V4
다음으로, 정상 상태의 차지 펌프의 승압 동작에 대하여 생각한다. 도 17은 각 펌핑 노드의 전압 파형 V1, V2, V3, Vout을 나타내는 도면이다. 도 17에서 알 수 있는 바와 같이 MOS 트랜지스터 M1, M3이 온일 때(CLK'=H)에는 V1=0V, V2=-2Vdd, V3=-2Vdd이다.
한편, MOS 트랜지스터 M2, M4가 온일 때, (CLKB'=H), V1=-Vdd, V2=-Vdd, V3=-3Vdd이다.
따라서, Vgs(M1 온일 때)=Vdd-0V=Vdd,
Vgs(M2 온일 때)=Vdd-V2=Vdd-(-Vdd)=2Vdd,
Vgs(M3 온일 때)=Vdd-V3=Vdd-(-2Vdd)=3Vdd,
Vgs(M4 온일 때)=Vdd-V4=Vdd-(-3Vdd)=4Vdd가 된다.
따라서, MOS 트랜지스터 M2∼M4에 대해서는 절대치로 2Vdd이상의 높은 Vgs가 가해지기 때문에, MOS 트랜지스터 M2∼M4의 온 저항이 보다 저감되고, 고효율 및 대출력 전류의 차지 펌프 회로를 실현할 수 있다. 또한, 전하 전송용 MOS 트랜지스터 M1∼M4는 전부 N 채널형으로 구성하고 있기 때문에, 제조 공정을 단축할 수있다. 또, 본 실시예에서는 3단 차지 펌프 회로에 대하여 설명했지만, 그 단 수는 3단으로 한정되지 않는다.
〈제8 실시예〉
다음으로, 본 발명의 제8 실시예에 따른 차지 펌프 회로에 대하여 도 18을 참조하면서 설명한다. 제7 실시예와 다른 점은 레벨 시프트 회로 S3, S4의 저전위측의 전원으로서, 접지 전압 0V가 공급되고 있다는 점이다.
이에 따라, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)는 다음과 같다.
Vgs(M1)=Vdd-V1
Vgs(M2)=Vdd-V2
Vgs(M3)=-V3
Vgs(M4)=-V4
여기서, 정상 상태의 각 펌핑 노드의 전압 V1, V2, V3, Vout은 제7 실시예와 동일하다(도 17 참조).
따라서, Vgs(M1 온일 때)=Vdd,
Vgs(M2 온일 때)=2Vdd,
Vgs(M3 온일 때)=-V3=-(-2Vdd)=2Vdd,
Vgs(M4 온일 때)=-V4=-(-3Vdd)=3Vdd가 된다.
이와 같이 전하 전송용 트랜지스터 M1∼M4가 온일 때의 게이트·소스간 전압 Vgs는 균일하지 않지만, 제7 실시예에 비하여 그 차이는 작게 할 수 있다. 따라서, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 3Vdd(절대치)에 견디는 두께로 설계하면 되므로, 제7 실시예(전하 전송용 MOS 트랜지스터의 Vgs가 보다 불균일함)에 비하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율이 좋다.
〈제9 실시예〉
다음으로, 본 발명의 제9 실시예에 따른 차지 펌프 회로에 대하여 도 19를 참조하면서 설명한다. 제5 실시예와 다른 점은 레벨 시프트 회로 S3, S4의 고전위측의 전원으로서, 차지 펌프 회로의 도중 단의 출력, V1, V2를 공급하고 있다는 점이다.
이에 따라, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)는 다음과 같다.
Vgs(M1)=Vdd-V1
Vgs(M2)=Vdd-V2
Vgs(M3)=V1-V3
Vgs(M4)=V2-V4
여기서, 정상 상태의 각 펌핑 노드의 전압 V1, V2, V3, Vout은 제7 실시예와 동일하다(도 17 참조).
따라서, Vgs(M1 온일 때)=Vdd,
Vgs(M2 온일 때)=2Vdd,
Vgs(M3 온일 때)=V1-V3=0V-(-2Vdd)=2Vdd,
Vgs(M4 온일 때)=V2-V4=-Vdd-(-3Vdd)=2Vdd가 된다.
이와 같이 게이트·소스간 전압 Vgs는 MOS 트랜지스터 M1에 대해서만 Vdd로 할 수 있고, MOS 트랜지스터 M2∼M4에 대해서는 전부 2Vdd로 할 수 있다. 따라서, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 2Vdd(절대치)에 견디는 두께로 설계하면 되므로, 제5 및 제6 실시예(전하 전송용 MOS 트랜지스터의 Vgs가 보다 불균일함)에 비하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율이 좋다.
〈제10 실시예〉
다음으로, 본 발명의 제10 실시예에 따른 차지 펌프 회로에 대하여 도 20을 참조하면서 설명한다. 제5 실시예와 다른 점은 레벨 시프트 회로 S3의 고전위측의 전원으로서, 접지 전압 0V를 공급함과 함께, 레벨 시프트 회로 S4의 고전위측의 전원으로서, 차지 펌프 회로의 도중 단의 출력 V2를 공급하고 있다는 점이다.
이에 따라, 전하 전송용 트랜지스터 M1∼M4의 게이트·소스간 전압 Vgs(트랜지스터가 온일 때)는 다음과 같다.
Vgs(M1)=Vdd-V1
Vgs(M2)=Vdd-V2
Vgs(M3)=-V3
Vgs(M4)=V2-V4
여기서, 정상 상태의 각 펌핑 노드의 전압 V1, V2, V3, Vout은 제7 실시예와 동일하다(도 17 참조).
따라서, Vgs(M1 온일 때)=Vdd,
Vgs(M2 온일 때)=2Vdd,
Vgs(M3 온일 때)=-V3=-(-2Vdd)=2Vdd,
Vgs(M4 온일 때)=V2-V4=-Vdd-(-3Vdd)=2Vdd가 된다.
이와 같이 게이트·소스간 전압 Vgs는 MOS 트랜지스터 M1에 대해서만 Vdd가 되고, MOS 트랜지스터 M2∼M4에 대해서는 전부 2Vdd가 되기 때문에, 본 실시예는 상술한 제9 실시예와 등가이다.
본 발명에 따르면, 전하 전송용 MOS 트랜지스터의 게이트·소스간 전압 Vgs로서 임계치 전압 이상의 높은 전압을 인가할 수 있기 때문에, 전압 손실이 없는 고효율의 차지 펌프 회로를 제공할 수 있다.
또한, 절대치 2Vdd이상의 높은 게이트·소스간 전압 Vgs에 의해 전하 전송용 MOS 트랜지스터 M1∼M4의 온 저항이 낮아지고, 고효율 및 대출력 전류의 차지 펌프 회로를 실현할 수 있다.
또한, 전하 전송용 MOS 트랜지스터의 게이트·소스간 전압, 게이트·기판간 전압을 거의 일정 전압(예를 들면, 절대치로 2Vdd)에 맞출 수 있기 때문에, 게이트 산화막 두께는 대략 일정 전압에 견디는 두께로 설계하면 좋다. 이에 따라, 전하 전송용 MOS 트랜지스터의 게이트·소스간 전압 Vgs가 불균일한 경우에 비하여, 온 저항을 낮게 설계할 수 있다.
또한, 본 발명에 따르면, 플러스 승압과 마이너스 승압의 차지 펌프 회로를 제공할 수 있고, 또한 그 차지 펌프단 수를 임의로 설정 가능하기 때문에, 원하는 승압 전압을 얻을 수 있다.
또한, 본 발명에 따르면, 전하 전송용 MOS 트랜지스터를 전부 동일 채널형으로 구성할 수 있기 때문에, 제조 공정 수를 적게 하여 완성할 수 있는 이점이 있다.

Claims (15)

  1. 직렬 접속된 복수의 전하 전송용 트랜지스터와, 이들 전하 전송용 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버와, 상기 전하 전송용 트랜지스터의 접속점으로부터 분기하여 설치된 분기 차지 펌프 회로와, 이 분기 차지 펌프 회로의 출력에 따라, 상기 전하 전송용 트랜지스터의 온/오프를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  2. 직렬 접속된 복수의 전하 전송용 트랜지스터와, 상기 전하 전송용 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버와, 상기 클럭 펄스에 따라 상기 전하 전송용 트랜지스터의 온/오프를 제어하는 복수의 레벨 시프트 회로와, 상기 전하 전송용 트랜지스터의 각 접속점으로부터 분기하고, 플러스의 승압 전압을 출력하는 분기 차지 펌프 회로를 포함하고,
    상기 레벨 시프트 회로의 고전위측의 전원으로서 상기 분기 차지 펌프 회로의 각 단의 출력을 이용함으로써, 상기 차지 펌프 회로의 전하 전송용 트랜지스터가 온 될 때 그 게이트·소스간 전압이 대략 일정치가 되도록 한 것을 특징으로 하는 차지 펌프 회로.
  3. 제2항에 있어서,
    상기 분기 차지 펌프 회로는, 직렬 접속된 복수의 제2 전하 전송용 트랜지스터와, 상기 제2 전하 전송용 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  4. 제2항 또는 제3항에 있어서,
    상기 전하 전송용 MOS 트랜지스터는 N 채널형인 것을 특징으로 하는 차지 펌프 회로.
  5. 직렬 접속된 복수의 전하 전송용 트랜지스터와, 상기 전하 전송용 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버와, 상기 클럭 펄스에 따라 상기 차지 펌프 회로의 상기 전하 전송용 트랜지스터의 온/오프를 제어하는 복수의 레벨 시프트 회로와, 상기 전하 전송용 트랜지스터의 접속점으로부터 분기하여 마이너스의 승압 전압을 출력하는 분기 차지 펌프 회로를 포함하고,
    상기 레벨 시프트 회로의 저전위측의 전원으로서 상기 분기 차지 펌프 회로의 각 단의 출력을 이용함으로써, 상기 차지 펌프 회로의 전하 전송용 트랜지스터가 온 될 때 그 게이트·소스간 전압이 일정치가 되도록 한 것을 특징으로 하는 차지 펌프 회로.
  6. 제5항에 있어서,
    상기 분기 차지 펌프 회로는, 직렬 접속된 복수의 제2 전하 전송용 MOS 트랜지스터와, 상기 제2 전하 전송용 MOS 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서를 포함하고,
    상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 것을 특징으로 하는 차지 펌프 회로.
  7. 제5항 또는 제6항에 있어서,
    상기 전하 전송용 트랜지스터는 P 채널형인 것을 특징으로 하는 차지 펌프 회로.
  8. 직렬 접속된 복수의 P 채널형 전하 전송용 MOS 트랜지스터와, 상기 전하 전송용 MOS 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버와, 상기 클럭 펄스에 따라 상기 차지 펌프 회로의 상기 전하 전송용 MOS 트랜지스터의 온/오프를 제어하는 복수의 레벨 시프트 회로를 포함하고,
    상기 레벨 시프트 회로의 고전위측의 전원으로서 차지 펌프 회로의 각 단의 출력을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  9. 제8항에 있어서,
    상기 레벨 시프트 회로의 저전위측의 전원으로서 접지 전압을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  10. 제8항에 있어서,
    상기 복수의 레벨 시프트 회로 중, 일부 레벨 시프트 회로의 저전위측의 전원으로서 접지 전압을 공급함과 함께, 다른 레벨 시프트 회로에 대해서는 그 저전위측의 전원으로서 상기 외부 전압을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  11. 제8항에 있어서,
    상기 복수의 레벨 시프트 회로 중, 일부 레벨 시프트 회로의 저전위측의 전원으로서 접지 전압을 공급함과 함께, 다른 레벨 시프트 회로에 대해서는 그 저전위측의 전원으로서 차지 펌프 회로의 도중 단의 출력을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  12. 직렬 접속된 복수의 N 채널형 전하 전송용 MOS 트랜지스터와, 상기 전하 전송용 MOS 트랜지스터의 각 접속점에 일단이 접속된 결합 콘덴서와, 상기 결합 콘덴서의 타단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버와, 상기 클럭 펄스에 따라 상기 차지 펌프 회로의 상기 전하 전송용 MOS 트랜지스터의 온/오프를제어하는 복수의 레벨 시프트 회로를 포함하고,
    상기 레벨 시프트 회로의 저전위측의 전원으로서 차지 펌프 회로의 각 단의 출력을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  13. 제12항에 있어서,
    상기 복수의 레벨 시프트 회로의 고전위측의 전원으로서 플러스의 외부 전압을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  14. 제12항에 있어서,
    상기 복수의 레벨 시프트 회로 중, 일부 레벨 시프트 회로의 고전위측의 전원으로서 플러스의 외부 전압을 공급함과 함께, 다른 레벨 시프트 회로에 대해서는 그 고전위측의 전원으로서 접지 전압을 공급하는 것을 특징으로 하는 차지 펌프 회로.
  15. 제12항에 있어서,
    상기 복수의 레벨 시프트 회로 중, 일부 레벨 시프트 회로의 고위측의 전원으로서 상기 외부 전압을 공급함과 함께, 다른 레벨 시프트 회로에 대해서는 그 고전위측의 전원으로서 차지 펌프 회로의 도중 단의 출력을 공급하는 것을 특징으로 하는 차지 펌프 회로.
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