KR20020056265A - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 컵 타입 커패시터의 MPS 형성시 셀간 브리지를 억제할 수 있는 커패시터의 제조방법에 관한 것으로, 제 1 도전형 반도체 기판을 준비하는 단계와, 상기 반도체 기판에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 단계, 상기 기판상에 제 1 비아홀이 형성되도록 제 1 절연막을 형성하고, 상기 제 1 비아홀에 제 1 도전물질을 형성하는 단계와, 상기 제 1 도전물질상에 제 2 비아홀이 형성되도록 제 2 절연막을 형성하고, 상기 제 1 도전물질과 연결되도록 제 2 도전물질을 형성하는 단계와, 상기 기판 전면에 제 3, 제 4, 제 5 절연막을 차례로 형성하는 단계와, 상기 제 3, 제 4, 제 5 절연막을 선택적으로 식각 제거하고 상기 제 2 절연막을 오버에치하는 단계와, 상기 기판 전면에 제 3 도전물질을 형성하고, 상기 제 3 도전물질상에 제 6 절연막을 형성하는 단계와, 상기 제 5 절연막이 노출되도록 제 3 도전물질, 제 6 절연막을 식각 제거하여 평탄화하는 단계과, 상기 제 3 도전물질을 선택적으로 식각하는 단계와, 상기 제 6 절연막을 제거하고, MPS 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 컵 타입커패시터의 MPS(Meta Poly Silicon) 형성시 셀간 브리지(bridge)을 억제할 수 있는 커패시터의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 대용량의 커패시터가 요구되게 되었고, 이에 따라 커패시터 유효면적을 증대시키거나 커패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어 왔다.
커패시터의 유효면적을 증대시키기 위한 노력은 3차원 구조의 커패시터를 제안하기에 이르렀는데, 이러한 3차원 구조에는 핀(Fin)구조, 원통형 구조, 트랜치 구조 등 여러 가지가 있다.
한편, 디램(DRAM)은 한 개의 트랜지스터와 한 개의 커패시터로 셀을 구성하는 단순 구조로써 모스(MOS) 기술을 이용하여 만들어지며 대용량, 저전력 그리고 저 코스트화를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 정적램(static ramdom access memory :SRAM)과는 달리 디램은 커패시터의 이진수 논리값 하이 또는 로우를 충전시켜 저장한다. 커패시터에 저장된 논리 값은 일정시간이 지나면 방전되므로 메모리 셀을 재충전하는 리프레쉬 사이클이 필요하다.
각각의 메모리 셀은 적어도 2nS에서 10nS 간격의 리프레쉬 사이클이 필요하다.
그리고 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변화지 않고 있다. 따라서, 커패시터의 축전용량을 높이기 위해 전극의 단면적을 증가 시켜야 하고 그 중에서도 고진공 열처리를 이용한 HSG(Hemispherical-ground) 실리콘을 전극에 형성하는 방법이 연구되어 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 컵 타입의 커패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터을 형성(도면에 도시하지 않았음)한 후, 상기 기판(10) 전면에 제 1 절연막(11)을 형성하고, 상기 기판(10) 표면이 소정부분 노출되도록 상기 제 1 절연막(11)을 식각하여 제 1 비아홀을 형성한다.
이어, 상기 제 1 비아홀내에 제 1 폴리실리콘(12)을 형성한 후, 상기 제 1 폴리실리콘(12)이 소정부분 노출되도록 제 2 절연막(13)을 형성하여 제 2 비아홀을 형성한 후, 상기 제 2 비아홀내에 상기 제 1 폴리실리콘(12)과 연결되도록 제 2 폴리실리콘(14)을 형성한다. 이때, 상기 제 2 절연막(13)은 평탄화용 ILD 산화막을 사용한다.
이어서, 상기 제 2 폴리실리콘(14)을 포함한 전면에 제 3 절연막(15)을 형성하고, 상기 제 3 절연막(15)상에 제 4 절연막(16), 제 5 절연막(17)을 차례로 형성한다. 이때, 상기 제 3 절연막(15)은 SiN이고, 상기 제 4 절연막(16)은 산화막 그리고 상기 제 5 절연막(17)은 하드 마스크용 SiN을 사용한다.
이어, 상기 제 5 절연막(17)상에 제 1 포토레지스트를 증착한 후, 노광 및현상 공정을 이용하여 제 1 포토레지스트 패턴(PR1)을 형성한다.
도 1b에 도시한 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 마스크로 하여 상기 제 3, 제 4, 제 5 절연막(15)(16)(17)을 선택적으로 식각 제거하고, 상기 제 2 절연막(13)을 오버에치(overetch)한다.
도 1c에 도시한 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 제거한 후, 습식식각 공정을 이용하여 상기 제 2, 제 4 절연막(13)(16)을 선택적으로 식각 제거하고, 전면에 아몰포스 실리콘(18)을 증착한다.
도 1d에 도시한 바와 같이 상기 아몰포스 실리콘(18)을 포함한 전면에 제 6 절연막(19)을 형성한다. 이때, 상기 제 6 절연막(19)은 셀 분릴용 USG 산화막이다.
도 1e에 도시한 바와 같이 CMP 공정을 이용하여 상기 제 5 절연막(17)이 노출되도록 상기 제 6 절연막(19)과 상기 아몰포스 실리콘(18)을 선택적으로 제거한다. 이때, 상기 제 5 절연막(17)은 CMP 공정시 전면의 평탄화를 개선시킬 수 있다. 그리고 CMP 공정의 폴리싱(Polishing) 두께를 줄일 수 있어 실린더 높이 손실(cylinder height loss)이 적어짐으로 커패시터의 용량을 증가시킬 수 있다.
도 1f에 도시한 바와 같이 습식식각 공정을 이용하여 상기 제 6 절연막(19)을 제거한 후, MPS 공정을 실시하여 상기 아몰포스 실리콘(18)에 상기 MPS 알갱이(20)를 형성한다.
이때, 상기 제 6 절연막(19) 식각 제거시 HF가 산화막만 습식식각하므로 상기 제 3 절연막(15) 하부 상기 제 2 절연막(13)은 식각되지 않으므로 충분한 습식식각 마진을 확보한다.
한편, 상기 MPS 알갱이(20) 형성시 상기 제 2 폴리실리콘(14)에 MPS 알갱이(20)의 오버-마이그레이션(over migration)에 의해 셀과 셀간에 브리지(bridge)가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 컵 타이 커패시터에서 하부전극으로 사용되는 아몰포스 실리콘을 산화막 제거 전 일정두께 제거하므로 셀와 셀간의 브리지 가능성을 제어할 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 컵 타입의 커패시터 제조방법을 나타낸 공정.단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 컵 타입의 커패시터 제조방법을 나타낸 공정.단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 210 : 제 1 절연막
220 : 제 1 폴리실리콘 230 : 제 2 절연막
240 : 제 2 폴리실리콘 250 : 제 3 절연막
260 : 제 4 절연막 270 : 제 5 절연막
280 : 아몰포스 실리콘 290 : 제 6 절연막
300 : MPS 알갱이
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 제 1 도전형 반도체 기판을 준비하는 단계와, 상기 반도체 기판에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 단계, 상기 기판상에 제 1 비아홀이 형성되도록 제 1 절연막을 형성하고, 상기 제 1 비아홀에 제 1 도전물질을 형성하는 단계와, 상기 제 1 도전물질상에 제 2 비아홀이 형성되도록 제 2 절연막을 형성하고, 상기 제 1 도전물질과 연결되도록 제 2 도전물질을 형성하는 단계와, 상기 기판 전면에 제 3, 제 4, 제 5 절연막을 차례로 형성하는 단계와, 상기 제 3, 제 4, 제 5 절연막을 선택적으로 식각 제거하고 상기 제 2 절연막을 오버에치하는 단계와, 상기 기판 전면에 제 3 도전물질을 형성하고, 상기 제 3 도전물질상에 제 6 절연막을 형성하는 단계와, 상기 제 5 절연막이 노출되도록 제 3 도전물질, 제 6 절연막을 식각 제거하여 평탄화하는 단계과, 상기 제 3 도전물질을 선택적으로 식각하는 단계와, 상기 제 6 절연막을 제거하고, MPS 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 특징의 바람직한 실시예는 상기 제 1, 제 2, 제 4 절연막 그리고 제 6 절연막은 산화막을 사용하고, 상기 제 3 절연막, 제 5 절연막은 질화막을 사용하는 것을 특징으로 한다.
상기 특징의 바람직한 실시예는 상기 제 3 도전물질은 아몰포스 실리콘을 사용하는 것을 특징으로 한다.
상기 특징의 바람직한 실시예는 상기 제 5 절연막이 노출되도록 제 3 도전물질, 제 6 절연막을 식각 제거하여 평탄화하는 단계는 CMP 공정을 이용하는 것을 특징으로 하는 한다.
상기 특징의 바람직한 실시예는 상기 제 3 도전물질을 선택적으로 식각하는 단계는 NH3: H2O2: DI를 이용하여 습식식각 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 컵 타입의 커패시터 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(200)에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터을 형성(도면에 도시하지 않았음)한 후, 상기 기판() 전면에 제 1 절연막(210)을 형성하고, 상기 기판(200) 표면이 소정부분 노출되도록 상기 제 1 절연막(210)을 식각하여 제 1 비아홀을 형성한다.
이어, 상기 제 1 비아홀내에 제 1 폴리실리콘(220)을 형성한 후, 상기 제 1 폴리실리콘(220)이 소정부분 노출되도록 제 2 절연막(230)을 형성하여 제 2 비아홀을 형성한다.
그리고 상기 제 2 비아홀내에 상기 제 1 폴리실리콘(220)과 연결되도록 제 2 폴리실리콘(240)을 형성한다. 이때, 상기 제 2 절연막(230)은 평탄화용 ILD 산화막을 사용한다.
이어서, 상기 제 2 폴리실리콘(240)을 포함한 전면에 제 3 절연막(250)을 형성하고, 상기 제 3 절연막(250)상에 제 4 절연막(260), 제 5 절연막(270)을 차례로 형성한다. 이때, 상기 제 3 절연막(250)은 SiN이고, 상기 제 4 절연막(260)은 산화막 그리고 상기 제 5 절연막(270)은 하드 마스크용 SiN을 사용한다.
이어, 상기 제 5 절연막()상에 제 1 포토레지스트를 증착한 후, 노광 및 현상 공정을 이용하여 제 1 포토레지스트 패턴(PR1)을 형성한다.
도 2b에 도시한 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 마스크로 하여 상기 제 3, 제 4, 제 5 절연막(250)(260)(270)을 선택적으로 식각 제거하고, 상기 제 2 절연막(230)을 오버에치(overetch)한다.
도 2c에 도시한 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 제거한 후, 습식식각 공정을 이용하여 상기 제 2, 제 4 절연막(230)(260)을 선택적으로 식각 제거하고, 전면에 아몰포스 실리콘(280)을 증착한다.
도 2d에 도시한 바와 같이 상기 아몰포스 실리콘(280)을 포함한 전면에 제 6절연막(290)을 형성한다. 이때, 상기 제 6 절연막(290)은 셀 분릴용 USG 산화막이다.
도 2e에 도시한 바와 같이 CMP 공정을 이용하여 상기 제 5 절연막(270)이 노출되도록 상기 제 6 절연막(290)과 상기 아몰포스 실리콘(280)을 선택적으로 제거한다. 이때, 상기 제 5 절연막(270)은 CMP 공정시 전면의 평탄화를 개선시킬 수 있다. 그리고 CMP 공정의 폴리싱(Polishing) 두께를 줄일 수 있어 실린더 높이 손실(cylinder height loss)이 적어짐으로 커패시터의 용량을 증가시킬 수 있다.
도 2f에 도시한 바와 같이 습식식각 공정을 이용하여 상기 아몰포스 실리콘(280)을 소정부분 식각 제거한다. 이때, 상기 습식식각 공정은 NH3: H2O2: DI를 이용한다.
도 2h에 도시한 바와 같이 상기 제 6 절연막(290)을 제거한 후, 상기 아몰포스 실리콘(280)에 상기 MPS을 공정을 실시하여 MPS 알갱이(300)를 형성한다.
이때, 상기 제 6 절연막(290)의 식각공정은 HF가 산화막만 습식식각하므로 상기 제 3 절연막(250) 하부 상기 제 2 절연막(230)은 식각되지 않으므로 충분한 습식식각 마진을 확보한다.
따라서, 하부전극으로 사용하는 상기 아몰포스 실리콘(280)을 제 6 절연막(290) 제거를 위한 습식식각 전 일정두께로 소정부분 습식식각함으로 MPS 공정시 발생하는 오버 마이그레이션을 방지하여 셀과 셀간의 브리지의 가능성을 제어할 수 있다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다. MPS 공정시 발생하는 오버 마이그레이션을 방지하여 셀과 셀간의 브리지의 가능성을 제어할 수 있으므로 안전하게 셀과 셀간의 분리후 MPS 알갱이를 형성할 수 있다. 따라서, CMP 공정을 향상시킬 수 있고, MPS 알갱이에 의해 발생하는 셀과 셀간의 불량 억제에 따른 생산량(Yield)을 향상시킬 수 있다. 또한, 셀과 셀간의 분리전에 MPS 공정을 실시하면 오버-마이그레이션이된 폴리실리콘 알갱이가 산화막 습식식각 및 이후 세정공저에 의해 떨어지므로 Cs가 증대시킬 수 있다.
Claims (5)
- 제 1 도전형 반도체 기판을 준비하는 단계와;상기 반도체 기판에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 단계;상기 기판상에 제 1 비아홀이 형성되도록 제 1 절연막을 형성하고, 상기 제 1 비아홀에 제 1 도전물질을 형성하는 단계와;상기 제 1 도전물질상에 제 2 비아홀이 형성되도록 제 2 절연막을 형성하고, 상기 제 1 도전물질과 연결되도록 제 2 도전물질을 형성하는 단계와;상기 기판 전면에 제 3, 제 4, 제 5 절연막을 차례로 형성하는 단계와;상기 제 3, 제 4, 제 5 절연막을 선택적으로 식각 제거하고 상기 제 2 절연막을 오버에치하는 단계와;상기 기판 전면에 제 3 도전물질을 형성하고, 상기 제 3 도전물질상에 제 6 절연막을 형성하는 단계와;상기 제 5 절연막이 노출되도록 제 3 도전물질, 제 6 절연막을 식각 제거하여 평탄화하는 단계과;상기 제 3 도전물질을 선택적으로 식각하는 단계와;상기 제 6 절연막을 제거하고, MPS 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2, 제 4 절연막 그리고 제 6 절연막은 산화막을 사용하고, 상기 제 3 절연막, 제 5 절연막은 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 3 도전물질은 아몰포스 실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 5 절연막이 노출되도록 제 3 도전물질, 제 6 절연막을 식각 제거하여 평탄화하는 단계는 CMP 공정을 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 3 도전물질을 선택적으로 식각하는 단계는 NH3: H2O2: DI를 이용하여 습식식각 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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| E902 | Notification of reason for refusal | ||
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