KR20010090155A - 커패시터를 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판 상에 희생절연막을 형성한다. 셀 영역의 희생절연막을 패터닝하여 스토리지 노드 홀을 형성하고, 스토리지 노드 홀 내에 스토리지 노드를 형성한다. 사진 공정으로 주변 회로 영역의 희생절연막을 선택적으로 식각한다. 스토리지 노드를 차례로 덮는 커패시터 유전막 및 플레이트 전극을 형성한다. 그러면, 셀 영역의 인접한 스토리지 노드 사이에는 희생절연막이 남게 되고, 주변 회로 영역의 희생절연막은 제거된다. 따라서, 셀 영역에 형성된 스토리지 노드 사이의 브리지를 방지할 수 있고 주변 회로 영역의 후속 식각 공정은 용이해진다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 커패시터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 디자인 룰이 감소하여 패턴의 크기 뿐만 아니라 단위 소자 간의 간격도 점점 감소하고 있다. 따라서, 공정 상의 오정렬 및 공정 마진 부족 등으로 인한 불량이 많이 발생하고 있으며, 특히 디램 소자의 경우 셀 영역에서 형성되는 커패시터 간의 간격이 감소하여 커패시터의 스토리지 노드 간에 브리지가 형성되는 문제가 발생한다.
최근에는 이를 해결하기 위해 스토리지 노드를 형성하기 위해 증착했던 희생절연막을 식각하지 않고 스토리지 노드 사이에 남겨 두는 방법을 사용하고 있다. 그러면, 인접한 스토리지 노드 사이에 절연막이 남게 되어 브리지가 발생하는 것을 방지할 수 있게 된다.
그러나, 희생절연막을 식각하지 않고 남겨 두는 경우, 커패시터가 형성되는 셀 영역 뿐만 아니라 주변 회로 영역에도 두꺼운 희생절연막이 남아 있게 된다. 따라서, 주변 회로 영역에서 후속 공정으로 진행되는 금속 콘택 형성이나 퓨즈 박스 형성을 위한 식각 공정을 수행할 때 어려움이 발생하게 된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 스토리지 노드간 브리지를 방지할 수 있고, 주변 회로 영역의 식각 공정을 용이하게 할 수 있는 반도체 장치의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자분리막
110 : 게이트 패턴 120 : 소오스/드레인
124, 134, 136 : 절연막
132 : 제 1 스토리지 노드 콘택 플러그
146 : 제 2 스토리지 노드 콘택 플러그
150 : 식각저지막 154 : 희생절연막
160a : 스토리지 노드 170, 172 : 포토레지스트막
180 : 커패시터 유전막 184 : 플레이트 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터를 갖는 반도체 장치의 제조 방법은, 셀 영역과 주변 회로 영역을 갖는 반도체 기판 상에 희생절연막을 형성하는 단계; 상기 희생절연막을 패터닝하여 상기 셀 영역의 소정 영역을 노출시키는 스토리지 노드 홀을 형성하는 단계; 상기 스토리지 노드 홀 내에 스토리지 노드를 형성하는 단계; 상기 주변 회로 영역의 상기 희생절연막을 선택적으로 제거하는 단계; 및 상기 스토리지 노드를 차례로 덮는 커패시터 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 스토리지 노드를 형성하는 단계는, 상기 스토리지 노드 홀의 내부 및 상기 희생절연막 상에 콘포말한 도전 물질막을 형성하는 단계; 상기 도전 물질막 상에 상기 스토리지 노드 홀의 내부를 채우도록 포토레지스트막을 형성하는 단계; 및 상기 희생절연막이 노출될 때까지 상기 포토레지스트막 및 상기 도전 물질막을 연속적으로 에치백하는 단계를 포함하는 것이 바람직하다.
상기 주변 회로 영역의 상기 희생절연막을 제거하는 단계는, 상기 주변 회로 영역을 노출시키고 상기 셀 영역을 덮는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 주변 회로 영역의 상기 희생절연막을 식각하는 단계; 및 상기 포토레지스트 패턴 및 상기 스토리지 노드 홀 내부에 잔류하는 상기 포토레지스트막을 산소 플라즈마 애싱 공정으로 제거하는 단계를 포함하는 것이 바람직하다.
상기 희생절연막을 식각하는 단계는 완충 산화막 식각 용액(buffered oxide echant: BOE)을 사용하는 것이 바람직하다.
(실시예)
이하, 도 1 을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 1j는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 셀 영역(100a) 및 셀 영역(100a)의 주변에 형성되는 주변 회로 영역(100b)을 정의한다. 셀 영역(100a)과 주변 회로 영역(100b)을 포함하는 반도체 기판(100)의 소정 영역을 활성 영역으로 한정하기 위한 소자분리막(102)을 형성한다. 소자분리막(102)은 얕은 트렌치 격리(shallow trench isolation) 기술과 같은 통상의 방법을 사용하여 형성한다.
반도체 기판(100) 전면에 게이트 산화막(110a), 게이트 전극(110b) 및 게이트 캡핑층(110c)을 차례로 증착한 후 패터닝하여 게이트 패턴(110)을 형성한다. 활성 영역 상에 형성된 게이트 패턴(110)의 양 옆에 도전형의 불순물을 주입하여 소오스/드레인 영역(120)을 형성한다. 게이트 패턴(110)이 형성된 결과물 전면에 실리콘 질화막과 같은 절연막을 증착한 후 이방성 식각하여 게이트 패턴(110)의 측벽에 스페이서(114)를 형성한다. 스페이서(114)를 형성한 후 주변 회로 영역(100b)에 형성된 게이트 패턴(110)의 양 옆에 도전형의 불순물을 고농도로 주입하여 LDD(lightly doped drain) 영역을 형성할 수도 있다.
도 1b를 참조하면, 게이트 패턴(110)을 포함하는 반도체 기판(100) 전면에 제 1 절연막(124)을 형성한다. 제 1 절연막(124)을 패터닝하여 소오스/드레인 영역(120)의 일부를 노출시키는 제 1 스토리지 노드 콘택 홀(130)을 형성한다. 제1 스토리지 노드 콘택 홀(130)이 형성된 결과물 전면에 콘택 홀(130)이 채워지도록 도전 물질을 증착한 후 에치백하여 제 1 스토리지 노드 콘택 플러그(132)를 형성한다.
제 1 스토리지 노드 콘택 플러그(132) 및 제 1 절연막(124) 상에 제 2 절연막(134)을 형성한다. 도면에는 도시하지 않았지만 제 2 절연막(134) 내에 비트 라인 콘택 홀을 형성하고 도전 물질을 증착한 후 패터닝하여 비트 라인 콘택 플러그 및 비트 라인을 형성한다. 비트 라인은 예를 들어, 티타늄막, 티타늄 질화막 및 텅스텐막이 차례로 적층된 막으로 형성하거나 폴리사이드(polycide)막으로 형성한다. 폴리사이드막은 폴리실리콘막과 금속막을 차례로 적층한 후 어닐링(annealing)하여 형성한다. 비트 라인을 포함하는 제 2 절연막(134) 상에 제 3 절연막(136)을 형성한 후 평탄화한다.
도 1c를 참조하면, 제 3 절연막(136) 및 제 2 절연막(134)을 패터닝하여 제 1 스토리지 노드 콘택 플러그(132)를 노출시키는 제 2 스토리지 노드 콘택 홀(140)을 형성한다. 제 2 스토리지 노드 콘택 홀(140)이 형성된 결과물 전면에 실리콘 질화막을 형성한 후 이방성 식각하여 제 2 스토리지 노드 콘택 홀(140)의 측벽에 실리콘 질화막 스페이서(144)를 형성한다. 제 2 스토리지 노드 콘택 홀(140) 내에 스페이서(144)를 형성하면 후속 공정으로 진행되는 세정 공정 등에서 콘택 홀이 넓어져 인접한 비트 라인과 브리지를 형성하는 것을 방지할 수 있다.
스페이서(144)가 형성된 제 2 스토리지 노드 콘택 홀(140)을 포함하는 제 3 절연막(136) 상에 도전 물질을 형성한다. 도전 물질은, 예를 들어 인과 같은 불순물이 도핑된 폴리실리콘막으로 형성하고, 500 내지 5000Å의 두께로 형성한다. 제 2 스토리지 노드 콘택 홀(140) 주변의 제 3 절연막(136)의 상부면이 노출될 때까지 도전 물질을 에치백하여 제 2 콘택 홀(140) 내에 제 2 스토리지 노드 콘택 플러그(146)를 형성한다.
도 1d를 참조하면, 제 2 스토리지 노드 콘택 플러그(146)의 상부면이 제 3 절연막(136)의 상부면보다 높아지도록 콘택 플러그(146) 주변의 제 3 절연막(136)을 에치백한다. 그러면, 제 2 스토리지 노드 콘택 플러그(146)가 돌출되어 후속 공정에서 콘택 플러그(146) 상에 식각저지막(150)이 두껍게 형성되는 것이 방지되므로 콘택 플러그(146)를 노출시키는 공정이 용이해진다. 돌출된 제 2 스토리지 노드 콘택 플러그(146)를 포함하는 제 3 절연막(136) 상에 콘포말한 식각저지막(150)을 형성한다. 식각저지막(150)은, 예를 들어 실리콘 질화막으로 형성하고, 100 내지 1000Å의 두께로 형성한다.
도 1e를 참조하면, 식각저지막(150) 상에 실린더형 스토리지 노드를 형성하기 위한 희생절연막(154)을 형성한다. 희생절연막(154)은, 예를 들어 실리콘 산화막으로 형성하고, 5000 내지 30000Å의 두께로 형성한다. 스토리지 노드 형성용 마스크를 사용하여 제 2 스토리지 노드 콘택 플러그(146)가 노출되도록 희생 절연막(154) 및 식각저지막(150)을 차례로 식각하여 스토리지 노드 홀(156)을 형성한다.
도 1f 및 1g를 참조하면, 스토리지 노드 홀(156)이 형성된 결과물 전면에 콘포말한 스토리지 노드용 도전 물질막(160)을 형성한다. 도전 물질막(160)은, 예를들어 실리콘막으로 하고, 300 내지 2000Å의 두께로 형성한다. 바람직하게는 스토리지 노드의 표면적을 증가시키기 위하여 도전 물질막의 표면에 HSG(hemispherical grain) 실리콘막(162)를 형성한다. HSG 실리콘막(162)이 형성된 결과물 전면에 스토리지 노드 홀(156)이 채워지도록 포토레지스트막을 형성한 후 희생절연막(154)의 상부면이 노출될 때까지 에치백한다. 그러면, 스토리지 노드막이 분리되어 스토리지 노드(160a,162a)가 형성된다. 이때, 에치백 공정 이후의 스토리지 노드 홀(156) 내부에는 포토레지스트막의 잔여물(170)이 남게 된다.
도 1h를 참조하면, 스토리지 노드(160a,162a)를 포함하는 희생절연막(154) 상에 포토레지스트막(172)을 형성한다. 통상적인 사진공정에 의하여 셀 영역(100a)의 포토레지스트막을 남겨두고 주변 회로 영역(100b)의 포토레지스트막을 제거한다. 그러면, 셀 영역(100a)의 스토리지 노드 간에 남아 있는 희생절연막(154)은 포토레지스트막(172)에 의해 보호되고 주변 회로 영역(100b)의 희생절연막(154)은 노출된다.
도 1i를 참조하면, 패터닝된 포토레지스트막(172)이 형성된 결과물 전면을 습식 식각하여 식각저지막(150)이 노출될 때까지 주변 회로 영역(100b)의 희생절연막(154)을 제거한다. 습식 식각은, 예를 들어 완충 산화막 식각 용액을 사용한다. 셀 영역(100a)의 희생절연막(154) 및 스토리지 노드(160a,162a) 상에 남아 있던 포토레지스트막(170,172)을 제거하여 스토리지 노드(160a,162a)를 노출시킨다. 이때, 포토레지스트막(170,172)은 예를 들어, 산소 플라즈마 애싱(O2plasma ashing) 공정에 의해 제거한다.
도 1j를 참조하면, 노출된 스토리지 노드(160a,162a) 상에 커패시터 유전막(180) 및 플레이트 전극(184)을 차례로 형성한다. 커패시터 유전막(180)은, 예를 들어 ONO막, 탄탈륨 산화막 및 알루미늄 산화막 등으로 형성한다. 플레이트 전극(184)은, 예를 들어 폴리실리콘막, 티타늄 질화막 또는 티타늄 질화막과 폴리실리콘막을 차례로 적층한 막으로 형성한다.
이와 같은 제조 방법에 의하면, 셀 영역(100a)에 형성된 인접한 스토리지 노드(160a,162a)들 사이에는 희생절연막(154)이 남아 스토리지 노드간 브리지를 방지하게 된다. 또한 주변 회로 영역(100b)에 형성되었던 희생절연막(154)은 제거되어 후속 공정에서 진행되는 금속 콘택 형성이나 퓨즈 박스 형성을 위한 식각 공정이 용이해진다.
본 발명은 셀 영역의 커패시터 사이에 절연막을 형성할 때 셀 이외의 영역에 형성되는 절연막을 제거함으로써, 주변 회로 영역에서 두꺼운 절연막이 형성되어 후속 식각 공정의 어려움을 초래하는 것을 방지할 수 있는 효과가 있다.
Claims (3)
- 셀 영역과 주변 회로 영역을 갖는 반도체 기판 상에 희생절연막을 형성하는 단계;상기 희생절연막을 패터닝하여 상기 셀 영역의 소정 영역을 노출시키는 스토리지 노드 홀을 형성하는 단계;상기 스토리지 노드 홀 내에 스토리지 노드를 형성하는 단계;상기 주변 회로 영역의 상기 희생절연막을 선택적으로 제거하는 단계; 및상기 스토리지 노드를 차례로 덮는 커패시터 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 스토리지 노드를 형성하는 단계는,상기 스토리지 노드 홀의 내부 및 상기 희생절연막 상에 콘포말한 도전 물질막을 형성하는 단계;상기 도전 물질막 상에 상기 스토리지 노드 홀의 내부를 채우도록 포토레지스트막을 형성하는 단계; 및상기 희생절연막이 노출될 때까지 상기 포토레지스트막 및 상기 도전 물질막을 연속적으로 에치백하는 단계를 포함하고,상기 주변 회로 영역의 상기 희생절연막을 제거하는 단계는,상기 주변 회로 영역을 노출시키고 상기 셀 영역을 덮는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 주변 회로 영역의 상기 희생절연막을 식각하는 단계; 및상기 포토레지스트 패턴 및 상기 스토리지 노드 홀 내부에 잔류하는 상기 포토레지스트막을 산소 플라즈마 애싱 공정으로 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 2 항에 있어서,상기 희생절연막을 식각하는 단계는 완충 산화막 식각 용액을 사용하는 반도체 장치의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388206B1 (ko) * | 2000-12-29 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
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2000
- 2000-03-23 KR KR1020000014805A patent/KR20010090155A/ko not_active Application Discontinuation
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