KR20020048342A - Ｐｉｎ 다이오드, 이를 이용한 광 검출장치 및 그제조방법 - Google Patents

Ｐｉｎ 다이오드, 이를 이용한 광 검출장치 및 그제조방법 Download PDF

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KR20020048342A
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Abstract

본 발명은 PIN 다이오드, 이를 이용한 광 검출장치 및 그 제조방법에 관한 것이다. 이를 위해, 제 1 농도를 갖는 제 1 도전형(p형)의 반도체 기판(1); 상기 반도체 기판(1)상에 형성된 제 2 도전형(n형)의 제 2 에피텍셜층(3); 상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7); 상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역외의 소정 영역에 형성된 제 2 도전형 매립층(9); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성되고, 상기 제 2 에피텍셜층(3)보다 높은 농도를 가진 제 2 도전형의 제 3 에피텍셜층(5); 상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 가진 제 1 도전형의 수광부 확산 영역(15); 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 PIN 다이오드; 및 상기 PIN 다이오드에서 출력되는 전류 신호를 전압 신호로 변환하기 위한 신호 처리 수단을 포함한다.

Description

ＰＩＮ 다이오드, 이를 이용한 광 검출장치 및 그 제조방법{PIN Diode, PhotoDetector Using PIN Diode And Manufacturing Method Thereof}
본 발명은 PIN 다이오드, 이를 이용한 광 검출장치 및 그 제조 방법에 관한 것으로 보다 상세하게는 종래의 광 픽업 장치를 구성하는 광 검출장치의 구성에서, PIN 다이오드영역의 i형 또는 n- 형의 에피텍셜층상에 n형 에피텍셜층을 추가시킴으로써, PIN 다이오드의 고속 동작속도를 유지하면서도, 쌍극성 트랜지스터 영역의 제조 공정을 간단하게 할 수 있는 PIN 다이오드, 이를 이용한 광 검출장치 및 그 제조 방법에 관한 것이다.
최근 CD-ROM 또는 DVD-ROM 등이 PC, 게임기 등에 있어서 점점 인기를 끌고있다. 이러한 CD-ROM 또는 DVD-ROM 드라이브는 전형적으로 2개 또는 4개의 트래킹 광 검출장치 및 4개의 포커스 광 검출장치로 구성되는 광 픽업 장치를 구비하고 있다.
도 1은 디스크 등의 광학매체로부터 데이터를 판독하는 광 검출장치의 개략적인 구성도이다. 레이저 다이오드(201)에서 방출된 레이저 빔(202)은 회절 격자(203), 편광기(205)를 거쳐 분리되고, 분리 빔 스플리터(207)에 의해 쪼개진 후, 방향전환 거울(209)에 의해 90°꺾인다. 그 다음, 분리된 레이저 빔(202)은 시준 렌즈(211)에 의해 평행하게 진행하게 되며, 1/4 파장판(213)에 의해 파장이 1/4이 되고, 대물 렌즈에 의해 상기 레이저 빔(202)이 3개의 빔(216, 218, 220)으로 집중된다. 상기 3개의 빔 중 중앙의 빔(218)은 디스크(221)의 기록된 데이터를 판독하기 위한 것이며, 양측의 2개의 빔(216, 220)은 트래킹을 위한 것이다.
상기 디스크(221)로부터 반사된 레이저 빔(202)은 분리 빔 스플리터(207)에 의해 반사된 다음 원통형 렌즈에서 다시 한 점으로 집중되어 광 검출장치(225)로 입사된다.
도 2는 본 발명에 따른 PIN 다이오드의 패턴 치수의 개략도이다. 도 2에 도시된 바와 같이, 8개의 PIN 다이오드가 한 IC칩내에 장착된다. 중앙의 네 개의 PIN 다이오드 A(227), B(229), C(231), D(233)는 데이터 판독을 위한 것으로 정사각형의 각 코너에 배열되어 있다. 상기 네 개의 PIN 다이오드 양측에 배열된 H(241), F(239), G(237), E(235)의 4 개의 PIN 다이오드는 CD-ROM 또는 DVD-ROM에 기록된 데이터를 판독하는 상기 PIN 다이오드 A, B, C, D의 올바른 위치 여부를 확인하는트래킹을 위한 것이다. 만일 상기 PIN 다이오드 A, B, C, D의 위치가 올바르지 않으면 올바르게 될 때까지 서보 시스템(217, 219)에 의해 자동적으로 트래킹이 조정된다.
도 3은 본 발명의 광 검출장치를 이용한 IC의 회로 블록도이다. 도 3에 도시된 바와 같이, 실제 도 1, 2에서 사용되는 광 검출장치는 PIN 다이오드 및 상기 PIN 다이오드에서 나온 신호를 처리하는 증폭기로 구성되어 있다.
도 4는 종래의 광 검출장치를 나타낸 단면도이다. 도 4에 도시된 바와 같이, 광 검출장치는 PIN 다이오드 영역(150)과 쌍극성 트랜지스터 영역(200)으로 구성되어 있다. 도 4에 도시된 PIN 다이오드는 통상의 포토다이오드의 문제점인 낮은 감도와 주파수 응답 특성을 개선하기 위하여 2층의 n­형의 에피텍셜층(103, 107)을 성장시켜, 공핍층의 두께를 넓힘으로써, 수광영역이 넓어져 높은 광감도를 얻을 수 있고, 높은 역바이어스 전압에서 사용가능하며, 높은 역바이어스 전압 인가에 의한 캐리어의 신속한 이동에 의해 고주파에서 사용이 가능하도록 한 것이다.
상기와 같은 종래의 광 검출장치에서는 상기 PIN 다이오드의 출력 전류 신호를 전압 신호로 변환하기 위한 쌍극성 트랜지스터를 상기 PIN 다이오드와 동일 IC칩상에 구현할 때, 상기 n­형의 에피텍셜층(107)을 쌍극성 트랜지스터의 컬렉터로 사용하면 컬렉터측의 직렬 저항이 증가하여 쌍극성 트랜지스터의 동작시 컬렉터측에 전압 강하가 크게 일어나서 컬렉터측의 이득이 감소하고 차단 주파수 특성이 크게 저하되는 문제점이 생긴다.
따라서, 이를 해결하기 위하여 도 4에 도시된 바와 같이, n+ 형의매립층(117)상에 n 웰층(121)을 형성하여 이 n 웰층(121)을 컬렉터로 사용하고 그 위에 베이스층(127)과 에미터층(129)을 형성하게 된다.
그러나, 상기와 같이 n 웰층(121)을 형성하여 쌍극성 트랜지스터 회로영역을 형성하게 되면 상기 n+ 매립층(117)의 특성 및 쌍극성 트랜지스터 제작 공정에서 사용되는 각종 파라미터의 값들이 기존의 규격화된 쌍극성 트랜지스터 공정에서 사용되는 값들과 달라지게 되어 새로운 설계 공정이 추가되어야 하므로, 기존의 쌍극성 트랜지스터 제작 공정에 비해 공정이 복잡하게 되고, 그에 따라 제작 기간이 상당히 길어지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로써, 본 발명의 제 1 목적은 높은 광감도와 주파수 응답을 가지면서도, 동일 IC칩내에서 쌍극성 트랜지스터의 형성 공정이 단순하도록 할 수 있는 PIN 다이오드, 이를 이용한 광 검출장치 및 이의 제조방법을 제공하는 것이다.
본 발명의 제 2 목적은 PIN 다이오드 및 쌍극성 트랜지스터로 구성된 광 검출장치에 있어서, 기존의 쌍극성 트랜지스터 제작 규격 공정을 이용하여 제작가능한 PIN 다이오드, 이를 이용한 광 검출장치 및 이의 제조방법을 제공하는 것이다.
상기와 같은 본 발명의 목적은, 제 1 도전형의 반도체 기판(1); 상기 반도체 기판(1)상에 형성된 제 2 도전형의 제 2 에피텍셜층(3); 상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7); 상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역외의 소정 영역에형성된 제 2 도전형 매립층(9); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성된 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5); 상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15); 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 것을 특징으로 하는 PIN 다이오드에 의하여 달성된다.
그리고, 상기 제 2 에피텍셜층(3)의 두께는 5 ~ 10㎛인 것이 바람직하다.
그리고, 상기 제 3 에피텍셜층(5)의 두께는 3 ~ 6㎛인 것이 바람직하다.
또한, 상기와 같은 본 발명의 목적은 제 1 도전형의 반도체 기판(1); 상기 반도체 기판(1)상에 형성된 제 2 도전형의 제 2 에피텍셜층(3); 상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7); 상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역외의 소정 영역에 형성된 제 2 도전형 매립층(9); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성되고, 상기 제 2 에피텍셜층(3)보다 높은 농도를 가진 제 2 도전형의 제 3 에피텍셜층(5); 상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 가진 제 1 도전형의 수광부 확산 영역(15); 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 PIN 다이오드; 및 상기 PIN 다이오드에서 출력되는 전류 신호를 전압 신호로 변환하기 위한 신호 처리 수단을 포함하는 것을 특징으로 하는 광 검출 장치에 의해서도 달성될 수 있다.
그리고, 상기 반도체 기판(1)과 제 2 에피텍셜층(3) 사이에 상기 제 3 에피텍셜층(5)보다 낮은 농도를 가진 제 1 도전형의 제 1 에피텍셜층(31)이 형성되고, 상기 제 1 에피텍셜층(31)의 소정 영역에는 제 1 도전형의 제 1 분리 확산 영역(33)이 형성되는 것이 더 바람직하다.
그리고, 상기 제 1 에피텍셜층(31)의 두께는 5 ~ 10㎛인 것이 바람직하다.
또한, 상기와 같은 본 발명의 목적은 제 1 도전형의 반도체 기판(1); 상기 반도체 기판(1)상에 형성된 제 1 도전형의 제 1 에피텍셜층(31); 상기 제 1 에피텍셜층(31)의 소정 영역에 형성된 제 1 분리 확산 영역(33); 상기 제 1 에피텍셜층(31) 및 제 1 분리 확산 영역(33)상에 형성된 제 2 도전형의 제 2 에피텍셜층(3); 상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7); 상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역(7)외의 소정 영역에 형성된 제 2 도전형 매립층(9); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성되고, 상기 제 1, 2 에피텍셜층(31, 3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5); 상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15); 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 PIN 다이오드; 및 상기 PIN 다이오드에서 출력되는 전류 신호를 전압 신호로 변환하기 위한 신호 처리 수단을 포함하는 것을 특징으로 하는 광 검출 장치에 의해서도 달성될 수 있다.
그리고, 상기 신호 처리 수단은 쌍극성 트랜지스터인 것이 가능하다.
그리고, 상기 PIN 다이오드 및 신호 처리 수단은 동일 IC 칩상에 장착되는 것이 가능하다.
또한, 상기와 같은 본 발명의 목적은, 제 1 도전형의 반도체 기판(1)을 준비하는 단계(S10); 상기 반도체 기판(1)상에 제 2 도전형의 제 2 에피텍셜층(3)을 성장시키는 단계(S20); 상기 제 2 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S30); 상기 제 2 에피텍셜층(3)상의 제 2 분리 확산 영역(7)외의 소정 영역에 제 2 도전형 매립층(9)을 형성하는 단계(S40); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S50); 상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S60); 상기 제 3 에피텍셜층(5)상의 소정 영역에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15)을 형성하는 단계(S70); 및 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S80)를 포함하는 것을 특징으로 하는 PIN 다이오드 제조 방법에 의해서도 달성될 수 있다.
또한, 상기와 같은 본 발명의 목적은 제 1 도전형의 반도체 기판(1)을 형성하는 단계(S100); 상기 반도체 기판(1)상에 제 1 도전형의 제 1 에피텍셜층(31)을 형성하는 단계(S110); 상기 제 1 에피텍셜층(31)의 소정 영역에 제 1 분리 확산영역(33)을 형성하는 단계(S120); 상기 제 1 에피텍셜층(31) 및 제 1 분리 확산 영역(33)상에 제 2 도전형의 제 2 에피텍셜층(3)을 형성하는 단계(S130); 상기 제 2 에피텍셜층(3)의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S140); 상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역(7)외의 소정 영역에 제 2 도전형 매립층(9)을 형성하는 단계(S150); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 상기 제 1, 2 에피텍셜층(31, 3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S160); 상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S170); 상기 제 3 에피텍셜층(5)상의 소정 영역에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15)을 형성하는 단계(S180); 및 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S190)를 포함하는 것을 특징으로 하는 PIN 다이오드 제조 방법에 의해서도 달성될 수 있다.
또한, 상기와 같은 본 발명의 목적은 제 1 도전형의 반도체 기판(1)을 준비하는 단계(S200); 상기 반도체 기판(1)상에 제 2 도전형의 제 2 에피텍셜층(3)을 형성하는 단계(S210); 상기 제 2 에피텍셜층(3)상의 제 1 영역(400)에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S220); 상기 제 2 에피텍셜층(3)상의 상기 제 1 영역(400) 및 제 2 영역의 상기 제 2 분리 확산 영역(7)외의 소정영역에 제 2 도전형 매립층(9, 11)을 형성하는 단계(S230); 상기 제2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 제 2 도전형 매립층(9)상에 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S240); 상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S250); 상기 제 3 에피텍셜층(5)상의 상기 제 2 영역에 제 2 도전형의 싱크(13)를 형성하는 단계(S260); 상기 제 3 에피텍셜층(5)상의 상기 제 1 영역(400)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15)을 형성하고, 상기 제 2 영역(500)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형 의 베이스영역(19)을 형성하는 단계(S270); 상기 제 2 영역(500)의 제 1 도전형 베이스영역(19)상의 소정 영역에 제 2 도전형의 에미터영역(20)을 형성하는 단계(S280); 및 상기 제 1 영역(400)의 상기 제 3 에피텍셜층(5) 및 제 1 도전형 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S290)를 포함하는 것을 특징으로 하는 광 검출장치 제조방법에 의해서도 달성될 수 있다.
또한, 상기와 같은 본 발명의 목적은 제 1 도전형의 반도체 기판(1)을 준비하는 단계(S300); 상기 반도체 기판(1)상에 제 1 도전형의 제 1 에피텍셜층(31)을 형성하는 단계(S310); 상기 제 1 에피텍셜층(31)의 제 1 영역(400)에 제 1 도전형의 제 1 분리 확산 영역(33)을 형성하고, 제 2 영역(500)에 제 1 도전형 매립층(43)을 형성하는 단계(S320); 상기 제 1 에피텍셜층(31), 제 1 분리 확산 영역(33) 및 제 1 도전형 매립층(43)상에 제 2 도전형의 제 2 에피텍셜층(3)을 형성하는 단계(S330); 상기 제 2 에피텍셜층(3)의 제 1 영역(400) 및 제 2 영역(500)에적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S340); 상기 제 2 에피텍셜층(3)상의 제 1 영역(400) 및 제 2 영역(500)에 제 2 도전형 매립층(9, 11)을 형성하는 단계(S350); 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9, 11)상에 상기 제 1, 2 에피텍셜층(3, 5)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S360); 상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S370); 상기 제 3 에피텍셜층(5)상의 상기 제 2 영역에 제 2 도전형의 싱크(13)를 형성하는 단계(S380); 상기 제 3 에피텍셜층(5)상의 상기 제 1 영역(400)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 수광부 확산 영역(15)를 형성하고, 상기 제 2 영역(500)에 제 1도전형 베이스영역(19)을 형성하는 단계(S390); 상기 제 2 영역(500)의 제 1 도전형 베이스영역(19)상에 상기 제 1 도전형 베이스영역(19)보다 높은 농도를 갖는 제 2 도전형 에미터영역(20)을 형성하는 단계(S400); 및 상기 제 1 영역(400)의 제 3 에피텍셜층(5) 및 제 1 도전형 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S410)를 포함하는 것을 특징으로 하는 광 검출 장치 제조방법에 의해서도 달성될 수 있다.
본 발명의 그 밖의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 분명해질 것이다.
도 1은 디스크등의 광학매체로부터 데이터를 판독하는 광 검출장치의 개략적인 구성도,
도 2는 본 발명에 따른 PIN 다이오드의 패턴 치수의 개략도,
도 3은 본 발명의 광 검출장치를 이용한 IC의 회로 블록도,
도 4는 종래의 광 검출장치를 나타낸 단면도,
도 5는 본 발명의 제 1 실시예에 따른 광 검출장치의 단면도,
도 6은 본 발명의 제 1 실시예에 따른 PIN 다이오드의 양극에 역전압을 인가한 경우 형성되는 공핍층을 도시하는 시뮬레이션도,
도 7은 본 발명의 제 1 실시예에 따를 때, PIN 다이오드에 입사된 입사광에 의해 생성된 전류의 흐름을 도시하는 시뮬레이션도,
도 8은 본 발명의 제 2 실시예에 따른 광 검출장치의 단면도,
도 9는 본 발명의 제 2 실시예에 따른 PIN 다이오드의 양극에 역전압을 인가한 경우 형성되는 공핍층을 도시하는 시뮬레이션도,
도 10은 본 발명의 제 2 실시예에 따를 때, PIN 다이오드에 입사된 입사광에 의해 생성된 전류의 흐름을 도시하는 시뮬레이션도,
도 11은 본 발명의 제 1 실시예에 따른 광 검출장치의 제조 방법을 나타낸 흐름도,
도 12는 본 발명의 제 2 실시예에 따른 광 검출장치의 제조 방법을 나타낸 흐름도이다.
<주요 도면 부호에 대한 간단한 설명>
1 : 반도체 기판, 3 : 제 2 에피텍셜층,
5 : 제 3 에피텍셜층, 7 : 제 2 분리 확산 영역,
9, 11 : 제 2 도전형 매립층 15 : 수광부 확산 영역,
17 : 반사 방지막, 31 : 제 1 에피텍셜층,
37 : 제 1 분리 확산 영역, 43 : 제 1 도전형 매립층.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
< 제 1 실시예 >
도 5는 본 발명의 제 1 실시예에 따른 광 검출장치의 단면도이다. 도 5에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 광 검출장치는 제 1 영역(PIN 다이오드 영역)(400) 및 제 2 영역(쌍극성 트랜지스터 회로 영역)(500)으로 구성되어 있다.
상기 제 1 영역(400)은 도 2의 네 개의 포커스 PIN 다이오드(A, B, C, D)가 형성되는 영역으로서, 반도체 기판(1), 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7), 제 2 도전형 매립층(9), 제 3 에피텍셜층(5), 제 3 분리 확산 영역(14), 수광부 확산 영역(15), 반사 방지막(17)을 포함하여 구성된다.
상기 반도체 기판(1)은 p+형의 실리콘 웨이퍼이다. 상기 반도체 기판(1)상에 상기 PIN 다이오드 및 쌍극성 트랜지스터가 형성되고, 또한 상기 PIN 다이오드의 동작시 활성 영역으로도 동작한다.
상기 n_형의 제 2 에피텍셜층(3)은 상기 반도체 기판(1)상에 형성되고, 약 50 ~ 100 Ω/cm의 고저항을 갖고 있다. 상기 제 2 에피텍셜층(3)의 두께는 5 ~ 10㎛가 적당하다. 이는 상기 제 2 에피텍셜층(3)의 두께가 5㎛ 보다 작으면 PIN 다이오드의 감도가 낮아지게 되며, 수광부 확산 영역(15)로 입사된 빛은 약 12㎛ 정도에서 거의 다 흡수가 되기 때문이다.
상기 p+형의 제 2 분리 확산 영역(7)은 상기 제 2 에피텍셜층(3)의 소정 영역에 약 1018정도의 고농도로 형성되어 있고, 상기 제 2 분리 확산 영역(7)에 역전압을 가해주어 상기 제 2 에피텍셜층(3)과 역 PN접합으로 인한 공핍층이 형성되어 전기적인 절연층이 형성된다.
상기 제 2 도전형 매립층(9)은 상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역외의 소정 영역에 확산에 의해 형성되며, 광 전류 경로에 저저항을 제공하기 위해 약 1019~20정도의 고농도로 확산된다. 상기 제 2 도전형 매립층(9)은 실제 회로 동작에 있어서, 캐소드로 동작되며 이를 위해 제 2 영역(500)의 제 2 도전형 매립층(11)과 같이 n+싱크를 형성한 후, 그 위에 캐소드 전극(350)이 형성된다. 상기 제 2 도전형 매립층(9)의 캐소드로서의 동작은 도 9에서 설명될 것이다.
상기 n 형의 제 3 에피텍셜층(5)은 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성되고, 상기 제 2 에피텍셜층(3)보다 낮은 약 1 Ω/cm의 저항을 갖고 있다. 상기 제 3 에피텍셜층(5)의 두께는 약 3 ~ 6㎛가 적당하다. 상기 제 3 에피텍셜층(5)의 두께가 3㎛ 보다 작으면 PIN 다이오드의 동작 특성은 좋아지지만 쌍극성 트랜지스터의 형성이 곤란해지고, 두께가 6㎛보다 크면 PIN 다이오드의 동작 특성이 저하된다.
상기 제 3 분리 확산 영역(14)은 약 1018정도의 고농도로 형성되어 있으며, 상기 제 2 분리 확산 영역(7)과 그 작용이 동일하다.
상기 p 형의 수광부 확산 영역(15)은 상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 실제 빛이 입사되는 영역이며, 상기 제 3 에피텍셜층(5)과 역 PN 접합시 상기 제 3 에피텍셜층(5)에 넓은 공핍층이 형성될 수 있도록 약 1018/cm3 정도의 고농도로 확산되어 있다.
상기 반사 방지막(17)은 상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성되며, 입사된 빛이 반사되는 것을 방지하여 상기 수광부 확산 영역(15)으로 보다 많은 빛이 입사되도록 한다.
상기 제 2 영역(500)은 쌍극성 쌍극성 트랜지스터 회로 영역으로서, 기존의 쌍극성 쌍극성 트랜지스터의 규격 공정에 따라 n+매립층(11)상에 상기 제 3 에피텍셜층(5)을 컬렉터영역으로 사용하고 그 위에 p 형의 베이스영역(19) 및 n+형의 에미터영역(20)이 형성되어 있다. 그리고, 상기 n+매립층(11)과 컬렉터 전극(25)을 연결하기 위한 n+싱크(13)가 형성되어 있다.
즉, 상기와 같은 본 발명의 제 1 실시예에 의하면, 기존의 광 검출장치의 제조 공정과 같은 복잡한 과정을 거치지 않고 기존의 쌍극성 트랜지스터의 규격 공정을 그대로 채용할 수 있게 된다.
도 6은 본 발명의 제 1 실시예에 따른 PIN 다이오드의 양극에 역전압을 인가한 경우 형성되는 공핍층을 도시하는 시뮬레이션도이다. 도 6에서 붉은 실선(305)은 역 PN접합에 의해 공핍층이 형성되는 영역을 표시한다. 도 6에 도시된 바와 같이, 수광부 확산 영역(15), 제 2 분리 확산 영역(7)과 제 3 에피텍셜층(5)간에 역 PN 접합에 의해 공핍층이 형성되며, 도핑 농도가 낮은 제 2 에피텍셜층(3)은 거의 전영역에 공핍층이 형성된다. 따라서, 상기 공핍층에는 역전압에 의한 강한 전계가 형성되어 캐리어의 드리프트 속도를 향상시킬 수 있게 되어 고주파(예를 들면, 약 150MHz)에서 사용할 수 있게 된다.
도 7은 본 발명의 제 1 실시예에 따를 때, PIN 다이오드에 입사된 입사광에 의해 생성된 전류의 흐름을 도시하는 시뮬레이션도이다. 재료의 에너지 갭 Eg보다 더 큰 에너지를 갖는 빛(E ≥hv)이 조사되면 광 흡수에 의해 전자, 정공쌍이 형성되는데 전자, 정공쌍이 공핍층에서 형성된 경우 역전압 바이어스에 의한 강한 전계에 의해 분리되어 전자는 캐소드 영역으로 정공은 애노드 영역으로 이동한다. 또한, 공핍층외의 영역에서 발생된 소수캐리어들은 확산에 의해 공핍층에 도달하게 되며, 공핍층에 도달한 전자, 정공들은 전계에 의해 가속되어 각각 캐소드 영역과 애노드 영역으로 이동한다. 도 7에 도시된 바와 같이, 저저항의 n+형의 제 2 도전형 매립층(9)에서 특히 강한 전류의 이동이 일어난다. 상기 수광부 확산영역(15)을 통해제 2 에피텍셜층(3)까지 도달한 빛에 의해 생성된 전자, 전공쌍은 공핍영역에서 강한 전계에 의해 분리되어 각각 애노드(15, 21)와 캐소드(350)로 신속하게 이동하게 되어 고속 응답 특성을 얻을 수 있다.
< 제 2 실시예 >
도 8은 본 발명의 제 2 실시예에 따른 광 검출장치의 단면도이다. 도 8에 도시된 바와 같이, 본 발명의 제 2 실시예는 상기 제 1 실시예와 비교하여, 제 1 영역(400)에 상기 반도체 기판(1)과 제 2 에피텍셜층(3)사이에 형성된 상기 제 3 에피텍셜층(5)보다 낮은 농도(약 1.3 ×1014/cm)를 가진 p_형의 제 1 에피텍셜층(31) 및 상기 제 1 에피텍셜층(31)의 소정 영역에 형성된 p+형의 제 1 분리 확산 영역(33)이, 제 2 영역(500)의 제 1 에피텍셜층(31)에는 상기 p+ 형 기판(1)과 제 2 영역(500)을 완전히 전기적으로 분리시키기 위한 p 형 매립층(43)이 더 구비되어 있다. 이는 제 1 분리 확산 영역(33)까지 흡수되지 않고 도달한 적은 양의 빛에 의해 생성된 광전류를 수집하고 낮은 접합커패시턴스를 제공함으로써 고감도, 고주파 특성의 포토다이오드를 실현하고 트랜지스터의 래치업(latch-up)을 방지하기 위한 것이다. 상기 제 1 에피텍셜층(31)의 두께는 약 5 ~ 10㎛가 적당하다.
또한, 도 8에는 도 2의 네 개의 트래킹 PIN 다이오드(E, F, G, H)의 형성 영역(300)이 도시되어 있다. 상기 트래킹 PIN 다이오드 형성 영역(300)은 상기 포커스 PIN 다이오드 영역인 제 1 영역(400)과 구성이 동일하므로 설명을 생략하기로 한다.
도 9는 본 발명의 제 2 실시예에 따른 PIN 다이오드의 양극에 역전압을 인가한 경우 형성되는 공핍층을 도시하는 시뮬레이션도이다. 도 6과 같이 붉은 실선(307)은 공핍층이 형성되는 영역을 표시하고, 제 1, 2 에피텍셜층(31, 3)의 거의 전 영역에 공핍층이 형성되어 있다. 따라서, 상술한 바와 같이, 상기 공핍층에는 역전압에 의한 강한 전계가 형성되어 캐리어의 드리프트 속도를 향상시킬 수 있게 되어 고주파에서 사용할 수 있게 되며, 깊이 도달한 빛에 의한 광전류의 이동속도를 증가시켜 보다 고주파에서도 사용가능하게 된다.
도 10은 본 발명의 제 2 실시예에 따를 때, PIN 다이오드에 입사된 입사광에 의해 생성된 전류의 흐름을 도시하는 시뮬레이션도이다. 도 10에 도시된 바와 같이, 이 경우에도, 도 7과 같은 광전류의 흐름이 생기고, 흡수되지 않고 제 1 분리 확산 영역(37)까지 도달한 빛에 의해 생성된 전자, 정공쌍이 제 1 에피텍셜층(31)에서 역전압에 의한 강한 전계에 의해 신속하게 드리프트되어 생성된 광전류가 캐소드(350)에서 애노드(15, 21)로 흘러간다.
이하에서는, 도 11, 12를 참조하여 본 발명에 의한 광 검출장치의 제조방법을 설명하기로 한다.
도 11은 본 발명의 제 1 실시예에 따른 광 검출장치의 제조 방법을 나타낸 흐름도이다. 우선, 제 1 도전형의 반도체 기판(1)을 준비하고(S200), 상기 반도체 기판(1)상에 n-형의 제 2 에피텍셜층(3)을 성장시킨다(S210).
그 다음, 제 1 영역(400)과 제 2 영역(500)을 전기적으로 절연시키기 위해 상기 제 2 에피텍셜층(3)상의 제 1 영역(400)에 p+형의 불순물을 확산시켜 제 2 분리 확산 영역(7)을 형성한다(S220).
그 다음, 상기 제 2 에피텍셜층(3)상의 상기 제 1 영역(400) 및 제 2 영역의 상기 제 2 분리 확산 영역(7)외의 소정영역에 n_형의 불순물을 확산시켜 제 2 도전형 매립층(9, 11)을 형성한다(S230).
그 다음, 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 제 2 도전형 매립층(9)상에 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 n 형의 제 3 에피텍셜층(5)을 성장시킨다(S240).
그 다음, 상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성한다(S250).
그 다음, 상기 제 3 에피텍셜층(5)상의 상기 제 2 영역에 제 2 도전형의 싱크(13)를 형성한다(S260).
그 다음, 상기 제 3 에피텍셜층(5)상의 상기 제 1 영역(400)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 p 형의 수광부 확산 영역(15)을 확산 형성하고, 상기 제 2 영역(500)에는 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 p 형 의 베이스영역(19)을 확산 형성한다(S270).
그 다음, 상기 제 2 영역(500)의 p 형 베이스영역(19)상의 소정 영역에 n+형의 에미터영역(20)을 확산 형성한다(S280).
그 다음, 상기 제 1 영역(400)의 상기 제 3 에피텍셜층(5) 및 p 형의 수광부 확산 영역(15)상에 반사 방지막(17)을 형성한다(S290).
도 12는 본 발명의 제 2 실시예에 따른 광 검출장치의 제조 방법을 나타낸 흐름도이다. 우선 p+형의 반도체 기판(1)을 준비하고(S300), 상기 반도체 기판(1)상에 p-형의 제 1 에피텍셜층(31)을 성장시킨다(S310).
그 다음, 상기 제 1 에피텍셜층(31)의 제 1 영역(400)에 상기 제 1영역(400)과 제 2 영역(500)을 전기적으로 절연시키기 위해 p+형의 불순물을 확산시켜 제 1 분리 확산 영역(33)을 형성하고, 제 2 영역(500)에 p 형 매립층(43)을 형성한다(S320).
그 다음, 상기 제 1 에피텍셜층(31), 제 1 분리 확산 영역(33) 및 제 1 도전형 매립층(43)상에 n-형의 제 2 에피텍셜층(3)을 성장시킨다(S330).
그 다음, 상기 제 2 에피텍셜층(3)의 제 1 영역(400) 및 제 2 영역(500)에 전기적 절연을 위한 p+형의 제 2 분리 확산 영역(7)을 형성하고(S340), 상기 제 2 에피텍셜층(3)상의 제 1 영역(400) 및 제 2 영역(500)에 상기 제 1 도전형 매립층(43)보다 높은 농도를 가진 n+형 매립층(9, 11)을 확산 형성한다(S350).
그 다음, 상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9, 11)상에 상기 제 1, 2 에피텍셜층(3, 5)보다 높은 농도를 갖는 n형의 제 3 에피텍셜층(5)을 성장시킨다(S360).
그 다음, 상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성한다(S370).
그 다음, 상기 제 3 에피텍셜층(5)상의 상기 제 2 영역에 제 2 도전형의 싱크(13)를 형성한다(S380).
그 다음, 상기 제 3 에피텍셜층(5)상의 상기 제 1 영역(400)의 상기 제 3 에피텍셜층(5)상에 상기 제 2 에피텍셜층(5)보다 높은 농도를 갖는 p 형의 수광부확산 영역(15)를 확산 형성하고, 상기 제 2 영역(500)에 제 1 도전형 베이스영역(19)을 확산 형성한다(S390).
그 다음, 상기 제 2 영역(500)의 제 1 도전형 베이스영역(19)상에 상기 p 형 베이스영역(19)보다 높은 농도를 갖는 n+형의 에미터영역(20)을 확산 형성하고(S400), 상기 제 1 영역(400)의 제 3 에피텍셜층(5) 및 p+형 수광부 확산 영역(15)상에 반사 방지막(17)을 형성한다(S410).
비록 본 발명에서는 본 발명에 의한 광 검출장치의 용도로서 CD-ROM 또는 DVD-ROM을 예시하여 설명하였으나, 본 발명은 이에 국한되지 않고, 스캐너, 조도 감지기등 각종 광 처리에 관한 장치에서 널리 사용될 수 있다.
또한, 본 발명에서는 트래킹 PIN 다이오드로 E,F G,H의 네개의 PIN 다이오드를 사용하였으나, 두 개만을 사용하는 것도 가능하다.
또한, 상기 제 1, 2, 3 에피텍셜층(31, 3, 5)의 깊이를 상기와 같이 한정하였으나, 이는 사용되는 재료의 종류, 특성등에 따라서 그 이상 또는 그 이하로 변경될 수 있음은 물론이다.
또한, 상기 제 1, 2, 3 에피텍셜층(31, 3, 5)의 농도 및 저항을 상기와 같이 한정하였으나, 이는 사용되는 재료의 종류, 특성등에 따라서 그 이상 또는 그 이하로 변경될 수 있다.
상기와 같은 PIN 다이오드, 이를 이용한 광 검출장치 및 이의 제조방법에 의하면, 높은 광감도와 주파수 응답을 가지면서도, 동일 IC칩내에서 신호 처리 수단인 쌍극성 트랜지스터의 제작 공정이 용이하게 되는 효과가 있다.
또한, 신호 처리 수단인 쌍극성 트랜지스터는 기존 규격 공정의 변경없이 제작가능하므로 제작 기간을 상당히 단축시킬 수 있는 효과가 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.

Claims (14)

  1. 제 1 도전형의 반도체 기판(1);
    상기 반도체 기판(1)상에 형성된 제 2 도전형의 제 2 에피텍셜층(3);
    상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7);
    상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역외의 소정 영역에 형성된 제 2 도전형 매립층(9);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성된 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5);
    상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15);
    상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 것을 특징으로 하는 PIN 다이오드.
  2. 제 1 항에 있어서, 상기 제 2 에피텍셜층(3)의 두께는 5 ~ 10㎛인 것을 특징으로 하는 PIN 다이오드.
  3. 제 1 항에 있어서, 상기 제 3 에피텍셜층(5)의 두께는 3 ~ 6㎛인 것을 특징으로 하는 PIN 다이오드.
  4. 제 1 항에 있어서, 제 1 도전형은 p 형이고, 제 2 도전형은 n 형인 것을 특징으로 하는 PIN 다이오드.
  5. 제 1 도전형의 반도체 기판(1);
    상기 반도체 기판(1)상에 형성된 제 2 도전형의 제 2 에피텍셜층(3);
    상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7);
    상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역외의 소정 영역에 형성된 제 2 도전형 매립층(9);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성되고, 상기 제 2 에피텍셜층(3)보다 높은 농도를 가진 제 2 도전형의 제 3 에피텍셜층(5);
    상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 가진 제 1 도전형의 수광부 확산 영역(15);
    상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 PIN 다이오드; 및
    상기 PIN 다이오드에서 출력되는 전류 신호를 전압 신호로 변환하기 위한 신호 처리 수단을 포함하는 것을 특징으로 하는 광 검출 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판(1)과 제 2 에피텍셜층(3)사이에 상기 제 3 에피텍셜층(5)보다 낮은 농도를 가진 제 1 도전형의 제 1 에피텍셜층(31)이 형성되고;
    상기 제 1 에피텍셜층(31)의 소정 영역에는 제 1 도전형의 제 1 분리 확산 영역(33)이 형성되는 것을 특징으로 하는 PIN 다이오드.
  7. 제 5 항에 있어서, 상기 제 1 에피텍셜층(31)의 두께는 5 ~ 10㎛인 것을 특징으로 하는 PIN 다이오드.
  8. 제 1 도전형의 반도체 기판(1);
    상기 반도체 기판(1)상에 형성된 제 1 도전형의 제 1 에피텍셜층(31);
    상기 제 1 에피텍셜층(31)의 소정 영역에 형성된 제 1 도전형의 제 1 분리 확산 영역(33);
    상기 제 1 에피텍셜층(31) 및 제 1 분리 확산 영역(33)상에 형성된 제 2 도전형의 제 2 에피텍셜층(3);
    상기 제 2 에피텍셜층(3)의 소정 영역에 형성된 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7);
    상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역(7)외의 소정 영역에 형성된 제 2 도전형 매립층(9);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 형성되고, 상기 제 1, 2 에피텍셜층(31, 3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5);
    상기 제 3 에피텍셜층(5)상의 소정 영역에 형성되고, 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15);
    상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 형성된 반사 방지막(17)을 포함하는 PIN 다이오드; 및
    상기 PIN 다이오드에서 출력되는 전류 신호를 전압 신호로 변환하기 위한 신호 처리 수단을 포함하는 것을 특징으로 하는 광 검출 장치.
  9. 제 4 항 또는 제 7 항에 있어서, 상기 신호 처리 수단은 쌍극성 트랜지스터인 것을 특징으로 하는 광 검출 장치.
  10. 제 4 항 또는 제 7 항에 있어서, 상기 PIN 다이오드 및 신호 처리 수단은 동일 IC 칩상에 장착된 것을 특징으로 하는 광 검출 장치.
  11. 제 1 도전형의 반도체 기판(1)을 준비하는 단계(S10);
    상기 반도체 기판(1)상에 제 2 도전형의 제 2 에피텍셜층(3)을 성장시키는 단계(S20);
    상기 제 2 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S30);
    상기 제 2 에피텍셜층(3)상의 제 2 분리 확산 영역(7)외의 소정 영역에 제 2 도전형 매립층(9)을 형성하는 단계(S40);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S50);
    상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S60);
    상기 제 3 에피텍셜층(5)상의 소정 영역에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15)을 형성하는 단계(S70); 및
    상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S80)를 포함하는 것을 특징으로 하는 PIN 다이오드 제조 방법.
  12. 제 1 도전형의 반도체 기판(1)을 형성하는 단계(S100);
    상기 반도체 기판(1)상에 제 1 도전형의 제 1 에피텍셜층(31)을 형성하는 단계(S110);
    상기 제 1 에피텍셜층(31)의 소정 영역에 제 1 분리 확산 영역(33)을 형성하는 단계(S120);
    상기 제 1 에피텍셜층(31) 및 제 1 분리 확산 영역(33)상에 제 2 도전형의 제 2 에피텍셜층(3)을 형성하는 단계(S130);
    상기 제 2 에피텍셜층(3)의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S140);
    상기 제 2 에피텍셜층(3)상의 상기 제 2 분리 확산 영역(7)외의 소정 영역에 제 2 도전형 매립층(9)을 형성하는 단계(S150);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9)상에 상기 제 1, 2 에피텍셜층(31, 3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S160);
    상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S170);
    상기 제 3 에피텍셜층(5)상의 소정 영역에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15)을 형성하는 단계(S180); 및
    상기 제 3 에피텍셜층(5) 및 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S190)를 포함하는 것을 특징으로 하는 PIN 다이오드 제조 방법.
  13. 제 1 도전형의 반도체 기판(1)을 준비하는 단계(S200);
    상기 반도체 기판(1)상에 제 2 도전형의 제 2 에피텍셜층(3)을 형성하는 단계(S210);
    상기 제 2 에피텍셜층(3)상의 제 1 영역(400)에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S220);
    상기 제 2 에피텍셜층(3)상의 상기 제 1 영역(400) 및 제 2 영역의 상기 제2 분리 확산 영역(7)외의 소정영역에 제 2 도전형 매립층(9, 11)을 형성하는 단계(S230);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 제 2 도전형 매립층(9)상에 상기 제 2 에피텍셜층(3)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S240);
    상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S250);
    상기 제 3 에피텍셜층(5)상의 상기 제 2 영역에 제 2 도전형의 싱크(13)를 형성하는 단계(S260);
    상기 제 3 에피텍셜층(5)상의 상기 제 1 영역(400)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형의 수광부 확산 영역(15)을 형성하고, 상기 제 2 영역(500)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 제 1 도전형 의 베이스영역(19)을 형성하는 단계(S270);
    상기 제 2 영역(500)의 제 1 도전형 베이스영역(19)상의 소정 영역에 제 2 도전형의 에미터영역(20)을 형성하는 단계(S280); 및
    상기 제 1 영역(400)의 상기 제 3 에피텍셜층(5) 및 제 1 도전형 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S290)를 포함하는 것을 특징으로 하는 광 검출장치 제조방법.
  14. 제 1 도전형의 반도체 기판(1)을 준비하는 단계(S300);
    상기 반도체 기판(1)상에 제 1 도전형의 제 1 에피텍셜층(31)을 형성하는 단계(S310);
    상기 제 1 에피텍셜층(31)의 제 1 영역(400)에 제 1 도전형의 제 1 분리 확산 영역(33)을 형성하고, 제 2 영역(500)에 제 1 도전형 매립층(43)을 형성하는 단계(S320);
    상기 제 1 에피텍셜층(31), 제 1 분리 확산 영역(33) 및 제 1 도전형 매립층(43)상에 제 2 도전형의 제 2 에피텍셜층(3)을 형성하는 단계(S330);
    상기 제 2 에피텍셜층(3)의 제 1 영역(400) 및 제 2 영역(500)에 적어도 하나 이상의 제 1 도전형의 제 2 분리 확산 영역(7)을 형성하는 단계(S340);
    상기 제 2 에피텍셜층(3)상의 제 1 영역(400) 및 제 2 영역(500)에 제 2 도전형 매립층(9, 11)을 형성하는 단계(S350);
    상기 제 2 에피텍셜층(3), 제 2 분리 확산 영역(7) 및 제 2 도전형 매립층(9, 11)상에 상기 제 1, 2 에피텍셜층(3, 5)보다 높은 농도를 갖는 제 2 도전형의 제 3 에피텍셜층(5)을 형성하는 단계(S360);
    상기 제 3 에피텍셜층(3)상의 소정 영역에 적어도 하나 이상의 제 1 도전형의 제 3 분리 확산 영역(14)을 형성하는 단계(S370);
    상기 제 3 에피텍셜층(5)상의 상기 제 2 영역에 제 2 도전형의 싱크(13)를 형성하는 단계(S380);
    상기 제 3 에피텍셜층(5)상의 상기 제 1 영역(400)에 상기 제 3 에피텍셜층(5)보다 높은 농도를 갖는 수광부 확산 영역(15)를 형성하고, 상기 제 2영역(500)에 제 1 도전형 베이스영역(19)을 형성하는 단계(S390);
    상기 제 2 영역(500)의 제 1 도전형 베이스영역(19)상에 상기 제 1 도전형 베이스영역(19)보다 높은 농도를 갖는 제 2 도전형 에미터영역(20)을 형성하는 단계(S400); 및
    상기 제 1 영역(400)의 제 3 에피텍셜층(5) 및 제 1 도전형 수광부 확산 영역(15)상에 반사 방지막(17)을 형성하는 단계(S410)를 포함하는 것을 특징으로 하는 광 검출 장치 제조방법.
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Publication number Priority date Publication date Assignee Title
KR100483612B1 (ko) * 2002-08-19 2005-04-19 삼성전기주식회사 광 픽업용 포토 다이오드
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61265866A (ja) * 1985-05-20 1986-11-25 Sharp Corp 回路内蔵受光素子
JPH02142181A (ja) * 1988-11-22 1990-05-31 Sharp Corp 回路内蔵受光素子
JPH05145051A (ja) * 1991-11-18 1993-06-11 Sanyo Electric Co Ltd 光半導体装置
JP3726416B2 (ja) * 1997-04-14 2005-12-14 株式会社デンソー 光センサ集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483612B1 (ko) * 2002-08-19 2005-04-19 삼성전기주식회사 광 픽업용 포토 다이오드
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