JPS61265866A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JPS61265866A JPS61265866A JP60108861A JP10886185A JPS61265866A JP S61265866 A JPS61265866 A JP S61265866A JP 60108861 A JP60108861 A JP 60108861A JP 10886185 A JP10886185 A JP 10886185A JP S61265866 A JPS61265866 A JP S61265866A
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- JP
- Japan
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- epitaxial layer
- junction capacitance
- storage time
- specific resistance
- layer
- Prior art date
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000009825 accumulation Methods 0.000 claims description 6
- 239000000969 carrier Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号処理用回路（バイポーラＩＣ）を内蔵し
た受光素子に関するものである。
た受光素子に関するものである。
バイポーラＩＣを内蔵した第２図に示すような受光素子
の場合、その応答速度は一般的にホトダイオードの容量
（図中のＰ゛拡散層１とエピタキシャル層２の間の接合
容量）および少数キャリアの蓄積時間により律速される
。
の場合、その応答速度は一般的にホトダイオードの容量
（図中のＰ゛拡散層１とエピタキシャル層２の間の接合
容量）および少数キャリアの蓄積時間により律速される
。
従って、この種の受光素子の応答を高速化するには、前
記接合容量および蓄積時間の低減が必要である。
記接合容量および蓄積時間の低減が必要である。
ところで上記受光素子において、ホトダイオードの接合
容量を低減するには、エピタキシャル層２の比抵抗を大
きく設定すれば良いのであるが、その場合には少数キャ
リアの蓄積時間が増大してしまうことになる。また上記
蓄積時間を低減するには、エピタキシャル層２の比抵抗
を小さくすれば良いが、これに伴ってホトダイオードの
接合容量が増大してしまうことになる。即ち、エピタキ
シャル層２の比抵抗を単純に大きく又は小さく設定する
だけでは、上記接合容量の低減と蓄積時間の低減を同時
に充足することが出来ず、このため、これまでこの種の
受光素子において応答速度の高速化を図ることが出来な
かった。
容量を低減するには、エピタキシャル層２の比抵抗を大
きく設定すれば良いのであるが、その場合には少数キャ
リアの蓄積時間が増大してしまうことになる。また上記
蓄積時間を低減するには、エピタキシャル層２の比抵抗
を小さくすれば良いが、これに伴ってホトダイオードの
接合容量が増大してしまうことになる。即ち、エピタキ
シャル層２の比抵抗を単純に大きく又は小さく設定する
だけでは、上記接合容量の低減と蓄積時間の低減を同時
に充足することが出来ず、このため、これまでこの種の
受光素子において応答速度の高速化を図ることが出来な
かった。
なお第２図において、３はＰ基板、４は埋込拡散層、５
は分離拡散層、６はＮ゛拡散層である。
は分離拡散層、６はＮ゛拡散層である。
本発明は、従来例における前記問題点を考慮してなされ
たものであって、応答速度の高速化を実現することの出
来る回路内蔵受光素子の提供を目的とするものである。
たものであって、応答速度の高速化を実現することの出
来る回路内蔵受光素子の提供を目的とするものである。
本発明の回路内蔵受光素子は、エピタキシャル層の比抵
抗を、少数キャリアの蓄積時間を左右する基板側（下部
）で低く、またホトダイオードの接合容量を左右する表
面側（上部）で高く設定することにより、接合容量の低
減と蓄積時間の低減を同時に充たし、以て応答速度の高
速化を実現するようにしたことを特徴とするものである
。
抗を、少数キャリアの蓄積時間を左右する基板側（下部
）で低く、またホトダイオードの接合容量を左右する表
面側（上部）で高く設定することにより、接合容量の低
減と蓄積時間の低減を同時に充たし、以て応答速度の高
速化を実現するようにしたことを特徴とするものである
。
本発明の一実施例を、第１図に基き以下に説明する。
第１図は本発明を適用した回路（バイポーラＩＣ）内蔵
受光素子の断面図であって、そのエピタキシャル層１２
のうち、Ｐ基板１３に近い下部エピタキシャル層１２ｂ
の比抵抗は耐圧を維持できる範囲内で低く設定される一
方、表面に近い上部エピタキシャル層１２ａの比抵抗は
高く設定されている。
受光素子の断面図であって、そのエピタキシャル層１２
のうち、Ｐ基板１３に近い下部エピタキシャル層１２ｂ
の比抵抗は耐圧を維持できる範囲内で低く設定される一
方、表面に近い上部エピタキシャル層１２ａの比抵抗は
高く設定されている。
上記の上部エピタキシャル層１２ａの厚みは、Ｐ゛拡散
層１１の拡散深さにホトダイオード部のエピタキシャル
層１２側への空乏層波がり分を加えた程度に設定され、
これによりホトダイオード部の接合容量が比抵抗の大き
い上部エピタキシャル層１２ａで決まり、少数キャリア
の蓄積時間が比抵抗の小さい下部エピタキシャル層１２
ｂで決まるように構成されている。即ち、比抵抗の小さ
い下部エピタキシャル層１２ｂにより蓄積時間が低減さ
れ、また比抵抗の大きい上部エピタキシャル層１２ａに
よりホトダイオード部の接合容量も低減される。
層１１の拡散深さにホトダイオード部のエピタキシャル
層１２側への空乏層波がり分を加えた程度に設定され、
これによりホトダイオード部の接合容量が比抵抗の大き
い上部エピタキシャル層１２ａで決まり、少数キャリア
の蓄積時間が比抵抗の小さい下部エピタキシャル層１２
ｂで決まるように構成されている。即ち、比抵抗の小さ
い下部エピタキシャル層１２ｂにより蓄積時間が低減さ
れ、また比抵抗の大きい上部エピタキシャル層１２ａに
よりホトダイオード部の接合容量も低減される。
本実施例では、蓄積時間の低減およびコレクタ・エミッ
タ間飽和電圧の低減の目的でエピタキシャル層全体の比
抵抗を１Ω（至）と設定した従来例と比較するために前
記の下部エピタキシャル層１２ｂの比抵抗をｌΩ備に設
定する一方、接合容量低減の目的でエピタキシャル層全
体の比抵抗を４Ω１と設定した別の従来例とも比較する
ために前記の上部エピタキシャル層１２ａを４Ω口に設
定している。
タ間飽和電圧の低減の目的でエピタキシャル層全体の比
抵抗を１Ω（至）と設定した従来例と比較するために前
記の下部エピタキシャル層１２ｂの比抵抗をｌΩ備に設
定する一方、接合容量低減の目的でエピタキシャル層全
体の比抵抗を４Ω１と設定した別の従来例とも比較する
ために前記の上部エピタキシャル層１２ａを４Ω口に設
定している。
上記２つの従来例と本実施例との蓄積時間およびホトダ
イオード部接合容量の低減効果についての比較結果を表
１に示している。本実施例のこの時の上部エピタキシャ
ル層１２ａの厚み（Ｐ’拡散層１１＋ホトダイオード部
のエピタキシャル層１２側への空乏層波がり）は３μｍ
程度である。
イオード部接合容量の低減効果についての比較結果を表
１に示している。本実施例のこの時の上部エピタキシャ
ル層１２ａの厚み（Ｐ’拡散層１１＋ホトダイオード部
のエピタキシャル層１２側への空乏層波がり）は３μｍ
程度である。
なお第１図において、１４は埋込拡散層、１５は分離拡
散層、１６はＮ゛拡散層である。
散層、１６はＮ゛拡散層である。
表１
〔発明の効果〕
本発明の回路内蔵受光素子は、以上のようにエピタキシ
ャル層の比抵抗を基板側（上部）で低く、また表面側（
下部）で高く設定したから、比抵抗の小さい下部エピタ
キシャル層により少数キャリアの蓄積時間が低減される
と同時に、比抵抗の大きい上部エピタキシャル層により
ホトダイオード部の接合容量も低減されることになり、
受光素子の応答速度の高速化を図ることが出来る。更に
エピタキシャル層の上部と下部で比抵抗を異ならせたこ
とにより、エピタキシャル層に内部電界が発生すること
になり、これによりホトダイオードの応答の緩和時間成
分も短縮される等の効果を奏し得る。
ャル層の比抵抗を基板側（上部）で低く、また表面側（
下部）で高く設定したから、比抵抗の小さい下部エピタ
キシャル層により少数キャリアの蓄積時間が低減される
と同時に、比抵抗の大きい上部エピタキシャル層により
ホトダイオード部の接合容量も低減されることになり、
受光素子の応答速度の高速化を図ることが出来る。更に
エピタキシャル層の上部と下部で比抵抗を異ならせたこ
とにより、エピタキシャル層に内部電界が発生すること
になり、これによりホトダイオードの応答の緩和時間成
分も短縮される等の効果を奏し得る。
第１図は本発明の一実施例を示す断面図、第２図は従来
例を示す断面図である。 １１はＰ゛拡散層、１２はエピタキシャル層、１２ａは
上部エピタキシャル層、１２ｂは下部エピタキシャル層
、１３はＰ基板、１４は埋込拡散層、１５は分離拡散層
、１６はＮ゛拡散層である。
例を示す断面図である。 １１はＰ゛拡散層、１２はエピタキシャル層、１２ａは
上部エピタキシャル層、１２ｂは下部エピタキシャル層
、１３はＰ基板、１４は埋込拡散層、１５は分離拡散層
、１６はＮ゛拡散層である。
Claims (1)
- １、エピタキシャル層の比抵抗を、少数キャリアの蓄積
時間を左右する基板側で低く設定し、且つホトダイオー
ドの接合容量を左右する表面側で高く設定したことを特
徴とする回路内蔵受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108861A JPS61265866A (ja) | 1985-05-20 | 1985-05-20 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108861A JPS61265866A (ja) | 1985-05-20 | 1985-05-20 | 回路内蔵受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265866A true JPS61265866A (ja) | 1986-11-25 |
Family
ID=14495444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108861A Pending JPS61265866A (ja) | 1985-05-20 | 1985-05-20 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265866A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132857A (ja) * | 1988-11-11 | 1990-05-22 | Sharp Corp | 回路内蔵受光素子 |
| JPH02142181A (ja) * | 1988-11-22 | 1990-05-31 | Sharp Corp | 回路内蔵受光素子 |
| JPH02174159A (ja) * | 1988-12-26 | 1990-07-05 | Sharp Corp | 半導体装置の製造方法 |
| EP0778621A3 (en) * | 1995-12-06 | 1998-08-12 | Sony Corporation | Semiconductor device comprising a photodiode and a bipolar element, and method of fabrication |
| EP1355360A1 (en) * | 2002-04-18 | 2003-10-22 | STMicroelectronics Limited | Semiconductor structure |
| KR100509567B1 (ko) * | 2002-05-14 | 2005-08-23 | (주)비토넷 | Ｐｉｎ 다이오드, 이를 이용한 광 검출장치 및 그 제조방법 |
-
1985
- 1985-05-20 JP JP60108861A patent/JPS61265866A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132857A (ja) * | 1988-11-11 | 1990-05-22 | Sharp Corp | 回路内蔵受光素子 |
| JPH02142181A (ja) * | 1988-11-22 | 1990-05-31 | Sharp Corp | 回路内蔵受光素子 |
| JPH02174159A (ja) * | 1988-12-26 | 1990-07-05 | Sharp Corp | 半導体装置の製造方法 |
| EP0778621A3 (en) * | 1995-12-06 | 1998-08-12 | Sony Corporation | Semiconductor device comprising a photodiode and a bipolar element, and method of fabrication |
| EP1355360A1 (en) * | 2002-04-18 | 2003-10-22 | STMicroelectronics Limited | Semiconductor structure |
| US6998659B2 (en) | 2002-04-18 | 2006-02-14 | Stmicroelectronics Ltd. | Large area photodiode |
| KR100509567B1 (ko) * | 2002-05-14 | 2005-08-23 | (주)비토넷 | Ｐｉｎ 다이오드, 이를 이용한 광 검출장치 및 그 제조방법 |
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