KR20020047514A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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KR20020047514A
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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
DRAM의 집적도가 증가하면서 보다 높은 유전율과 작은 누설전류 특성이 요구됨에 따라 캐패시터의 구조는 누설전류가 작은 MIM 구조로의 변화가 요구되고 있다. 현재 MIM 구조의 캐패시터 하부전극으로는 귀금속물질이 사용되고 있다. 이러한, 하부전극은 CVD 방법에 의해 증착되는데, CVD를 이용한 하부전극의 형성공정시 주입되는 산소에 의해 하부전극의 아래층에 형성된 확산방지막이 산화되어 전기적 특성을 열화시키는 문제가 발생하게 된다.
이를 상세히 하면, DRAM에서 캐패시터의 하부전극은 반도체 기판과 다결정 실리콘, 오믹콘택층 및 확산방지막으로 형성된 콘택플러그를 통하여 접촉된다. DRAM이 고집적화됨에 따라 Ta2O5, BST, ((Ba,Sr)TiO3), STO(SrTiO3)등의 유전율이 높은 새로운 유전체물질이 사용되어야 하나 콘택 플러그와의 반응을 통한 부피감소 및 플러그 산화에 의한 콘택저항의 증가가 문제시되고 있다. 이를 막기 위해 금속물질로 구성된 하부전극과 반도체 기판의 접합영역을 전기적으로 접속시키기 위한 콘택 플러그의 최상단에는 TiN 및 TiAlN과 같은 질화막으로 구성된 확산방지막이 형성된다. 그러나, 확산방지막 형성 후에 이루어지는 후속 열처리공정시, 주입되는 산소와 확산방지막에 함유된 물질들이 반응하여 소정의 산화물이 생성된다. 이런 산화물에 의해 캐패시터의 전기적특성이 열화되는 문제가 발생된다.
특히, 캐패시터의 유전체막을 형성하기 위한 열처리공정시, 가해지는 고온과 산소에 의해 하부전극을 경유하여 산소가 확산방지막이 형성된 방향으로 확산하여 확산방지막을 산화시켜 확산방지막의 상부표면에 부도체의 산화막이 형성된다. 이 산화막에 의해 캐패시터의 하부전극과 반도체 기판에 형성된 접합영역간의 전기적인 콘택저항이 증가하게 되는 문제가 발생한다.
따라서, 본 발명의 목적은 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있는반도체 소자의 캐패시터 제조 방법을 제공함에 있다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 층간절연층
3 : 다결정 실리콘 4 : 오믹콘택층
5 : 확산방지막 6 : 콘택플러그
7 : 제 1 보호층 8 : 제 2 보호층
9 : 하부전극 10 : 유전체막
11 : 상부전극
본 발명은 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 메우도록 콘택플러그를 형성하는 단계와; 상기 콘택플러그 상부에 삼원계의 물질로 구성된 보호층을 형성하는 단계와; 상기 보호층 상부에 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연층(2)이 형성된다. 층간절연층(2)은 반도체 기판(1)의 소정 부분이 노출되도록 패터닝되어 자신의 소정 부위에 콘택홀이 형성된다. 콘택홀이 형성된 반도체 기판(1) 상부에는 콘택홀을 메우도록 콘택플러그(6)가 형성된다.
콘택플러그(6)는 다결정 실리콘(3), 오믹콘택층(4) 및 확산방지막(5)이 형성된 적층구조로 형성된다.
오믹콘택층(4)은 확산방지막(5)과 다결정 실리콘(3)간에 상호 접촉력을 높이기 위해 TiSi2가 일반적으로 사용된다. 확산방지막(5)은 TiN, TaN, TiSiN, TiAlN등의 질화물이 형성된다.
도 1(b)를 참조하면, 콘택플러그(6)를 포함하는 전체 구조 상부에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)가 25∼500℃의 온도범위에서 200∼1000Å의 두께로 제 1 보호층(7)이 증착된다.
제 1 보호층(7)은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 N으로 증착된다.
이후, 제 1 보호층(7)을 포함한 전체 구조 상부에 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)가 25∼500℃의 온도범위에서 200∼1000Å의 두께로 제 2 보호층(8)이 증착된다.
제 2 보호층(8)은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ta 및10∼80at%인 O2으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 O2으로 증착된다.
이후, 제 2 보호층(8)을 포함한 전체 구조 상부에 귀금속물질 또는 준금속물질이 증착된 후, 소정의 식각공정에 의해 제 1 및 제 2 보호층(7,8)과 함께 패터닝되어 하부전극(9)이 형성된다.
도 1(c)를 참조하면, 하부전극(9)을 포함한 전체 구조 상부에 유전체막(10) 및 상부전극(11)이 순차적으로 형성된다.
여기서, 유전체막(10)은 열처리공정에 의해 열처리되는데, 열처리공정은 상부전극(11)이 형성전 또는 형성후에 이루어진다.
열처리공정은 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 이루어진다.
전술한 바와 같이, 본 발명은 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성된다.
상술한 바와 같이, 본 발명은 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있다.

Claims (34)

  1. 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 메우도록 콘택플러그를 형성하는 단계와;
    상기 콘택플러그 상부에 삼원계의 물질로 구성된 보호층을 형성하는 단계와;
    상기 보호층 상부에 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호층은 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층과;
    상기 제 1 보호층 상부에 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)로 형성되는 제 2 보호층으로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 보호층 및 제 2 보호층은 25∼500℃의 온도범위에서 200∼1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  14. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  15. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  16. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  17. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가가 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  18. 제 3 항에 있어서,
    상기 제 1 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  19. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  20. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  21. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  22. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  23. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  24. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  25. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  26. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  27. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  28. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  29. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  30. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  31. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  32. 제 3 항에 있어서,
    상기 제 2 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  33. 제 3 항에 있어서,
    상기 제 2 보호층은 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  34. 제 1 항에 있어서,
    상기 유전체막은 상기 상부전극이 형성전 또는 형성후에 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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