KR20020045893A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로,
후속공정을 용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여
반도체기판 상부를 평탄화시키는 저점도인 제1감광막과 상대적 고점도인 제2감광막의 적층구조를 형성하고 후속 식각공정으로 예정된 크기의 소자를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{A method for manufacturing a semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 후속공정을 용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여 상부구조를 평탄하게 형성하는 기술에 관한 것이다.
도 1a 내지 도 1c 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 듀얼 다마신 ( dual damascene ) 공정을 도시한다. 여기서, 100은 셀부를 도시하고 200은 주변회로부를 도시한다.
도 1a를 참조하면, 반도체기판(11) 상에 소자분리막, 워드라인, 비트라인 및 캐패시터를 형성하고 그 상부를 평탄화시킨다.
그리고, 상기 반도체기판(11)의 불순물 접합영역, 워드라인, 비트라인 및 캐패시터 등에 접속되는 제1금속배선(13)을 형성한다.
그 다음, 상기 제1금속배선(13) 상부에 산화막(15)을 증착하고 비아콘택마스크(도시안됨)를 이용한 사진식각공정으로 산화막(15)을 식각하여 상기 제1금속배선(13)을 노출시키는 비아콘택홀(16)을 형성한다.
도 1b를 참조하면, 상기 비아콘택홀(16)을 포함한 전체표면상부에 광막(17)을 도포한다.
이때, 상기 감광막(17)은 높은 패턴 밀도를 갖는 셀부(100)에서 패턴 사이를포함한 전면에 도포된다. 그러나, 상기 감광막(17)은 낮은 패턴 밀도를 갖는 주변회로부(200)에서 패턴 상부로 도포되어 상기 셀부(100)보다 높은 단차로 형성된다.
도 1c를 참조하면, 상기 감광막(17)을 제2금속배선 마스크를 이용하여 노광하여 노광영역(19)을 형성한다. 이때, 상기 노광영역(19)은 도포된 감광막(17)의 단차에 따라 깊이를 달리하여 형성된다.
이는 후속 패터닝 공정시 패턴의 불량을 초래하는 원인이 되어 듀얼 다마신 공정을 어렵게 하는 문제점이 있다.
도 2a 내지 도 2e 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 콘케이브(concave) 형태의 저장전극을 형성공정을 도시한 것이다. 여기서, 300 은 셀부를 도시하고 400은 주변회로부를 도시한다.
도 2a를 참조하면, 반도체기판(21) 상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한다.
그 다음, 전체표면상부에 저장전극용 산화막(23)을 형성한다.
그리고, 저장전극으로 예정된 부분의 저장전극용 산화막(23)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.
그리고, 전체표면상부에 저장전극용 도전층(25)을 일정두께 형성한다.
도 2b를 참조하면, 전체표면상부에 감광막(29)을 도포한다. 이때, 상기 감광막(29)은 높은 패턴 밀도를 갖는 셀부(300)에서 패턴 사이를 포함한 전면에 도포된다. 그러나, 상기 감광막(29)은 낮은 패턴 밀도를 갖는 주변회로부(400)에서 패턴상부로 도포되어 상기 셀부(300)보다 높은 단차로 형성된다.
도 2c를 참조하면, 상기 감광막(29)을 전면식각하여 상기 저장전극 영역에만 감광막(29)을 남긴다.
도 2d 및 도 2e를 참조하면, 상기 저장전극용 도전층(25)을 전면식각하여 저장전극(33,35)을 형성한다.
여기서, "33"은 전면식각공정으로 저장전극의 상부가 손상되어 저장전극의 표면적이 감소되는 경우를 도시하고, "35"는 스페이서 형태로 뾰족하게 형성되어 손상시 브릿지를 유발할 수 있는 경우를 도시한다.
그리고, ⓐ 는 저장전극(33)의 상부가 손실된 부분을 도시하고, ⓑ 는 저장전극(35)의 상부가 뾰족하게 형성되어 후속공정에서 손상될 수 있는 형태를 도시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 제조방법은, 패턴 밀도가 높은 셀부와 패턴 밀도가 낮은 주변회로부 상에 도포되는 감광막의 단차로 인하여 후속 공정이 어렵게 되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여, 저점도의 제1감광막을 도포하고 그 상부에 감광막을 도포하여 평탄화시키고 후속공정을 실시함으로써 반도체소자의 제조공정을 용이하게 실시할 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법을 나타낸 단면도.
도 2a 내지 도 2e 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 나타낸 단면도.
도 3a 내지 도 3f 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 나타낸 단면도.
도 4a 내지 도 4f 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 나타낸 단면도.
< 도면의 주요주분에 대한 부호의 설명 >
11,21,41,61 : 반도체기판13,43 : 제1금속배선
15,23,45,63 : 산화막16,46 : 비아콘택홀
17,29 : 감광막19,51 : 노광영역
25,65 : 저장전극용 도전층33,35,71 : 저장전극
47,67 : 제1감광막49,69 : 제2감광막
53 : 제2금속배선100,300,500,700 : 셀부
200,400,600,800 : 주변회로부
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상에 제1도전배선을 형성하고 그 상부에 산화막을 형성하는 공정과,
상기 산화막을 식각하여 상기 제1도전배선을 노출시키는 비아콘택홀을 형성하는 공정과,
전체표면상부에 저점도의 제1감광막을 도포하는 공정과,
상기 제1감광막 상부에 제2감광막을 도포하여 평탄화시키는 공정과,
제2도전배선 마스크를 사진식각공정으로 상기 비아콘택홀 내부의 제1감광막과 산화막을 일정두께 식각하고 상기 제1,2감광막을 제거하여 제2금속배선 영역을 확보하는 공정과,
상기 비아콘택홀을 매립하는 제2도전배선 물질을 증착하고 평탄화식각하여 제2도전배선을 형성하는 공정을 포함하는 것을 제1특징으로한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,
저장전극으로 예정된 부분의 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,
전체표면상부에 저장전극용 도전층을 형성하는 공정과,
전체표면상부에 제1감광막과 제2감광막을 순차적으로 도포하여 평탄화시키는 공정과,
상기 제1,2감광막을 전면식각하여 상기 저장전극용 도전층을 노출시키는 공정과,
상기 저장전극용 도전층을 전면식각하여 상기 저장전극용 산화막을 노출시키는 공정과,
상기 반도체기판 상에 남은 제1감광막(47)을 제거하는 공정과,
상기 반도체기판 셀부의 산화막을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 제2특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3f 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 듀얼 다마신 ( dual damascene ) 공정을 도시한다. 여기서, 500은 셀부를 도시하고 600은 주변회로부를 도시한다.
도 3a를 참조하면, 반도체기판(41) 상에 소자분리막, 워드라인, 비트라인 및 캐패시터를 형성하고 그 상부를 평탄화시킨다.
그리고, 상기 반도체기판(41)의 불순물 접합영역, 워드라인, 비트라인 및 캐패시터 등에 접속되는 제1금속배선(43)을 형성한다.
그 다음, 상기 제1금속배선(43) 상부에 산화막(45)을 증착하고 비아콘택마스크(도시안됨)를 이용한 사진식각공정으로 산화막(45)을 식각하여 상기 제1금속배선(43)을 노출시키는 비아콘택홀(46)을 형성한다.
상기 비아콘택홀(46)을 형성하는 저장전극용 산화막(45) 식각공정은, 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계열 가스를 이용하여 실시한다. 이때, 상기 불소계열 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용된다. 또한, 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시할 수도 있다.
또한, 상기 저장전극용 산화막(45) 식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP(inductively couple plasma), ECR(electron cyclotron resonance), SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE(reactive), MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시한다.
도 3b를 참조하면, 상기 비아콘택홀(46)을 포함한 전체표면상부에 제1 (47)을 1000-5000 Å 두께로 도포한다. 이때, 상기 제1감광막(47)은 점도 5 이하의 저점도의 감광막으로서, 비아콘택홀(46)을 매립한다.
도 3c를 참조하면, 상기 제1감광막(47) 상부에 제2감광막(49)을 3000 - 10000 Å 두께로 도포하여 평탄화시킨다. 이때, 상기 제2감광막(49)은 2 - 15 의 점도를 갖는다.
도 3d를 참조하면, 제2금속배선 마스크(도시안됨)를 이용한 노광공정으로 상기 제2감광막(49)과 제1감광막(47)을 노광시켜 노광영역(51)을 형성한다.
도 3e를 참조하면, 상기 노광영역(51)의 감광막을 현상하여 제거하고감광막(47,49)패턴을 형성하고 이를 마스크로하여 상기 비아콘택홀(46) 내부의 제1감광막(47)과 산화막(45)을 일정깊이 식각한다.
후속공정으로 상기 감광막(47,49)을 제거하여 제2금속배선이 형성될 영역을 확보한다.
도 3f를 참조하면, 상기 비아콘택홀(46)을 매립하는 제2금속배선 물질을 증착하고 평탄화시켜 제1금속배선(43)에 접속되는 제2금속배선(53)을 형성한다.
한편, 본 발명의 제1실시예는 비아콘택홀을 형성하는 공정 대신 트렌치 라인을 형성하는 공정에 적용할 수도 있다.
도 4a 내지 도 4e 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 콘케이브(concave) 형태의 저장전극을 형성공정을 도시한 것이다. 여기서, 700 은 셀부를 도시하고 800은 주변회로부를 도시한다.
도 4a를 참조하면, 반도체기판(61) 상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한다.
그 다음, 전체표면상부에 저장전극용 산화막(63)을 형성한다.
그리고, 저장전극으로 예정된 부분의 저장전극용 산화막(63)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.
그리고, 전체표면상부에 저장전극용 도전층(65)을 일정두께 형성한다. 이때, 상기 저장전극용 도전층(65)은 백금, 루테늄, 금, 이리듐, 루테늄산화막, 이리듐산화막 또는 스트론튬루테늄산화막 등과 같은 금속으로 형성한다.
도 4b를 참조하면, 전체표면상부에 제1감광막(67)을 1000-3000 Å 두께로 도포한다. 이때, 상기 제1감광막(67)은 점도 5 이하의 저점도 감광막이다.
도 4c를 참조하면, 상기 제1감광막(67) 상부에 제2감광막(69)을 2000 - 30000 Å 두께로 도포하여 평탄화시킨다. 이때, 상기 제2감광막(49)은 2 - 15 의 점도를 갖는다.
도 4d 및 도 4e를 참조하면, 상기 감광막(49,47)을 전면식각하여 상기 저장전극용 도전층(65)을 노출시킨다.
이때, 상기 전면식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스로 이루어지는 군에서 선택되는 가스를 이용하여 실시한다. 이때, 상기 불소계열 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용된다. 상기 염소계 가스는 Cl2또는 BCl3를 사용한다.
또한, 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시할 수도 있다. 또한, 상기 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시한다.
그리고, 상기 불소계 가스는 산소가스나 질소가스 같은 애싱가스(ashing gas)로 대신할 수도 있다.
그리고, 상기 감광막(47,49) 전면식각공정은 식각속도 조절 및 하부전극간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스를 사용할 수 있다.
그 다음, 상기 저장전극용 도전층(65)을 전면식각하여 상기 저장전극용 산화막(63)을 노출시킨다.
이때, 상기 전면식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스, HBr, Ar, Xe 로 이루어지는 군에서 선택되는 가스를 이용하여 실시한다. 이때, 상기 불소계열 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용된다. 상기 염소계 가스는 Cl2또는 BCl3를 사용한다.
또한, 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시할 수도 있다. 또한, 상기 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시한다.
그리고, 상기 저장전극용 도전층(65)의 전면식각공정은 식각속도 조절 및 하부전극간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스를 사용할 수 있다.
그리고, 상기 도전층(65)의 전면식각공정은 감광막(47,49), 산화막(63)과 저장전극용 도전층(65)의 식각선택비를 0.2∼5 : 1 로 하여 실시한다.
그리고, 하부전극인 도전층(65)의 손상을 방지하고 상부가 뾰족하게 형성되는 현상을 방지하기 위하여 폴리머를 유발시키며 실시할 수 있다.
한편, 상기 감광막(47,49)과 도전층(65)의 전면식각공정을 인슈트(in-situ) 공정으로 실시할 수도 있다.
도 4f를 참조하면, 상기 저장전극 영역에 남은 제1감광막(47)을 제거한다.
도 4g를 참조하면, 상기 반도체기판(61)의 주변회로부를 도포하는 셀마스크(도시안됨)를 이용하여 상기 셀부(700)의 산화막(63)만을 제거함으로써 예정된 크기의 저장전극(71)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 저점도의 제1감광막과 제2감광막의 적층구조로 평탄화시키고 후속공정을 실시하여 예정된 크기의 소자를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (28)

  1. (a) 반도체기판 상에 제1도전배선을 형성하고 그 상부에 산화막을 형성하는 공정과,
    (b) 상기 산화막을 식각하여 상기 제1도전배선을 노출시키는 비아콘택홀을 형성하는 공정과,
    (c) 전체표면상부에 저점도의 제1감광막을 도포하는 공정과,
    (d) 상기 제1감광막 상부에 제2감광막을 도포하여 평탄화시키는 공정과,
    (e) 제2도전배선 마스크를 사진식각공정으로 상기 비아콘택홀 내부의 제1감광막과 산화막을 일정두께 식각하고 상기 제1,2감광막을 제거하여 제2금속배선 영역을 확보하는 공정과,
    (f) 상기 비아콘택홀을 매립하는 제2도전배선 물질을 증착하고 평탄화식각하여 제2도전배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    (b) 의 식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 불소계 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용되는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 식각공정은 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1감광막은 5 이하의 저점도인 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1감광막은 1000 ∼ 5000 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2감광막은 2 - 15 의 점도인 것을 특징으로하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2감광막은 3000 - 10000 Å 두께로 도포되는 것을 특징으로하는 반도체소자의 제조방법.
  10. (a) 반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,
    (b) 저장전극으로 예정된 부분의 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,
    (c) 전체표면상부에 저장전극용 도전층을 형성하는 공정과,
    (d) 전체표면상부에 제1감광막과 제2감광막을 순차적으로 도포하여 평탄화시키는 공정과,
    (e) 상기 제1,2감광막을 전면식각하여 상기 저장전극용 도전층을 노출시키는 공정과,
    (f) 상기 저장전극용 도전층을 전면식각하여 상기 저장전극용 산화막을 노출시키는 공정과,
    (g) 상기 반도체기판 상에 남은 제1감광막(47)을 제거하는 공정과,
    (h) 상기 반도체기판 셀부의 산화막을 제거하여 저장전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    (c) 의 저장전극용 도전층은 백금, 루테늄, 금, 이리듐, 루테늄산화막, 이리듐산화막 및 스트론튬루테늄산화막로 이루어지는 군에서 선택된 물질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    (d) 의 제1감광막은 점도 5 이하의 감광막이 1000-3000 Å 두께로 도포되는 것을 특징으로하는 반도체소자의 제조방법.
  13. 제 10 항에 있어서,
    (d) 의 제2감광막은 점도가 2 ∼ 15 인 감광막이 2000 - 30000 Å 두께로 도포되는 것을 특징으로하는 반도체소자의 제조방법.
  14. 제 10 항에 있어서,
    (e) 의 전면식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스 및 염소계 가스로 이루어지는 군에서 선택되는 가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 불소계 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스인 것을 특징으로하는 반도체소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 불소계 가스는 산소가스나 질소가스 같은 애싱가스(ashing gas)로 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 염소계 가스는 Cl2또는 BCl3를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  18. 제 10 항에 있어서,
    (e) 의 전면식각공정은 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  19. 제 10 항에 있어서,
    (e) 의 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  20. 제 10 항에 있어서,
    (e) 의 전면식각공정은 식각속도 조절 및 하부전극간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 및 아르곤가스로 이루어지는 군에서 선택된 가스를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  21. 제 10 항에 있어서,
    (f) 의 전면식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스, HBr, Ar, Xe 로 이루어지는 군에서선택되는 가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 불소계 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용되고, 상기 염소계 가스는 Cl2또는 BCl3를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  23. 제 10 항에 있어서,
    (f) 의 전면식각공정은 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  24. 제 10 항에 있어서,
    (f) 의 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  25. 제 10 항에 있어서,
    (f) 의 전면식각공정은 식각속도 조절 및 저장전극용 도전층 간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스로 이루어지는 군에서 선택되는 가스를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  26. 제 10 항에 있어서,
    (f) 의 전면식각공정은 제1,2감광막, 산화막 그리고 저장전극용 도전층(65)의 식각선택비를 0.2∼5 : 1 로 하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  27. 제 10 항에 있어서,
    (f) 의 전면식각공정은 저장전극용 도전층을 예정된 크기로 형성하기 위하여 폴리머 유발시키며 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  28. 제 10 항에 있어서,
    (e),(f) 의 전면식각공정은 인시튜 공정으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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