KR20020044311A - 박막 인덕터 및 그의 제작방법 - Google Patents

Abstract

본 발명은 박막 인덕터 및 그의 제작 방법에 관한 것이다.

반도체 절연 기판의 깊이 방향으로 제작된 깊고 두꺼운 형태의 산화막 막대와 전자기파 차폐용 물질로 채워진 트랜치를 포함함으로써, 동일 반도체 절연 기판 위에 제작된 인덕터로부터의 전자기파 영향을 완전히 차폐시킬 수 있다. 이로 인해, 박막 인덕터와 반도체 소자가 일체형(원칩)으로 결합되어 제작될 수 있다.

또한, 동일한 면적에서의 높은 인덕턴스를 얻기 위해 자성막(Magnetic thin-film)의 형태를 톱니파형 모양으로 형성함으로써 더 높은 인덕턴스를 얻을 수 있다.

Description

박막 인덕터 및 그의 제작방법 {Thin film Inductor and Fabrication Method of Thin film Inductor}

본 발명은 박막 인덕터 및 그의 제작방법에 관한 것으로써, 보다 상세하게 설명하면, 반도체 소자와 일체형으로 결합되어 제작될 수 있는 박막 인덕터 및 그의 제작 방법에 관한 것이다.

도 1은 종래 기술에 따른 박막 인덕터의 구조를 도시한 단면도이다. 종래 기술에 따른 박막 인덕터는, 반도체 기판(100) 위에 얇게 증착된 절연막(110)과, 절연막(110) 위에 형성된 제 1 코일(120-1), 제 1 코일(120-1) 사이를 채우고 있는 절연물질인 폴리이미드(140), 폴리이미드(140) 위에 직사각형 모양으로 형성된 자성막(130), 자성막(130)을 감싸고 있는 절연물질인 폴리이미드(140) 위에 형성된 제 2 코일(120)을 포함한다.

이와 같은 구조로 이루어진 박막 인덕터는, 박막 인덕터에 전류가 흐를 때 인덕터에서 나오는 인덕턴스의 성분이 반도체 기판에 전달되어 반도체 기판 전체에 고주파 혹은 저주파 잡음(노이즈)을 발생시킨다. 이로 인해, CMOS 와 같은 반도체 소자들과 결합된 인덕터를 제작할 경우, 인덕터에서 나오는 잡음이 소자에 영향을 미침으로 인해 소자의 특성 저하는 물론, 소자를 오동작하게 만든다.

또한, 종래에 개발된 인덕터 공정과 CMOS, DMOS 등의 반도체 공정이 동일한 기판에 결합되어 제작될 때도 여러 가지 문제점들이 발생한다. 즉, 기존의 인덕터는 기존의 IC 제조 과정에서 필요로 하는 반도체 공정과는 재료도 다를 뿐만 아니라, 공정온도 또한, 300도 이하의 저온 공정을 해야 하기 때문에 IC 와는 일체형으로 만들기가 어렵다. 이로 인해, 기존의 인덕터는 항상 외부에서 독립된 부품으로 만든 후, IC 회로와 연결하여 사용하였다.

이것과 마찬가지로, 종래의 인덕터는 인덕터 자체만 사용할 때는 인덕터에서 나오는 잡음이 전혀 문제가 되지 않지만, 이와 같이, 다른 소자와 결합되어 사용될 때는 인덕터에서 발생하는 잡음으로 인해, 다른 반도체 소자와 같이 사용될 수 없다는 문제점이 발생한다.

상기한 종래 기술의 문제점을 해결하기 위한 본 발명의 목적은 전자기파 차폐를 위한 산화막 막대와 트랜치를 기판의 깊이 방향으로 형성한 후, 트랜치 내부를 전자기파 차폐용 물질로 채움으로써 동일 기판 위에 제작되는 인덕터에 의한 전자기파의 영향을 완전히 차폐시키는 박막 인덕터 및 그의 제작 방법을 제공하기 위한 것이다.

도 1은 종래 기술에 따른 박막 인덕터의 단면도,

도 2는 본 발명의 일 실시예에 따른 박막 인덕터의 단면도,

도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 박막 인덕터의 제작 과정을 도시한 도면,

도 4는 톱니파형 모양으로 형성된 자성막의 평면도이다.

※ 도면의 주요 부분에 대한 부호의 설명 ※

200 : 실리콘 기판 201 : 산화막

202 : 감광막 203 : 일차 트랜치

204 : 산화막 막대 205 : 이차 트랜치

206 : 절연막 207 : 금속박막

208 : 폴리이미드

209-1,2 : 제 1 및 제 2 코일

210 : 자성막 211 : 접지패드

212 : 반도체 소자

상기한 목적을 달성하기 위한 본 발명에 따른 박막 인덕터는, 반도체 기판위에 형성되고, 제 1 코일, 자성막, 제 2 코일을 포함하는 박막 인덕터에 있어서,상기 박막 인덕터에서 발생하는 전자기파가 상기 반도체 기판을 통해 외부로 유출되지 않도록 상기 반도체 기판의 깊이 방향으로 형성된 트랜치를 더 포함한다.

또한, 반도체 기판 위에 형성되고, 제 1 코일, 자성막, 제 2 코일을 포함하는 박막 인덕터에 있어서, 상기 자성막은 층면의 마주보는 위아래 가장자리를 톱니파형 모양으로 형성된다.

양호하게는, 반도체 기판 위에 형성되고, 제 1 코일, 자성막, 제 2 코일을 포함하는 박막 인덕터에 있어서, 상기 박막 인덕터에서 발생하는 전자기파가 상기 반도체 기판을 통해 외부로 유출되지 않도록 상기 반도체 기판의 깊이 방향으로 형성된 트랜치를 더 포함하며, 상기 자성막은 층면의 마주보는 위아래 가장자리를 톱니파형 모양으로 형성된다.

보다 양호하게는, 산화막 위에 형성된 반도체 절연 기판의 깊이 방향으로 산화막 막대와 이차 트랜치를 형성하는 제 1 단계와 ; 상기 반도체 절연기판 위에 제 1 및 제 2 코일과 자성막을 형성하는 제 2 단계를 포함된다.

이하 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 박막 인덕터 및 그의 제작방법에 대해 보다 자세하게 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 박막 인덕터의 구조를 도시한 단면도이다.

기존의 인덕터와는 달리, 기판의 깊이 방향으로 형성된 트랜치와 산화막 막대를 더 포함하며, 인덕턴스를 높이기 위한 자성막의 층면의 마주보는 위 아래 가장자리를 톱니파형 모양으로 형성한 특징을 나타낸다.

SOI(Silicon-on-Insulator) 기판(200) 위에 형성된 산화막(201)과, 산화막(210) 위에 다시 형성된 SOI 기판(200), SOI 기판(200)의 깊이 방향으로 형성된 여러 개의 산화막 막대(204), SOI 기판(200)의 깊이 방향으로 형성되며 산화막(210)과 연결된 트랜치(205), 이와 같은 구조로 이루어진 SOI 기판(200) 위의 양쪽에 형성된 접지패드(211), 양 접지패드(211)의 일부분을 덮는 넓이로 얇게 증착된 절연막(206), 절연막(206) 위에 형성된 제 1 코일(209-1), 제 1 코일(209-1) 사이를 채우고 있는 절연물질(208) 위에 톱니파형 모양으로 형성된 자성막(210), 자성막(210)을 도포시킨 절연물질(208) 위에 형성된 제 2 코일(209-2), 위와 같이 반도체 기판(200) 위에 형성된 인덕터를 전체적으로 감싸고 있는 절연물질(208)위에 증착된 절연막(207)으로 구성된다.

이와 같은 구조로 이루어진 박막 인덕터는, SOI 기판의 깊이 방향으로 깊게 형성되어 있는 산화막 막대와 전자기파 차폐용 물질로 채워진 이차 트랜치로 인해, 동일 SOI 기판 위에 형성된 인덕터에 의한 전자기파의 영향을 완전히 차폐시킬 수 있다. 또한, 박막 인덕터 제작시 사용되는 자성막의 층면의 마주보는 위아래 가장자리를 기존의 직사각형 형태가 아닌, 톱니파형 모양으로 형성함으로써 더 높은 인덕턴스를 얻을 수 있다.

위와 같은 특징들을 포함하는 박막 인덕터의 제작 과정을 살펴보면 다음과같다. 도 3a 내지 도 3i는 본 발명의 일 실시 예에 따른 박막 인덕터의 제작 과정을 도시한 단면도이다.

도 3a 내지 도 3f를 참조하면, 제 1 단계 제작 과정으로서, SOI 절연기판의 깊이 방향으로 전자기파 차폐를 위한 산화막 막대와 이차 트랜치(Trench : 도랑)를 형성하는 단계이다.

우선, 도 3a와 같이, SOI(Silicon On Insulator)는 실리콘 기판(300) 위에 산화막(301)을 수평 방향으로 성장시킨 후, 산화막(301) 위에 다시 실리콘 기판(300)을 붙여서 만든다. 형성된 SOI 기판(300) 위에 일차 트랜치 형성을 위한 산화막 혹은 질화막(301)을 성장시키고 그 위에 산화막 혹은 질화막(301)을 패턴하기 위한 감광막(302)을 도포시켜 산화막 혹은 질화막(301)을 패턴한다.

다음, 도시된 도 3b와 같이, 감광막(302)을 이용한 건식 식각(dry etching)방법으로 산화막 혹은 질화막(301)을 부분 패턴하고 난 후 습식 식각(wet etching)방법을 이용하여 감광막(302)을 모두 제거한 후, 남은 산화막 혹은 질화막(301)을 마스크로 하여 동일한 깊이의 여러 개의 일차 트랜치(303)들을 SOI 기판(300)의 깊이 방향으로 여러 개 형성한다.

이 때 형성된 일차 트랜치(303)들은 전자기파 차폐를 위한 산화막 막대(304)를 형성하기 위한 것으로서, 이러한 기능의 산화막 막대(304)를 만들기 위해서는 최소한 인접되어 있는 두 개 이상의 여러 개의 일차 트랜치(303)가 필요하다.

형성된 일차 트랜치(303)의 깊이는, 인덕터의 주파수 특성에 따라 다르게 형성될 수 있지만, 일반적으로, 3 미크론 이상에서 수십 미크론까지 가능하다. 또는,트랜치 공정과 소자의 특성에 따라, 산화막(301)과 연결되게 형성되거나, 아니면, 약간 얕게 형성될 수도 있다. 일차 트랜치(303)들 간의 간격 또한 1∼2 미크론 이내로 좁게 형성하면 할수록 넓고 깊은 산화막 막대를 만들 수 있다.

다음, 도 3c 에 도시된 바와 같이, 일차 트랜치(303) 제작 시 마스크로 사용되었던 산화막 혹은 질화막(301)의 남은 부분을 습식 식각 방법으로 완전히 제거한 후, 일차 트랜치(303) 사이의 막대 모양의 실리콘을 900℃∼1300℃ 이상의 전기로에서 고온에서 수소 및 산소 질소 등을 주입시켜 장시간(3 시간 이상) 동안 열처리 공정을 하여 산화막(SiO₂)을 성장시킨다. 이로 인해, 전기로 속의 산소와 SOI 기판(300)이 상호 반응하게 됨으로써, 일차 트랜치(303) 내부는 물론 막대 모양의 실리콘도 모두 산화층으로 구성된다.

다음, 도 3d 에 도시된 바와 같이, 반도체 기판(200)의 깊이 방향으로 형성되며 산화막(201)과 연결된 이차 트랜치(305)들을 형성한다. 형성 시, 절연막(306)을 이용한 건식 식각 방법을 이용하며, 일차 트랜치(303) 보다 다소 폭이 넓도록 형성한다. 일차 트랜치(303)의 폭보다 다소 넓게 하는 이유는, 전자기파 차폐용 물질을 이차 트랜치(305) 내부로 쉽게 삽입하기 위해서이다.

다음, 도 3e 에 도시된 바와 같이, 형성된 이차 트랜치(305)의 적어도 한 측면을 포함한 내 표면에 전자기파 차폐용 물질을 순차적으로 채운다. 일차로, 금속(Al, AlSi, AlSiCu, Cu, Pt, Ti, Ni, TiN 등)으로 얇게 증착시킨 후, 이차로, 자기차폐 물질(Fe, Co, Ni, Ti, W, TiW, TiN 등)을 단독으로 증착하거나 이들을 합금시켜 증착한다. 마지막으로, 도 3f에 도시된 바와 같이, 산화막 혹은 절연 물질(306)을 채운다.

이 때, 마지막으로 채우는 절연 물질이 유전율이 좋은 물질을 경우, 양호한 캐패시터를 만들 수도 있으나, 박막 인덕터의 주파수 차폐를 위해서는 저 유전율의 절연 물질로 채우는 것이 좋다.

이와 같이, 이차 트랜치(305) 내부를 전자기파 차폐용 물질로 채운 후, 도 3e에 도시된 바와 같이, SOI 기판(300) 위에 전자기파를 차폐하기 위한 접지선을 연결해주는 금속 박막(307)을 형성한다. 우선, 웨이퍼 전면에 금속막을 증착시킨 후, 마스크를 이용한 건식 혹은 습식 식각 방법을 이용하여 웨이퍼 표면에 있는 금속막을 일부분 제거함으로써 금속 박막(307)을 형성한다. 하지만, 형성된 금속박막(307)에 전하가 충전된다면 소자에 악영향을 미칠 수도 있기 때문에, 외부 회로와 연결될 수 있도록 별도로 노출되어 있고 전자기파를 차폐시킬 수 있는 접지패드(311)를 형성한다.

도 3g 내지 도 3i 참조하면, 제 2 단계 제작 과정으로서, SOI 절연기판(300) 위에 인덕터 및 자성막을 형성하는 단계이다. 먼저, SOI 절연기판(300) 위에 절연막(306)을 증착시킨다. 이 때, 금속(Al, AlSi, AlSiCu, Cu, Pt, Ti, TiW, W 등)을 이용하여 형성하며 양쪽 접지패드(311)의 일부분을 덮는 넓이 형태로 형성한 후, 형성된 절연막(306) 위에 제 1 코일(309-1)을 형성한다.

필요에 따라, 절연막이 형성되지 않은 상태에서 코일을 공정을 할 수도 있다. 이는 기판과 코일이 이미 절연되어 있기 때문에 인덕터에는 영향을 미치지 않기 때문이다. 또한, 형성되는 제 1 및 제 2 코일(309-1,309-2)의 재료로는, Al, AlSi, AlSiCu, Cu, Pt, Au, Ti, TiW, W 중의 한 개의 금속을 독립적으로 사용하거나 혹은 둘 이상의 금속을 합금해서 사용한다.

다음, 형성된 제 1 코일(309-1) 사이를 유전율이 낮은 절연 물질인 폴리이미드(308)로 채운 후, 그 위에 Ni, Fe, Co, NiFe, Ti 등의 자성체로 이루어진 자성막(310)을 형성한다. 형성된 자성막(310)은, 도시된 도 4와 같이, 인덕턴스의 값을 더 크게 하기 위해 톱니파형 모양으로 형성함에 있어, 형성된 톱니파형의 각도는, 일직선상과 이루는 양 밑각의 각도가 5도 내지 89도를 이루는 각도로 제작할 수 있는데, 이는 톱니파형 각도에 따라 얻을 수 있는 유도기전력의 양이 다르기 때문이다.

다음, 도 3h 에 도시된 바와 같이, 톱니파형 모양의 자성막(310)을 절연 물질인 폴리이미드(308)로 다시 도포시킨 후, 그 위에 제 2 코일(309-2)을 형성한다.

형성된 제 2 코일(309-2)은 제 1 코일(309-1)과 함께 인덕터를 형성함에 있어, 가운데에 증착된 자성막(310)의 형태인 톱니파형에 맞추어, 제 1 코일(309-1)과 함께 대각선 형태로 감겨 인덕터를 형성한다.

마지막으로, 도시된 도 3i와 같이, 형성된 인덕터 전체를 절연물질인 폴리이미드(308)로 도포시킨 후, 그 위에 전자기파 차폐를 위한 절연막(306)인 금속(Al, AlSi, AlSiCu, Cu, Pt, Fe, Co, Ni, TiN, Ti, TiW, W)을 단독 혹은 합금으로 하여 단층 혹은 다층으로 증착시킨다.

위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이 아니며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.

이상과 같이 본 발명에 의하면, 기판의 깊이 방향으로 깊게 형성된 산화막 막대와 전자기파 차폐용 물질로 채워진 트랜치를 포함함으로써, 동일 기판 위에 제작되는 인덕터에 의한 전자기파의 영향을 완전히 차폐시킬 수 있어, 인덕터와 반도체 소자가 일체형(원칩)으로 결합될 수 있다. 또한, 자성막의 형태를 톱니파형 모양으로 형성함으로써, 더 높은 인덕턴스를 얻을 수 있는 효과가 있다.

Claims (16)

1. 반도체 기판 위에 형성되고, 제 1 코일, 자성막, 제 2 코일을 포함하는 박막 인덕터에 있어서,

   상기 박막 인덕터에서 발생하는 전자기파가 상기 반도체 기판을 통해 외부로 유출되지 않도록 상기 반도체 기판의 깊이 방향으로 형성된 트랜치를 더 포함하는 것을 특징으로 하는 박막 인덕터.
2. 반도체 기판 위에 형성되고, 제 1 코일, 자성막, 제 2 코일을 포함하는 박막 인덕터에 있어서,

   상기 자성막은 층면의 마주보는 위아래 가장자리를 톱니파형 모양으로 형성된 것을 특징으로 하는 박막 인덕터.
3. 반도체 기판 위에 형성되고, 제 1 코일, 자성막, 제 2 코일을 포함하는 박막 인덕터에 있어서,

   상기 박막 인덕터에서 발생하는 전자기파가 상기 반도체 기판을 통해 외부로 유출되지 않도록 상기 반도체 기판의 깊이 방향으로 형성된 트랜치를 더 포함하며, 상기 자성막은 층면의 마주보는 위아래 가장자리를 톱니파형 모양으로 형성된 것을특징으로 하는 박막 인덕터.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 박막 인덕터는, 상기 박막 인덕터에서 발생하는 전자기파가 외부로 유출되지 않도록 상기 박막 인덕터를 적어도 일부만 감싸는 금속박막을 포함하는 것을 특징으로 하는 박막 인덕터.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 반도체 기판은, 상기 반도체 기판의 깊이 방향으로 형성된 여러 개의 산화막 막대를 포함하는 것을 특징으로 하는 박막 인덕터.
6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 반도체 기판은, 상기 반도체 기판 위에 형성된 제 1 반도체 절연 기판과, 상기 제 1 반도체 절연 기판 위에 형성된 산화막, 상기 산화막 위에 형성된 제 2 반도체 절연 기판으로 구성된 것을 특징으로 하는 박막 인덕터.
7. 제 2 항 또는 제 3 항에 있어서,

   상기 자성막의 톱니파형의 형태는,

   일직선상과 이루는 양 밑각의 각도가 5도 내지 89도 이내의 각도를 이루는 형태인 것을 특징으로 하는 박막 인덕터.
8. 제 1 항 또는 제 3 항에 있어서,

   상기 트랜치의 내부는 전자기파 차폐용 물질로 채워진 것을 특징으로 하는 박막 인덕터.
9. 제 8 항에 있어서,

   상기 전자기파 차폐용 물질은 상기 트랜치의 적어도 한 측면을 포함한 내표면에 증착된 금속과 자기차폐 물질, 산화막 혹은 절연 물질로 구성된 것을 특징으로 하는 박막 인덕터.
10. 제 9 항에 있어서,

    상기 금속은 Al, AlSi, AlSiCu, Cu, Pt, Ti TiW, W, Ni, TiN 중의 하나인 것을 특징으로 하는 박막 인덕터.
11. 제 9 항에 있어서,

    상기 자기차폐 물질은 Fe, Co, Ni, Ti, W, TiW, TiN, Zr, Ta 중의 하나, 혹은 둘 이상의 합금인 것을 특징으로 하는 박막 인덕터
12. 제 9 항에 있어서,

    상기 절연 물질은 저 유전율의 폴리이미드인 것을 특징으로 하는 박막 인덕터.
13. 산화막 위에 형성된 반도체 절연 기판의 깊이 방향으로 산화막 막대와 이차 트랜치를 형성하는 제 1 단계와 ;

    상기 반도체 절연기판 위에 제 1 및 제 2 코일과 자성막을 형성하는 제 2 단계를 포함하는 것을 특징으로 하는 박막 인덕터의 제작 방법.
14. 제 13 항에 있어서,

    상기 제 1 단계는,

    상기 반도체 절연기판 위에 성장시킨 산화막 혹은 질화막을 마스크로 하여상기 반도체 절연기판의 깊이 방향으로 여러 개의 일차 트랜치를 형성하는 제 1 서브 단계와 ;

    형성된 상치 일차 트랜치를 열처리 공정하여 산화막 막대를 형성하는 제 2 서브 단계 ;

    상기 반도체 절연 기판의 깊이 방향으로 이차 트랜치를 형성하는 제 3 서브 단계 ;

    상기 이차 트랜치의 내부를 전자기파 차폐용 물질로 채우는 제 4 서브 단계를 포함하는 것을 특징으로 하는 박막 인덕터의 제작 방법.
15. 제 14 항에 있어서,

    상기 제 4 서브 단계는,

    상기 이차 트랜치의 내면에 금속을 증착시키는 단계와, 상기 금속 증착면에 자기차폐물질을 증착시키는 단계, 상기 자기차폐물질의 잔여 공간에 산화막 혹은 절연 물질을 채우는 단계를 포함하는 것을 특징으로 하는 박막 인덕터의 제작 방법.
16. 제 13 항에 있어서,

    상기 제 2 단계는,

    상기 반도체 절연기판 위에 절연막을 증착시킨 후, 증착된 상기 절연막 위에 제 1 코일을 형성하는 제 1 서브 단계와 ;

    상기 제 1 코일 사이를 절연 물질로 채운 후, 상기 절연 물질 위에 자성막을 형성하는 제 2 서브 단계 ;

    상기 자성막 위에 다시 절연 물질을 도포시킨 후, 상기 절연 물질 위에 제 2 코일을 형성하는 제 3 서브 단계 ;

    상기 제 2 코일 사이를 또 다시 절연 물질로 채운 후, 상기 절연 물질 위에 금속박막을 형성하는 제 4 서브 단계를 포함하는 것을 특징으로 하는 박막 인덕터의 제작 방법.