KR20020041581A - Ｍｄｌ의 선택적 실리사이드 막 형성 방법 - Google Patents
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Abstract
MDL의 선택적 실리사이드 막 형성 방법이 개시된다. 디램 셀 형성부의 활성 영역에는 실리사이드 막을 형성시키지 않고 디램 셀 형성부의 게이트 전극과 로직 소자 형성부의 게이트 전극 및 로직 소자 형성부의 활성 영역에만 실리사이드 막이 형성되도록 한다. 종래에는 디램 셀 형성부의 활성 영역에 존재하던 USG막을 제거함으로써 콘택홀 형성을 위한 식각 공정이 용이해지고, 실리사이드 막 상면에 콘택 식각 저지막을 형성함으로써 활성 영역과의 경계부근에 위치하는 필드 영역의 식각 데미지를 최소화 할수 있다. 또한, 게이트 전극의 측벽 일부를 노출시킴으로써 실리사이드 면적을 증가시켜 게이트 전극의 면적 저항을 줄일 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디램 셀과 로직(Logic) 소자가 한 칩(Chip)에 구현되는 엠디엘(Merged DRAM Logic;MDL)의 선택적 실리사이드 막 형성 방법에 관한 것이다.
로직 소자에 사용되는 트랜지스터에는 높은 동작 속도가 요구된다. 실리사이드 막을 게이트 전극 재료로 사용함으로써 게이트 전극 저항이 낮아져 로직 소자의 스위칭 속도를 향상시킬 수 있다.
MDL은 디램 셀과 로직 소자가 하나의 칩안에 구현되므로 양자의 활성 영역과 게이트 전극을 모두 실리사이드 시킬 경우, 디램 셀의 활성 영역에서는 접합누설(Junction Leakage) 취약으로 인해 디램셀의 리프레쉬 (Refresh) 특성이 저하되는 문제가 발생된다. 따라서, 디램 셀 형성부의 활성 영역은 선택적으로 실리사이드 막이 형성되지 않도록 하면서, 디램 셀 형성부의 게이트 전극 및 로직 소자 형성부의 활성 영역과 게이트 전극에만 선택적으로 실리사이드 막을 형성하고 있다.
도 1a 내지 도 1c는 종래 기술에 의해 MDL의 선택적 실리사이드 막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a에서, 디램 셀 형성부(A)와 로직 소자 형성부(B)로 구성된 반도체 기판 (100) 내에 소자 분리막(110) 및 활성 영역(120A,120B)이 형성되어 있다. 반도체 기판(100)상에 게이트 전극(130A,130B) 및 스페이서(140A,140B)를 형성하고, 게이트 전극(130A,130B)이 형성된 반도체 기판(100) 전면에 중온 산화막(Middle Thermal Oxide;MTO)(150) 및 SiN 막(160)을 순차적으로 형성한다. 적어도 상기 게이트 전극(130A,130B) 상면의 SiN 막(160)이 노출되도록 SiN막(160) 상에 유에스지 (Undoped Silicon Glass;USG)막(170)을 형성한 후, 디램 셀 형성부(A)만 마스크 (180)로 덮는다. 마스크(180)를 이용하여 로직 소자 형성부(B)에 형성된 USG 막만을 습식식각한다. 디램 셀 형성부(A)의 활성 영역 상면에는 USG막이 남아 있다.
도 1b에서,디램 셀 형성부의 게이트 전극(130A) 상면, 로직 소자 형성부의 게이트 전극(130B) 상면 및 로직 소자 형성부의 활성 영역(120B) 상면에 형성된 SiN 막(160)을 건식식각한다.
도 1c에서, 반도체 기판(100) 전면에 고융점 금속막(미도시)을 형성하고 열처리하여 디램 셀 형성부의 게이트 전극(130A) 상면, 로직 소자 형성부의 게이트전극(130B) 상면 및 로직 소자 형성부의 활성 영역(120B) 상면에 실리사이드 막(190)을 형성한다.
그런데, 상술한 바와 같은 종래 기술에 의한 MDL의 실리사이드 막 형성 방법에서, 디램 셀 형성부의 활성 영역(120A) 상면에는 서로 식각 선택비가 다른 USG 막(170)과 SiN막(160)이 형성되어 있어 이후 활성 영역을 노출시키는 콘택홀 형성 공정(미도시) 진행 시 식각 공정이 용이하지 않고, 식각 공정 진행 시 활성 영역 (120A)과의 경계 부근에 위치하는 필드 영역(110)의 식각 데미지(Demage)로 인해 전류 누설이 발생된다. 또한, 반도체 소자의 디자인 룰이 작아짐에 따라 게이트 전극(130A,130B)의 크기가 작아지므로 게이트 전극(130A,130B)의 면저항이 커져서 시상수를 증가시키고 전력 소모가 크게되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 디램 셀의 활성 영역을 노출시키는 콘택홀 형성 시 식각 공정이 용이해지고, 디램 셀 및 로직의 필드 영역의 식각 데미지를 최소화할 수 있는 MDL의 선택적 실리사이드 막 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극의 실리사이드 면적을 넓힐 수 있는 MDL의 선택적 실리사이드 막 형성 방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래 기술에 의한 MDL의 선택적 실리사이드 형성 방법을 나타내는 도면들이다.
도 2a 내지 도 2d는 본 발명에 의한 MDL의 선택적 실리사이드 형성 방법을 나타내는 도면들이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명에 따라 메모리 셀 형성부와 논리 소자 형성부로 구성되는 반도체 기판내에 소자 분리막을형성하고 반도체 기판상에 게이트 전극을 형성하고 게이트 전극의 양측 반도체 기판내에 활성 영역을 형성한다. 메모리 셀 형성부의 게이트 전극 상면 및 논리 소자 형성부의 게이트 전극 상면과 논리 소자 형성부의 활성 영역 표면에 실리사이드 막을 형성한다. 다음, 실리사이드 막이 형성된 반도체 기판 전면에 상기 소자 분리막과 식각 선택비가 다른 콘택 식각 저지막을 형성한다.
상기 실리사이드 막을 형성하는 단계는, 게이트 전극이 형성된 반도체 기판 전면에 제1 실리사이드 저지막을 형성하는 단계, 적어도 게이트 전극 상면의 제1 실리사이드 저지막이 노출되도록 제1 실리사이드 저지막과 식각선택비가 다른 제2 실리사이드 저지막을 형성하는 단계, 메모리 셀 형성부의 게이트 전극 상면의 제1 실리사이드 저지막을 식각하는 단계, 메모리 셀 형성부의 제2 실리사이드 저지막을 식각하는 단계, 논리 소자 형성부의 게이트 전극의 상면 및 활성 영역 표면이 노출되도록 제2 실리사이드 저지막 및 제1 실리사이드 저지막을 식각하는 단계, 메모리 셀 형성부 및 로직 소자 형성부의 제2 실리사이드 저지막 제거 후, 반도체 기판 전면에 고융점 금속막을 형성하고 제1 온도에서 1차 열처리하는 단계, 1차 열처리 후 제1 온도보다 높은 제2 온도에서 2차 열처리하는 단계 및 1차 및 2차 열처리에 의한 반응이 일어나지 않은 고융점 금속막을 제거하는 단계로 이루어진다.
상기 콘택 식각 저지막을 형성하는 단계는 1차 열처리 단계와 2차 열처리 단계 사이에 구비할 수 있다.
상기 콘택 식각 저지막은 PE-SiON 또는 PE-SiN인 것이 바람직하다.
상기 제1 실리사이드 저지막은 SiN인 것이 바람직하다.
상기 제2 실리사이드 저지막은 USG인 것이 바람직하다.
상기 제1 실리사이드 저지막은 건식 식각하는 것이 바람직하다.
상기 제2 실리사이드 저지막은 습식식각 또는 건식식각할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하 도 2a 내지 도 2d를 참고로 본 발명을 상세히 설명한다.
도 2a에서, 디램 셀 형성부(A)와 로직 소자 형성부(B)로 구성된 반도체 기판(300) 내에 소자 분리막(310) 및 활성 영역(320A,320B)이 형성되어 있다. 반도체 기판(300)상에 게이트 전극(330A,330B) 및 스페이서(340A,340B)를 형성하고, 게이트 전극(330A,330B)이 형성된 반도체 기판(300) 전면에 중온 산화막(Middle Thermal Oxide;MTO)(350), 제1 실리사이드 저지막(360) 및 제2 실리사이드 저지막 물질층(미도시)을 순차적으로 형성한다. 제1 실리사이드 저지막(360) 은 SiN을 사용한다. 제2 실리사이드 저지막 물질층(미도시)은 USG를 사용한다. 블랑킷(Blanket)으로 USG 물질층(미도시)을 습식 에치백하여 적어도 게이트 전극 (330A,330B) 상면의 SiN 막(360)을 노출시키는 USG 막(370)을 형성한다.
도 2b에서, 실리사이드 저지 마스크(380)로 디램 셀 형성부(A)를 덮고 로직 소자 형성부(B)의 USG 막(370)를 습식 식각하고, SiN 막(360)을 건식 식각한다. 한편,SIN 막(360) 하부에 형성되어 있던 MTO(350)막은 SiN 막(360)의 식각 시 일부 식각되고(미도시) 이후 진행되는 실리사이드 공정을 위한 세정 시 모두 제거되어 게이트 전극(330B)과 활성 영역(320B) 표면이 노출된다. 다음, 실리사이드 저지 마스크(380)를 제거한다.
도 2C에서, 디램 셀 형성부(A)만 노출되도록 로직 소자 형성부(B)를 마스크 (390)로 덮고, 디램 셀 형성부의 게이트 전극(330A) 상면의 SiN(360)막을 건식 식각한 후, 활성영역 (320A) 상면에 남아 있는 USG 막(370)이 모두 제거되도록 습식 식각을 충분히 진행한다. USG 막(370)이 모두 제거되어 이후 활성 영역(320A)상에 콘택 홀을 형성하기 위한 식각 공정이 용이해진다. USG막(370)의 습식 식각 시, 게이트 전극(330A)의 측벽과 스페이서(340A) 사이에 형성된 Gpox+MTO 막(미도시)의 측면 상부가 식각되어 게이트 전극(330A)의 측면 상부에 언더컷(400)이 형성된다. 언더컷 (400)에 의해 노출된 게이트 전극(330A) 측벽은 이후 실리사이드 형성 공정 진행 시 언더컷(400)이 형성된 면적 만큼 실리사이드 형성 면적을 증가시킨다. 다음, 마스크(390)를 제거한다.
도 2d에서, 마스크가 제거된 반도체 기판(300) 전면에 고융점 금속막(미도시)을 형성하고 약 460℃의 저온에서 1차 열처리 한다. 다음, 금속막(미도시) 상에콘택 식각 저지막(420)을 형성한다. 콘택 식각 저지막 (420)은 소자 분리막(310)과 식각 선택비가 다른 것으로, PE-SiON 또는 PE-SiN인 것이 바람직하다. 콘택 식각 저지막(420)은 이후 활성 영역(320A,320B)상에 콘택 홀을 형성하기 위한 식각 공정 을 진행할 때, 소자 분리막(310)의 식각을 억제하여 필드 영역의 식각 데미지를 최소화 시킬 수 있다. 고융점 금속막은 Co를 사용하는 것이 바람직하다. 다음, 약 850℃의 고온에서 2차 열처리를 진행하여 디램 셀 형성부의 게이트 전극(330A) 상면, 로직 소자 형성부의 게이트 전극(330B) 상면 및 로직 소자 형성부의 활성 영역 (320B) 상면에 실리사이드 막(410)을 형성한다.
한편, 콘택 식각 저지막(420)을 형성하는 단계는 1차 열처리 단계와 2차 열처리 단계가 끝난 뒤 진행할 수도 있다.
상술한 바와 같이 본 발명에 의한 MDL의 선택적 실리사이드 형성 방법에서는 디램 셀 형성부에 존재하였던 USG막을 제거함으로써 디램 셀 형성부의 콘택홀을 형성하기 위한 식각 공정이 용이해진다.
그리고 실리사이드 막 상면에 콘택 식각 저지막을 형성함으로써 활성 영역과의 경계부근에 위치하는 필드 영역의 식각 데미지를 최소화 할 수 있다.
또한, 디램 셀 형성부의 USG막 제거 시 게이트 전극의 측벽 일부를 노출시킴으로써 실리사이드 면적을 증가시켜 게이트 전극의 면적 저항을 줄일 수 있다.
Claims (9)
- 메모리 셀 형성부와 로직 소자 형성부로 구성되는 반도체 기판 내에 소자 분리막을 형성하는 단계;상기 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측 반도체 기판내에 활성 영역을 형성하는 단계;상기 메모리 셀 형성부의 상기 게이트 전극 상면 및 상기 로직 소자 형성부의 상기 게이트 전극 상면과 상기 로직 소자 형성부의 상기 활성 영역 표면에 실리사이드 막을 형성하는 단계; 및상기 실리사이드 막이 형성된 반도체 기판 전면에 상기 소자 분리막과 식각 선택비가 다른 콘택 식각 저지막을 형성하는 단계를 포함하는 선택적 실리사이드 막 형성 방법.
- 제1 항에 있어서, 상기 실리사이드 막을 형성하는 단계는,상기 게이트 전극이 형성된 상기 반도체 기판 전면에 제1 실리사이드 저지막을 형성하는 단계;적어도 상기 게이트 전극 상면의 제1 실리사이드 저지막이 노출되도록 상기 제1 실리사이드 저지막과 식각선택비가 다른 제2 실리사이드 저지막을 형성하는 단계;상기 메모리 셀 형성부의 상기 게이트 전극 상면의 상기 제1 실리사이드 저지막을 식각하는 단계;상기 메모리 셀 형성부의 상기 제2 실리사이드 저지막을 식각하는 단계;상기 로직 소자 형성부의 상기 게이트 전극의 상면 및 상기 활성 영역 표면이 노출되도록 상기 제2 실리사이드 저지막 및 상기 제1 실리사이드 저지막을 식각하는 단계;상기 메모리 셀 형성부 및 상기 로직 소자 형성부의 제2 실리사이드 저지막 제거 후, 반도체 기판 전면에 고융점 금속막을 형성하고 열처리하여 실리사이드 막을 형성하는 단계;상기 실리사이드 반응이 일어나지 않은 상기 고융점 금속막을 제거하는 단계를 포함하는 선택적 실리사이드 막 형성 방법.
- 제2 항에 있어서, 상기 열처리 단계는 제1 온도에서 1차 열처리하는 단계; 및상기 1차 열처리 후 상기 제1 온도보다 높은 제2 온도에서 2차 열처리하는 단계를 포함하는 선택적 실리사이드 막 형성 방법.
- 제1 항에 있어서, 상기 콘택 식각 저지막은 PE-SiON, PE-SiN 및 이들의 적층막 중 선택된 어느 하나인 선택적 실리사이드막 형성 방법.
- 제2 항에 있어서, 상기 제1 실리사이드 저지막은 SiN인 선택적 실리사이드막 형성 방법.
- 제2 항에 있어서, 상기 제2 실리사이드 저지막은 유에스지(Undoped Silicon Glass;USG)인 선택적 실리사이드막 형성 방법.
- 제2 항에 있어서, 상기 제1 실리사이드 저지막을 건식 식각하는 선택적 실리사이드막 형성 방법.
- 제2 항에 있어서, 상기 제2 실리사이드 저지막을 습식식각 또는 건식식각하는 선택적 실리사이드 형성 방법.
- 상기 콘택 식각 저지막을 형성하는 단계를 상기 1차 열처리 단계와 상기 2차 열처리 단계 사이에 실시하는 청구항 3의 선택적 실리사이드막 형성 방법.
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| KR20020041581A true KR20020041581A (ko) | 2002-06-03 |
Family
ID=19701928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000071239A KR20020041581A (ko) | 2000-11-28 | 2000-11-28 | Ｍｄｌ의 선택적 실리사이드 막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020041581A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492155B1 (ko) * | 2002-08-08 | 2005-06-01 | 삼성전자주식회사 | 반도체 소자의 실리사이드막 형성방법 |
-
2000
- 2000-11-28 KR KR1020000071239A patent/KR20020041581A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492155B1 (ko) * | 2002-08-08 | 2005-06-01 | 삼성전자주식회사 | 반도체 소자의 실리사이드막 형성방법 |
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