KR20020032442A - 다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치 및전자 장치 - Google Patents

다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치 및전자 장치 Download PDF

Info

Publication number
KR20020032442A
KR20020032442A KR1020017016704A KR20017016704A KR20020032442A KR 20020032442 A KR20020032442 A KR 20020032442A KR 1020017016704 A KR1020017016704 A KR 1020017016704A KR 20017016704 A KR20017016704 A KR 20017016704A KR 20020032442 A KR20020032442 A KR 20020032442A
Authority
KR
South Korea
Prior art keywords
thin film
semiconductor thin
polycrystalline semiconductor
crystal grains
polycrystalline
Prior art date
Application number
KR1020017016704A
Other languages
English (en)
Other versions
KR100706136B1 (ko
Inventor
요시노부 기무라
다까히로 가모
요시유끼 가네꼬
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가나이 쓰토무
Publication of KR20020032442A publication Critical patent/KR20020032442A/ko
Application granted granted Critical
Publication of KR100706136B1 publication Critical patent/KR100706136B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

절연성 기판 표면에 비정질 반도체막을 형성한 후, 상기 비정질 반도체막에 레이저광을 조사하여 상기 비정질 반도체막을 결정화하여 다결정 반도체 박막을 형성하고, 그 후 상기 다결정 반도체 박막에 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 절연성 기판 이면 또는 상기 비정질 반도체막에 자외선을 조사하여 상기 비정질 반도체막을 용융 온도 이하로 가열함과 함께, 최근접 결정립 수가 6인 결정립이 가장 많이 형성되는 형상 선택 적합 레이저 에너지 밀도 Ec의 레이저광을 상기 비정질 반도체막면에 조사하여 다결정 반도체 박막으로 변환시키고, 그 후 상기 다결정 반도체 박막에 트랜지스터를 형성한다.
높은 수율로 또한 고속 동작의 박막 트랜지스터를 제작할 수 있다.

Description

다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치 및 전자 장치{POLYSILICON SEMICONDUCTOR THIN FILM SUBSTRATE, METHOD FOR PRODUCING THE SAME, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE}
종래의 화상 표시 장치 등에 이용되어 온 박막 트랜지스터(TFT)는 유리나 석영 등의 절연성 기판 상에 플라즈마 CVD법 등으로 형성한 비정질 실리콘 혹은 미결정 실리콘을 모재로 하여, 엑시머 레이저 어닐링 등의 용융 재결정화법으로 형성한 다결정 실리콘을 소자재로 하여 형성되어 있다.
종래 기술에 의한 반도체 장치(TFT)와 그 제조법에 대하여, 도 17의 (a) ∼ 도 17의 (d)를 이용하여 설명한다. 도 17의 (a)에 도시한 바와 같이, 유리 기판(201)의 일면 상에 비정질 실리콘 박막(202)을 퇴적한다.
이어서, 도 17의 (b)에 도시한 바와 같이, 비정질 실리콘 박막(202)의 표면을 선형상의 엑시머 레이저 광(204)으로 화살표의 방향(203)으로 주사하면, 비정질 실리콘 박막(202)은 엑시머 레이저 광(204)에 의해 가열되고, 비정질 구조로부터 다결정 구조로 변화한다. 비정질 실리콘막(202)의 표면 전체를 엑시머 레이저 광(204)으로 주사 가열하면, 도 17의 (c)에 도시한 바와 같은 다결정 실리콘 박막(205)이 형성된다. 도 17의 (c)에 있어서 다결정 실리콘 박막(205)은 실리콘 결정립으로 구성되어 있고, 결정립 사이에 결정입계(206)가 형성된다.
이상의 프로세스는 레이저 가열 프로세스라고 불리고 있다. 유리 등의 저융점 재료의 기판 상에 고품질인 다결정 실리콘 박막을 제조할 때에 이용된다. 이들에 관해서는, 예를 들면 "1996 Society for Information Display International Symposium Digest of Technical Papers, pp17-20"이나 "IEEE Transactions on Electron Devices, vol.43, no.9, 1996, pp.1454-1458" 등에 상세히 기재되어 있다.
도 17의 (c)의 다결정 실리콘 박막을 이용하여 트랜지스터(TFT)를 형성한 것이 도 17의 (d)이다.
다결정 실리콘 박막(205)의 상부에는 실리콘 산화막 등의 게이트 절연막(208)이 설치되어 있다. 또한, 소스 불순물 주입 영역(207), 드레인 불순물 주입 영역(209)이 설치되어 있다. 소스·드레인 불순물 주입 영역(207, 209) 및 게이트 절연막(208) 상에 게이트 전극을 설치함으로써 박막 트랜지스터가 형성된다.
도 18은 본 종래 기술에 의한 실리콘 결정립의 크기와 다결정 실리콘 박막의 요철의 조사 레이저 에너지에 대한 의존성(결정립의 크기의 레이저 에너지 밀도 의존성(301))을 나타내고 있다. 레이저 에너지 밀도가 200mJ/㎠ 이하인 에너지에서는, 실리콘은 결정화하지 않지만, 200mJ/㎠를 넘으면 결정화가 시작되어, 결정립의 크기는 레이저 에너지 밀도의 증가와 함께 커진다.
그러나, 레이저 에너지 밀도가 250mJ/㎠를 넘으면, 실리콘 결정립은 작아지게 된다. 양호한 특성을 갖는 다결정 실리콘 박막 트랜지스터를 제작하기 위해서는 실리콘 결정립을 크게 하면 되기 때문에, 레이저의 에너지 밀도를 250mJ/㎠로 한다.
상기 종래에서의 레이저 에너지 밀도의 값은 비정질 실리콘막의 성질(예를 들면, 성장법, 막 두께)에 의존하기 때문에, 다른 경우도 있다. 이들에 관해서는, 예를 들면 "Applied Physics Letters, vol.63, no.14, 1993, pp.1969-1971" 등에 자세히 기재되어 있다.
또한, 결정립의 대입경화을 위해서, 400℃에서의 기판 가열을 행하여 레이저 조사를 행하면 된다. 이것은 기판을 가열함으로써, 응고 속도가 저감하고, 입경이 500㎚ 정도까지 커진다. 또한, 레이저광의 단부에서는 온도 경사가 생기기 때문에 결정립의 사이즈에 불균일성이 현저해진다. 이것을 막기 위해서 레이저를 오버랩시키면서 조사하면 된다. 이들에 관해서는 "전자 정보 통신 학회 논문지 C-II Vol.J76-C-II, 1993, pp.241-248"에 보고되고 있다.
또한, 결정립의 크기를 균일하게 하기 위해, 최초로 약한 에너지 밀도로 제1레이저 조사를 하고, 그 후 결정화에 필요한 강한 에너지 밀도로 제2 레이저 조사를 행한다. 이러한 2단계 레이저 조사는 제1 레이저 조사로 결정종을 형성하고, 제2 레이저 조사로 결정화시키는 것이다. 이 경우, 균일성은 향상하지만, 결정입경은 작아진다. 이에 관해서는, "제42회 레이저 열 가공 연구회 논문집, 1997, pp.121-130"에 보고되어 있다.
〈발명의 개시〉
상기 종래 기술은 하기의 문제점이 있는 것이 판명되었다.
게이트 전극 아래의 실리콘의 채널 영역에 결정입계가 많이 존재하면, 그 불균일성 때문에 전도 캐리어의 산란 등에 의해, 캐리어 이동도 μ가 수 ㎠/V·s로 저하하는 경우가 있다.
또한, 게이트 전극 아래의 실리콘의 채널 영역에 존재하는 결정입계의 밀도에 변동이 있으면, 개개의 트랜지스터에서 임계 전압 Vth가 수V 정도까지 변동된다.
또한, 게이트 전극 아래의 실리콘의 채널 영역의 결정립의 크기에 불균일이 있으면, 개개의 트랜지스터에서 캐리어 이동도 μ에 변동이 생긴다.
또한, 게이트 전극 아래의 실리콘의 채널 영역에 결정 입계의 요철이 있으면, 개개의 트랜지스터에서 성능에 변동이나 열화가 생긴다.
또한, 다결정 영역에 불순물을 주입하면 결정 입계에 불순물이 편석하기 때문에 캐리어 농도를 제어하는 것이 곤란하다.
본 발명자는 종래 수법으로 제작되어 있는 다결정 반도체 박막의 결정립의분포에 대하여 관찰 검토하였다. 도 19는 박막 트랜지스터의 제조에 이용되어 있는 종래의 다결정 반도체 박막 기판에서의 다결정 반도체 박막의 결정립의 배치 상태를 나타내는 도면이다.
이 도 19는 현미경 사진을 기초로 한 도면으로, 도면에 도시한 바와 같이 결정립(250)은 삼각형, 사각형, 오각형, 육각형, 칠각형, 팔각형의 여러 가지 모양이 되고 있고 육각형 결정립(251)이 가장 많다. 이 육각형 결정립(251)의 수는 30 ∼ 40% 정도로 되어 있는 것을 알 수 있다. 여기서, 평가 영역으로서, 1변 10㎛의 정방형 영역을 취하여 임의의 장소에서 측정하였다.
본 발명자는 삼각형, 사각형, 오각형의 수를 줄이고, 줄인 만큼 육각형의 결정립을 많게 함으로써, 다결정 반도체 박막에서의 결정립을 균일화할 수는 없는지, 즉 박막 트랜지스터의 특성의 향상 및 균일화를 도모할 수는 없는 것인지를 연구하였다.
그래서, 비정질 실리콘막에 조사하는 레이저 에너지 밀도와 형성되는 결정립의 형상과의 관계를 조사한 바, 각 형상마다 가장 그 형상을 많이 발생시키는 레이저 에너지 밀도(형상 선택 적합 레이저 에너지 밀도 Ec)가 존재하는 것을 발견하였다. 즉, 사각형을 많이 발생시키는 레이저 에너지 밀도, 오각형을 많이 발생시키는 레이저 에너지 밀도, 육각형을 많이 발생시키는 레이저 에너지 밀도가 존재하는 것을 알 수 있었다.
본 발명은 상기 발견에 기초하는 형상 선택 적합 레이저 에너지 밀도 Ec에 의한 결정화 수법을 도입한 발명으로, 다결정 반도체 박막의 결정립을 육각형으로하고, 또한 육각형의 점유율을 50 ∼ 100%로 하는 것이다.
본 발명의 목적은 결정립의 크기 및 캐리어 농도가 균일하고 또한 표면이 평탄한 다결정 반도체 박막을 제공하는 데 있다.
본 발명의 다른 목적은 특성이 양호하고 또한 특성의 변동이 작은 박막 트랜지스터를 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 박막 트랜지스터를 갖는 반도체 장치를 내장한 특성이 양호한 전자 장치를 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에서 명확해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
상기 (1)의 수단에 따르면, 절연성 기판과, 상기 절연성 기판의 일면에 다결정 반도체 박막이 형성되어 이루어진 다결정 반도체 박막 기판에 있어서, 상기 다결정 반도체 박막을 형성하는 결정립은 50 ∼ 100%가 육각형으로 되어 있다. 상기 다결정 반도체 박막 표면 및 내부의 결정입계의 전자 궤도는 결합하고 있다. 상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하이다. 상기 절연성 기판은 유리 기판이며, 상기 다결정 반도체 박막은 다결정 실리콘막이다.
이러한 다결정 반도체 박막 기판은 이하의 방법에 의해 제조된다. 절연성 기판의 표면에 비정질 반도체막을 형성한 후, 상기 비정질 반도체막에 레이저광을 조사하여 상기 비정질 반도체막을 결정화하여 다결정 반도체 박막을 형성하는 다결정 반도체 박막 기판의 제조 방법에 있어서, 상기 절연성 기판 이면 또는 상기 비정질 반도체막에 자외선을 조사하여 상기 비정질 반도체막을 용융 온도 이하로 가열함과 함께, 결정립이 가장 많이 육각형으로 형성되는 형상 선택 적합 레이저 에너지 밀도 Ec의 레이저광을 상기 비정질 반도체막 면에 반복하여 조사하여 다결정 반도체 박막으로 변환시킨다.
상기 비정질 반도체막면에 형상 선택 적합 레이저 에너지 밀도 Ec에 의한 제1 레이저 조사를 복수회 반복하여 행한 후, 상기 제1 레이저 조사의 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 제2 레이저 조사를 복수회 반복하여 행한다. 상기 제1 레이저 조사 및 제2 레이저 조사는 상기 비정질 반도체막면을 따라 레이저광을 주사시키면서 행한다. 상기 레이저광 조사의 주기와 상기 자외선 가열의 주기를 동기하여 행한다. 상기 레이저광 조사를 엑시머 레이저로 행함과 함께, 엑시머 레이저로부터 방사한 레이저광을 광학 부품으로 2개의 광로로 나누어서 한쪽은 지연되어 레이저광 조사 위치에 도달하도록 하고, 또한 광로 길이가 짧은 경로를 통하는 레이저광을 광 감쇠기를 통과시켜서 감쇠시켜서 상기 레이저광 조사 위치에 도달시켜서 상기 다결정 반도체 박막을 형성한다.
(2) 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치에 있어서, 상기 트랜지스터(박막 트랜지스터)는 상기 수단 (1)의 구성의 다결정 반도체 박막에 형성되어 있다.
이러한 반도체 장치는 이하의 방법에 의해 제조된다. 다결정 반도체 박막에 복수의 트랜지스터를 형성하여 반도체 장치를 제조하는 방법에 있어서, 상기 다결정 반도체 박막은 상기 수단 (1)의 구성에 의한 다결정 반도체 박막 기판의 제조 방법에 의해 제조한다.
(3) 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치를 내장한 전자 장치에 있어서, 상기 반도체 장치는 상기 수단 (2)의 구성의 반도체 장치로 구성되어 있다. 예를 들면, 전자 장치는 액정 표시 장치이고, 상기 반도체 장치는 액정 표시 패널의 각 화소를 동작시키는 트랜지스터나 주변 드라이버 회로를 구성하는 트랜지스터를 구비하고, 액정 표시 장치의 액정 표시 패널에 중첩되어 설치되어 있다.
(4) 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치를 내장한 전자 장치에 있어서, 예를 들면 전자 장치는 정보 처리 장치이고, 상기 반도체 장치의 각 트랜지스터에 의해 중앙 연산 회로부, 캐시 회로부, 메모리 회로부, 주변 회로부, 입출력 회로부, 버스 회로부 등이 형성되어 있다.
상기 (1)의 수단에 따르면, (a) 다결정 반도체 박막의 결정립은 그 50% ∼ 100%가 육각형 결정립으로 되고, 또한 입자경도 0.2 ∼ 0.3㎛로 균일해지기 때문에, 캐리어 이동도 μ가 향상함과 함께, 각 영역에서의 캐리어 이동도 μ의 변동이 적은 다결정 반도체 박막 기판을 제공할 수 있다.
(b) 다결정 반도체 박막 표면 및 내부의 결정입계의 전자 궤도는 결합하고 있기 때문에, 캐리어 이동도가 일정해짐과 함께, 개개의 트랜지스터의 신뢰성이 향상하는 효과가 얻어진다. 즉, 개개의 트랜지스터의 장기 수명화가 달성된다.
(c) 다결정 반도체 박막의 형성 시에, 반복하여 레이저광을 조사하는 것에의해서 다결정 반도체 박막의 표면의 요철은 작아지며, 평탄한 다결정 반도체 박막 기판을 제공할 수 있다.
(d) 다결정 반도체 박막의 형성 시에, 육각형을 형성하는데 가장 좋은 형상 선택 적합 레이저 에너지 밀도 Ec로 복수회 반복하여 레이저광 조사를 행하기 때문에, 비정질 반도체막은 순차 육각형의 결정원이 형성됨과 함께, 인접하는 육각형 결정립은 상호 회전 이동함으로 인해 인접하는 육각형 결정립과 순차 밀접하게 되고, 그 후 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 복수회 반복하여 레이저광 조사가 행해지기 때문에, 결정입계에 불순물이 편석하기 어렵게 되어 각 결정립의 캐리어 농도가 일정한다.
상기 (2)의 수단에 따르면, (a) 다결정 반도체 박막의 결정립은 그 50% ∼ 100%가 육각형 결정립으로 되고, 또한 입경도 0.2 ∼ 0.3㎛로 균일하게 되기 때문에, 트랜지스터(TFT)를 형성한 경우, 게이트 전극 아래의 실리콘의 채널 영역에서의 결정입계가 적어지고, 캐리어 이동도 μ가 향상함과 함께, 각 트랜지스터에서의 캐리어 이동도의 변동이 적어진다.
(b) 각 트랜지스터에 있어서 게이트 전극 아래의 실리콘의 채널 영역에 존재하는 결정입계의 밀도에 변동이 적어지고, 각 트랜지스터의 임계 전압 Vth가 균일하게 된다.
(c) 다결정 반도체 박막의 형성 시에, 반복하여 레이저광을 조사하기 때문에, 다결정 반도체 박막의 표면의 요철은 작아지고, 개개의 트랜지스터의 성능의 변동이 작아짐과 함께, 열화도 생기기 어려워져서, 트랜지스터의 장기 수명화를 달성할 수 있다.
(d) 다결정 반도체 박막의 형성 시에, 육각형을 형성하는 데 가장 좋은 형상 선택 적합 레이저 에너지 밀도 Ec로 복수회 반복하여 레이저광 조사를 때문에, 비정질 반도체막은 순차 육각형의 결정원이 형성됨과 함께, 인접하는 육각형 결정립은 상호 회전 이동함으로 인해 인접하는 육각형 결정립과 순차 밀접하게 되어, 그 후 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 복수회 반복하여 레이저광 조사가 행해지기 때문에 결정입계에 불순물이 편석하기 어려워져서, 각 결정립의 캐리어 농도가 일정하다. 이 결과 트랜지스터의 특성이 안정된다.
상기 (3)의 수단에 따르면, 액정 표시 패널의 각 화소를 동작시키는 복수의 트랜지스터는 모두 특성이 균일해지기 때문에 품질이 양호한 화상을 얻을 수 있다.
상기 (4)의 수단에 따르면, 유리 기판면에 형성되는 박막 트랜지스터에 의해, 중앙 연산 회로부, 캐시 회로부, 메모리 회로부, 주변 회로부, 입출력 회로부, 버스 회로부 등이 형성되어 있기 때문에, 박형으로 고기능의 정보 처리 장치를 제공할 수 있다.
본 발명은 다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치에 관한 것으로, 특히 다결정막(다결정 반도체 박막) 의 표층 부분에 트랜지스터(박막 트랜지스터: TFT)를 제조하는 기술 및 상기 박막 트랜지스터를 제조하기 위한 다결정 반도체 박막 기판 및 상기 박막 트랜지스터를 내장한 액정 표시 장치나 정보 처리 장치 등의 전자 장치의 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
도 1은 본 발명의 일 실시예(실시예 1)인 다결정 반도체 박막의 제조 상태를 나타내는 모식적 단면도.
도 2는 본 실시예 1의 다결정 반도체 박막의 제조 방법을 나타내는 모식적 단면도.
도 3은 본 실시예 1의 다결정 반도체 박막 기판을 나타내는 사시도.
도 4는 본 실시예 1의 다결정 반도체 박막 기판의 일부 단면을 나타내는 단면도.
도 5는 본 실시예 1의 다결정 반도체 박막 기판의 다결정 반도체 박막의 결정립 구성을 나타내는 모식적 평면도.
도 6은 다결정 반도체 박막의 제조에서의 결정립의 특질이나 제작 조건의 차이 등 분석 결과를 나타내는 그래프군.
도 7은 다결정 반도체 박막의 제조에서의 육각형 결정립과 레이저광 조사 횟수와의 상관을 나타내는 그래프와, 레이저광 조사 횟수와 다결정 반도체 박막의 표면의 요철과의 관계를 나타내는 그래프.
도 8은 레이저 에너지 밀도의 차이에 의한 결정립의 차이를 나타내는 모식도.
도 9는 반복하여 행하는 레이저광 조사에 의한 결정립의 성장 과정을 나타내는 모식도.
도 10은 본 실시예 1에 의해 제조된 트랜지스터(박막 트랜지스터)를 나타내는 모식적 단면도.
도 11은 본 실시예 1의 박막 트랜지스터의 제조 방법을 나타내는 모식적 단면도.
도 12는 본 발명의 다른 실시예(실시예 2)인 다결정 반도체 박막의 제조 상태를 나타내는 모식적 단면도.
도 13은 본 발명의 다른 실시예(실시예 3)인 다결정 반도체 박막의 제조 상태를 나타내는 모식적 단면도.
도 14는 본 발명의 다른 실시예(실시예 4)인 액정 표시 장치의 일부를 나타내는 모식적 사시도.
도 15는 본 발명의 다른 실시예(실시예 5)인 정보 처리 장치의 일부를 나타내는 모식적 사시도.
도 16은 도 15의 이점 쇄선원으로 둘러싸인 부분의 확대 모식도.
도 17은 종래의 박막 트랜지스터의 제조 방법을 나타내는 모식적 단면도.
도 18은 종래의 다결정 반도체 박막의 제조 방법에서의 레이저 에너지 밀도와 결정 입경과의 상관을 나타내는 그래프.
도 19는 종래의 다결정 반도체 박막 기판에서의 다결정 반도체 박막의 결정립 구성을 나타내는 모식도.
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 또, 발명의 실시예를 설명하기 위한 전 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복된 설명은 생략한다.
실시예 1
도 1 내지 도 11은 본 발명의 일 실시예(실시예 1)인 박막 트랜지스터를 갖는 반도체 장치의 제조 기술에 관계되는 도면이다. 특히 도 1 내지 도 9는 다결정 반도체 박막 기판의 제조에 관계되는 도면이고, 도 10 및 도 11은 상기 다결정 반도체 박막 기판을 이용하여 박막 트랜지스터를 제조하는 방법을 나타내는 도면이다.
도 2의 (a) ∼ 도 2의 (d)에 본 실시예 1의 다결정 반도체 박막의 형성 방법(과정)을 나타낸다.
최초에, 도 2의 (a)에 도시한 바와 같이, 가열판(606: 예를 들면, 카본 저항 가열 히터) 위에 절연체 기판(602: 예를 들면, 유리, 용융 석영, 사파이어, 플라스틱, 폴리이미드 등)을 재치한다. 그 후, 상기 절연체 기판(602) 위에 비정질 반도체막(601)(예를 들면, Si, Ge, SiGe 등)을 화학 기상 성장법이나 스퍼터법 등을 이용하여 퇴적시킨다. 상기 비정질 반도체막(601)의 두께는 60㎚ 이하가 바람직하다.
이어서, 도 2의 (b)에 도시한 바와 같이, 가열판(606)을 섭씨 백도 이상의 일정 온도로 한다. 이 때 상기 절연체 기판(602) 및 상기 비정질 반도체막(601)에 온도 불균형이 생기지 않도록 주의한다.
이어서, 상기 비정질 반도체막(601)의 표면을 제1 레이저 조사(제1 엑시머 레이저 조사: 604)(KrF, XeCl 등)로 조사하고, 화살표의 방향(603)으로 주사한다. 제1 엑시머 레이저 조사(604)의 에너지 밀도는, 후술과 같이 하여 설정되는 형상 선택 적합 레이저 에너지 밀도 Ec(360mJ/㎠)로 복수회 반복하여 행해진다. 또한, 제1 엑시머 레이저 조사(604) 후에, 상기 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도(예를 들면 320mJ/㎠)로 제2 레이저 조사(제2 엑시머 레이저 조사: 605)를 행한다. 예를 들면, 제1 엑시머 레이저 조사(604) 및 제2 엑시머 레이저 조사(605)는 각각 30 ∼ 60회 행해진다.
여기서, 본 발명자에 의해 설정되는 형상 선택 적합 레이저 에너지 밀도 Ec와 그 레이저광 조사에 의해 형성되는 다결정 반도체 박막 등에 대하여 설명한다.
도 6은 다결정 반도체 박막의 제조에서의 결정립의 특질이나 제작 조건의 차이 등의 분석 결과를 나타내는 그래프군으로, 도 6의 (a)는 결정립의 형상(N)과 수 밀도와의 상관을 나타내는 그래프, 도 6의 (b)는 N과 반값폭과의 상관을 나타내는 그래프, 도 6의 (c)는 레이저 에너지 밀도와 발생하는 형상(N)과의 상관을 나타내는 그래프이다.
도 7은 다결정 반도체 박막의 제조에서의 육각형 결정립과 레이저광 조사 횟수와의 상관을 나타내는 그래프와, 레이저광 조사 횟수와 다결정 반도체 박막의 표면의 요철과의 관계를 나타내는 그래프이다.
비정질 반도체막을 레이저 가열에 의해 결정화하여 다결정 반도체 박막을 제조하는 종래의 방법에 의한 결정립의 일례는 상술한 바와 같이 삼각형, 사각형, 오각형, 육각형, 칠각형, 팔각형으로 된다. 그 분포는 도 6의 (a)에 도시된 바와 같다. 동일 그래프는 횡축에 N을 취하고, 종축에 수밀도를 취한다.
N은 임의의 결정립의 최근접 결정립의 수이다. N에 대하여 통계 분포를 조사하면, 도 6의 (a)에 도시한 바와 같이 정규 분포가 된다. 이 정규 분포의 반값폭은 다결정막의 균일성에 대응하고 있고, 반값폭이 좁을수록 다결정막은 균일해진다.
도 6의 (b)는 반값폭과 N의 관계를 나타내고 있다. 반값폭은 N=6으로 극소치를 취한다. N=6은 결정립(상기 임의의 결정립)의 표면 형상이 육각형인 것과 등가이다.
도 6의 (c)는 상기 비정질 반도체막을 섭씨 백도 이상으로 하여, 레이저 가열했을 때의 레이저 에너지 밀도와 N과의 관계이다. 에너지 밀도가 Ec일 때 N은 6이 된다. 즉, 레이저 에너지 밀도가 Ec인 경우, 결정립은 육각형 결정립으로 되기 쉬운 것이 판명되었다. 그래서, 이 Ec를 형상 선택 적합 레이저 에너지 밀도 Ec로 한다.
도 7의 (a)는 상기 비정질 반도체막을 섭씨 백도 이상으로 하여, 레이저의 에너지 밀도가 Ec 이하의 하에서 레이저광 조사를 행한 경우에서의 최적의 레이저광 조사 횟수 M이 Mc인 것을 나타내고 있다.
도 7의 (b)는 상기 비정질 반도체막을 섭씨 백도 이상으로 하여, 레이저의 에너지 밀도가 Ec 이하의 하에서 레이저 조사(제2 레이저 조사)를 행한 경우에서의 레이저광 조사 횟수 M과 다결정 반도체 박막 표면의 요철과의 관계이다. 여기서 요철은 마루와 골 간의 최대 길이로 정의한다. 구체적으로는, 결정입계의 각(角)에서의 마루와 골 간의 길이가 그것에 상당한다. M의 증가에 따라 요철이 5㎚ 이하로 감소한다. 또한, 결정입계의 화학 결합이 재결합한다.
도 8의 (a) ∼ 도 8의 (c)는 레이저 에너지 밀도의 차이에 의한 다결정 반도체 박막에서의 결정립의 형태의 차이를 나타내는 도면이다. 이 도 8은 현미경 사진을 기초로 하여 얻은 도면이다.
도 8의 (a)는 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 형성된 다결정 반도체 박막에서의 결정립 상태를 나타내는 것이다. 이 도면에서부터 알 수 있듯이, 결정립은 육각형이 많지만, 삼각형, 사각형, 오각형 등이 존재하고 있다. 육각형 결정립은 30 ∼ 40% 정도 이하이다.
도 8의 (b)는 형상 선택 적합 레이저 에너지 밀도 Ec로 반복하여 레이저광 조사하면서 다결정 반도체 박막으로 한 예이다. 이것은 형상 선택 적합 레이저 에너지 밀도 Ec로 제1 레이저 조사를 복수회 반복하여 행한 후, 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 에너지 밀도로 제2 레이저 조사를 반복하여 행한 예이다. 예를 들면, 제1 레이저 조사의 레이저 에너지 밀도는 360mJ/㎠(형상 선택 적합 레이저 에너지 밀도 Ec)이고, 제2 레이저 조사의 레이저 에너지 밀도는 320mJ/㎠이다. 이 예에서는 반복 조사 횟수를 증대시킴으로써, 육각형 결정립을 50 ∼ 100% 정도로 할 수 있다. 또한, 육각형 결정립은 0.2 ∼ 0.3㎛ 직경 정도로 균일해진다.
이 다결정 반도체 박막을 구성하는 결정립의 50 ∼ 100%의 표면 형상이 육각형인 것의 확인은, 다결정 반도체 박막의 중심을 포함하는 1변 10㎛의 정방형의 평가 영역을 취하고, 예를 들면 주사 전자 현미경 관찰에 의해 행하였다. 이 평가 영역의 관찰 결과는 다결정 반도체 박막 표면 전체의 결정립의 상태를 반영하고 있다.
상기 제1 레이저 조사에서는 1 내지 소정 횟수 반복하여 레이저광 조사를 행하면, 결정립은 순차 육각형 결정립이 발생하고, 그 후는 도 9의 (a)에 도시한 바와 같이 회전이나 이동을 계속해서, 도 9의 (b)에 도시한 바와 같이 인접하는 육각형 결정립의 각 변이 일치하도록 된다. 또한, 이 레이저광 조사에 따르면, 결정립의 계면에 불순물이 편석하기 어려워지고, 각 결정립의 캐리어 농도가 일정한다.
또, 도 9의 (a)에 도시한 바와 같이, 육각형 결정립(251) 사이에 소결정립(1001)이 발생하여도, 반복하여 행해지는 제1 레이저 조사 단계 및 제2 레이저 조사 단계로 주위의 큰 육각형 결정립(251)과 합체하여 소멸한다.
또한, 제2 레이저 조사 단계에서, 계속해서 형상 선택 적합 레이저 에너지 밀도 Ec로 레이저광 조사를 행해도 된다.
도 8의 (c)는 형상 선택 적합 레이저 에너지 밀도 Ec보다도 높은 레이저 에너지 밀도로 레이저광 조사를 행한 예로, 이 경우에는 결정의 재용융이 발생하고, 결정입계가 재결합하여 섬 형상으로 대립화(大粒化)한다.
최초의 레이저광 조사 후, 다결정 반도체 박막(640)의 표면에는 기복(610)이 형성되며, 결정입계(611)가 형성된다. 상기 결정입계(611)에는 부대결합(不對結合)이 있다. 또한, 도 2의 (b) ∼ 도 2의 (d)에 도시한 바와 같이, 레이저광 조사의 횟수의 증대에 따라, 결정입계는 참조 부호 611, 621, 631로 순차 가늘어짐과 함께, 표면 기복도 참조 부호 610, 620, 630으로 순차 평탄화된다.
이상의 방법에 의해, 도 3에 도시한 바와 같은 다결정 반도체 박막 기판(260)을 제조할 수 있다. 도 4는 다결정 반도체 박막 기판(260)의 일부를 나타내는 단면도이다.
이 도 4에서도 알 수 있듯이, 표면이 평탄한 다결정 반도체 박막(640)이 형성된다. 또한, 다결정 반도체 박막(640)의 결정립도, 도 5에 도시한 바와 같이,그 대부분이 육각형 결정립(251)으로 된다. 제조 방법에 의해 육각형 결정립(251)을 50 ∼ 100%로 할 수 있다.
여기서, 엑시머 레이저 조사에 대하여 도 1을 참조하면서 설명한다. 엑시머 레이저 장치는 하부에 자외선 램프 가열 장치(106)를 구비하고, 이에 대응하는 상부에는 엑시머 레이저(엑시머 레이저 발생기: 101)를 구비한다. 이들 자외선 램프 가열 장치(106) 및 엑시머 레이저(101)는 제어 장치(107)에 의해서 제어된다.
상면에 비정질 반도체막(비정질 실리콘막: 601)을 갖는 절연체 기판(유리 기판: 602)은 자외선 램프 가열 장치(106) 상에 배치되며, 자외선 램프 가열 장치(106)에 의해서 예비 가열된다. 또한, 엑시머 레이저(101)로부터는 레이저광(엑시머 레이저 광: 660)이 조사된다. 절연체 기판(602)을 지지하는 도시하지 않은 스테이지는 엑시머 레이저(101)에 대하여 상대적으로 이동하기 때문에, 절연체 기판(602) 상면의 비정질 반도체막(601) 전역에 엑시머 레이저 광(660)을 조사하여, 다결정 반도체 박막화가 가능해진다.
본 실시예 1에서는 제1 엑시머 레이저 조사(604), 제2 엑시머 레이저 조사(605)와의 2단계에 걸쳐서 레이저광 조사가 행해진다. 각각의 단계에서는 30 ∼ 60회 정도 반복하여 레이저광 조사가 행해진다. 또한, 제1 엑시머 레이저 조사(604)에서는 형상 선택 적합 레이저 에너지 밀도 Ec로 레이저광 조사가 행해지며, 제2 엑시머 레이저 조사(605)에서는 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 레이저광 조사가 행해진다. 제2 엑시머 레이저 조사(605)에 있어서는 일정한 레이저 에너지 밀도로 행해도 되며, 또한 도중에 서서히 레이저 에너지 밀도를 낮게 하면서 레이저광 조사를 행해도 된다.
본 실시예 1의 다결정 반도체 박막 기판의 제조 방법에 따르면, 다결정 반도체 박막(640)의 결정립(250)은 그 50% ∼ 100%가 육각형 결정립(251)으로 되고, 또한 입경도 0.2 ∼ 0.3㎛로 균일해지기 때문에, 캐리어 이동도 μ가 향상됨과 함께, 각 영역에서의 캐리어 이동도 μ의 변동이 적은 다결정 반도체 박막 기판을 제공할 수 있다. 캐리어 이동도 μ는, 예를 들면 200 ∼ 300 ㎠/V·s 정도로 높일 수 있다.
또한, 다결정 반도체 박막 표면 및 내부의 결정입계의 전자궤도는 결합하고 있기 때문에, 캐리어 이동도가 일정해짐과 함께, 개개의 트랜지스터의 신뢰성이 향상하는 효과가 얻어진다.
또한, 다결정 반도체 박막(640)의 형성 시에, 반복하여 레이저광을 조사하기 때문에, 다결정 반도체 박막(640)의 표면의 요철은 작아지고, 평탄한 다결정 반도체 박막 기판을 제공할 수 있다. 예를 들면, 상기 요철은 5㎚ 이하로 억제할 수 있다.
또한, 다결정 반도체 박막(640)의 형성 시에, 육각형을 형성하는 데 가장 좋은 형상 선택 적합 레이저 에너지 밀도 Ec로 복수회 반복하여 레이저광 조사를 행하기 때문에, 비정질 반도체막에는 순차 육각형의 결정원이 형성됨과 함께, 인접하는 육각형 결정립은 상호 회전 이동함으로 인해 인접하는 육각형 결정립(251)과 순차 밀접하게 되어, 그 후 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 복수회 반복하여 레이저광 조사가 행해지기 때문에 결정입계에불순물이 편석하기 어려워지고 각 결정립의 캐리어 농도가 일정하다.
또, 실시예에서의 자외선 램프 가열 및 레이저 가열 시의 분위기는 진공이나 불활성 가스(예를 들면, 아르곤, 크립톤, 헬륨)나 질소 가스나 상관없다.
이어서, 박막 트랜지스터의 제조 방법에 대하여 설명한다. 예를 들면, 도 11의 (a)에 도시한 바와 같이, 표면에 다결정 반도체 박막(다결정 실리콘막: 640)을 갖는 절연체 기판(유리 기판: 602)을 준비한다. 도 11의 예에서는, 도 3에서 나타내는 다결정 반도체 박막 기판(260)과는 다르지만, 절연체 기판(602)과 다결정 반도체 박막(640) 사이에 실리콘 산화막(651)을 버퍼층으로 하여 샌드위치한 구조로 되어 있다. 버퍼층은 없어도 되지만, 본 실시예 1에서는 버퍼층이 있는 다결정 반도체 박막 기판(260)으로 박막 트랜지스터를 제조하는 방법에 대하여 설명한다.
도 11의 (a)에 도시한 바와 같이, 트랜지스터의 채널 영역(672)을 형성하기 위해 포토레지스트막(670)을 선택적으로 설치하고, 그 후에, 인(P)을 다결정 반도체 박막(640)에 주입하고, 또한 어닐링 처리하여 n형의 불순물 영역(671)을 형성한다. 이 불순물 영역(671)이 소스 영역 또는 드레인 영역이 된다. 또한, 필요하다면, 상기 다결정 반도체 박막(640)에는 다결정 반도체 박막을 형성하는 단계에서 소정의 불순물을 도핑시켜둔다.
이어서, 도 11의 (b)에 도시한 바와 같이, 선택 에칭을 행하고, 채널 영역(672)의 양측에 각각 소정 길이 불순물 영역(671)을 연장시키도록 한다.
이어서, 도 11의 (b)에 도시한 바와 같이, 절연체 기판(602)의 상면 전역에 실리콘 산화막을 형성하여 게이트 절연막(673)으로 한다.
이어서, 도 11의 (b)에 도시한 바와 같이, 상기 채널 영역(672) 상에 게이트 전극(674)을 형성한다.
또, 불순물 확산을 앞에서와 같이 행하지 않고, 게이트 절연막(673)을 형성하고, 게이트 전극(674)을 형성한 후, 게이트 전극(674)을 마스크로 하여 인을 다결정 반도체 박막(640)에 주입하여 소스 영역이나 드레인 영역이 되는 불순물 영역(671)을 형성해도 된다.
이어서, 절연체 기판(602)의 상면 전역에 층간 절연막(675)을 형성한 후, 컨택트 홀을 형성하고, 불순물 영역(671)에 접속되는 전극(소스 전극, 드레인 전극)(676)이나 도시하지 않은 게이트 배선 전극을 형성한다. 또한, 도시는 하지 않았지만, 트랜지스터는 패시베이션막으로 덮어지고, 또한 패시베이션막의 일부는 제거되어 외부 전극이 노출하게 된다.
도면에서는 트랜지스터는 1개밖에 도시하지 않았지만, 실제로는 복수 형성된다.
본 실시예 1에 의한 트랜지스터는 다결정 반도체 박막(640)의 결정립(250)은 그 50% ∼ 100%가 육각형 결정립(251)으로 되며, 또한 입자경도 0.2 ∼ 0.3㎛로 균일해지기 때문에, 트랜지스터(TFT)를 형성한 경우, 게이트 전극 아래의 실리콘의 채널 영역에서의 결정입계가 적어지며, 캐리어 이동도 μ가 향상함과 함께, 각 트랜지스터에서의 캐리어 이동도의 변동이 적어진다. 캐리어 이동도 μ는, 예를 들면 200 ∼ 300㎠/V·s 정도로 높일 수 있다.
또한, 각 트랜지스터에 있어서 게이트 전극 아래의 실리콘의 채널 영역에 존재하는 결정입계의 밀도로 변동이 적어지고, 각 트랜지스터의 임계 전압 Vth가 균일하게 된다. 임계 전압 Vth의 변동을 0.1V 이하로 억제할 수 있다.
또한, 다결정 반도체 박막(640)의 형성 시에, 반복하여 레이저광을 조사하기 때문에, 다결정 반도체 박막 표면의 요철은 작아지고, 개개의 트랜지스터의 성능의 변동이 작아짐과 함께, 열화도 생기기 어려워지고, 트랜지스터의 장기 수명화를 달성할 수 있다.
또한, 다결정 반도체 박막(640)의 형성 시에, 육각형을 형성하는 데 가장 좋은 형상 선택 적합 레이저 에너지 밀도 Ec로 복수회 반복하여 레이저광 조사를 행하기 때문에, 비정질 반도체막은 순차 육각형의 결정원이 형성됨과 함께, 인접하는 육각형 결정립은 상호 회전 이동함으로 인해 인접하는 육각형 결정립과 순차 밀접해지고, 그 후 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로 복수회 반복하여 레이저광 조사가 행해지기 때문에, 결정입계에 불순물이 편석하기 어려워지고, 각 결정립의 캐리어 농도가 일정한다. 이 결과 트랜지스터의 특성이 안정된다.
또한, 트랜지스터의 채널 영역에는 형태 및 크기가 균일한 결정립이 형성되고, 또한 결정입계의 화학 결합이 재결합하고 있어 표면의 요철이 작기 때문에, 반도체와 게이트 절연막과의 계면 준위 밀도가 저하하여, 임계 전압 Vth를 내릴 수 있다. 또한 마찬가지의 이유에 의해 단채널화에 의한 변동을 억제할 수 있다.
본 실시예에서는 다결정 반도체 박막에서의 결정립은 크기가 가지런한 육각형 결정립으로 되어 있기 때문에, 캐리어 이동도가 높고 또한 그 변동이 작으며 또한 임계 전압 Vth의 변동이 작기 때문에, 복수의 트랜지스터를 제조한 경우, 각 트랜지스터의 특성 변동이 작고, 반도체 장치의 제조 수율의 향상을 도모할 수 있다. 따라서, 반도체 장치의 제조 비용의 저감이 달성할 수 있다.
실시예 2
도 12는 본 발명의 다른 실시예(실시예 2)인 다결정 반도체 박막의 형성 상태를 나타내는 모식도이다.
본 실시예 2의 엑시머 레이저 장치에서는, 도 12에 도시한 바와 같이, 하부의 자외선 램프 가열 장치(106)와, 상부 엑시머 레이저(엑시머 레이저 발생기: 101) 사이에 상면에 비정질 반도체막(비정질 실리콘막: 601)을 갖는 절연체 기판(유리 기판: 602)을 배치하고, 상기 제어 장치(107)에 의해 상기 자외선 램프 가열 장치(106)와 엑시머 레이저(101)를 제어한다. 자외선 램프 가열 장치(106)로 예비 가열을 행하고, 엑시머 레이저(101)로부터 방사되는 레이저광(160)으로 비정질 반도체막(601)을 다결정 반도체 박막으로 형성한다.
본 실시예 2에서는 제어 장치(107)를 이용하여, 자외선 램프 가열 장치(106)와 엑시머 레이저(101)를 제어하고, 자외선의 발광 간격과 엑시머 레이저 조사를 동기시킨다. 이 경우, 절연체 기판(602)과 비정질 반도체막(601) 사이에 발생하는 열 왜곡을 억제할 수 있다.
실시예 3
도 13은 본 발명의 다른 실시예(실시예 3)인 다결정 반도체 박막의 형성 상태를 나타내는 모식도이다. 도 3은 특히 엑시머 레이저의 레이저광 조사 구성에대하여 설명한다.
엑시머 레이저(101)로부터 방사되는 레이저광(110)을, 샘플 스테이지(122) 상에 재치되는 절연체 기판(602) 상면의 비정질 반도체막(601)에 조사하지만, 본 실시예 3에서는 엑시머 레이저(101)로부터 방사한 레이저광(110)을 광학 부품으로 2개의 광로로 나누어서 한쪽은 지연되어 레이저광 조사 위치에 도달하도록 하고 있다.
즉, 엑시머 레이저(101)로부터 출사한 레이저광(110)은 하프 미러(102)로 2개의 광로로 나누어져, 한쪽은 미러(103, 105)를 통하여 레이저광 조사 위치에 도달하고, 다른 쪽은 하프 미러(102)에서 반사된 후에는 직접 레이저광 조사 위치에 도달하도록 되어 있다.
이에 따라, 광로 길이가 짧은 광로를 통해서 온 레이저광(112)으로 비정질 반도체막(601)의 예비 가열을 할 수 있고, 광로 길이가 긴 광로를 통하여 지연되어 온 레이저광(111)과 함께 비정질 반도체막(601)을 용융하도록 되어 있다.
여기서, 제1 레이저 조사 단계로서 형상 선택 적합 레이저 에너지 밀도 Ec로의 레이저광 조사를 반복하여 복수회 행하고, 계속해서 제2 레이저 조사 단계로서 형상 선택 적합 레이저 에너지 밀도 Ec보다도 낮은 레이저 에너지 밀도로의 레이저광 조사를 반복하여 복수회 행함으로써, 상기 실시예와 마찬가지로 양질의 다결정 반도체 박막 기판을 제조할 수 있다.
실시예 4
본 실시예 4에서는 상기 실시예에 의해 제조되는 트랜지스터(박막 트랜지스터)를 내장한 전자 장치에 대하여 설명한다.
도 14는 본 발명의 다른 실시예(실시예 4)인 액정 표시 장치의 일부를 나타내는 모식적 사시도이다.
본 실시예 4는 다결정 반도체 박막 기판(260)(절연체 기판(602)의 상면에 형성된 비정질 반도체막(601))에 복수의 트랜지스터(박막 트랜지스터)(18)를 형성한 반도체 장치(40)를 화상 표시 장치(전자 장치)에 내장한 예에 대하여 설명한다.
도 14는 화상 표시 장치의 일부를 나타내는 분해 상태의 사시도이다. 도 14에 도시한 바와 같이, 다결정 반도체 박막 기판(260)의 상면에 일련의 트랜지스터 열을 형성한 반도체 장치(40) 상에 액정을 배치하고, 화소(23)를 구성하는 표시 패널(22)이 중첩되어 유리 밀봉되는 구성으로 되어 있다. 각 화소(23)에는 각각 화소 드라이버로서의 트랜지스터(18)가 대응하고, 중첩에 의해 트랜지스터(18)의 소스 전극과 화소(23)의 화소 전극이 접속되게 되어 있다.
화소(23)가 배열된 영역으로부터 떨어져 있는 주변 영역에는 어드레스 디코더, 디지털/아날로그 변환 회로, 컨트롤러 등의 주변 드라이버 회로(19)가 설치되어 있다. 또, 참조 부호 10, 21은 트랜지스터 형성 영역이다.
이러한 전자 장치는 화소(23)에 대응하는 각 트랜지스터(18)의 채널 영역은 실시예 1에서 설명한 바와 같이, 결정립의 크기가 가지런하기 때문에, 캐리어 이동도가 일정해짐과 함께, 임계 전압 Vth도 일정화하기 때문에, 고성능의 화상 표시가 가능해지고, 대면적의 화상 표시 장치에서는 신뢰성을 향상시킬 수 있다.
실시예 5
도 15는 본 발명의 다른 실시예(실시예 5)인 정보 처리 장치의 일부를 나타내는 모식적 사시도, 도 16은 도 15의 이점 쇄선원으로 둘러싸인 부분의 확대 모식도이다.
본 실시예 5에서도 절연체 기판(602), 즉 유리 기판의 면 상에 실시예 1의 경우와과 마찬가지인 수법으로 사용에 제공되는 결정립을 형성하여 다결정 반도체 박막 기판(260)으로 한다.
정보 처리 장치(30)는 다결정 반도체 박막 기판(260)의 면 상에 형성된 각 회로에 의해 구성되어 있다. 즉, 도 15에 도시한 바와 같이, 다결정 반도체 박막 기판(260)의 면 상에 트랜지스터(18)나 도시하지 않은 수동 소자 등이 형성된다. 또한, 각 회로는 도시하지 않은 배선으로 접속되어 있음과 함께, 다결정 반도체 박막 기판(260)의 면 상에는 외부 단자가 형성되거나, 혹은 그 모서리에는 커넥터 등이 설치되는 구조로 되어 있다.
또한, 다결정 반도체 박막 기판(260)의 면 상의 각 회로 부분이나 배선 등은 패시베이션막으로 덮어져서 보호되고 있다. 참조 부호 10은 트랜지스터 형성 영역이다.
정보 처리 장치(30)는, 예를 들면 중앙 연산 회로부(24)와, 상기 중앙 연산 회로부(24)에 버스 회로부(29)를 통해 각각 접속되는 메모리 회로부(26), 입출력 회로부(28), 주변 회로부(27)와, 중앙 연산 회로부(24)에 접속되는 캐시 회로부(25)를 갖고 있다.
이러한 정보 처리 장치(30)에서는 각 트랜지스터를 다결정 반도체 박막에 형성하지만, 각 트랜지스터는 각각 결정립의 크기가 가지런하고, 채널 영역에서의 결정입계도 균일해지는 다결정 반도체 박막에 형성되기 때문에, 캐리어 이동도 μ가 높고 변동도 작고 또한 임계 전압 Vth의 변동도 작다.
따라서, 전계 효과 이동도가 종래의 다결정 반도체 박막에 형성한 것보다도 고속으로 됨과 함께, 정보 처리 장치(30)의 제조 비용의 저감도 달성할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되지는 않고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
또한, 이상의 설명으로서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용 분야인 화상 표시 장치나 정보 처리 장치에 적용한 경우에 대해 설명하였지만, 그것에 한정되지는 않고, 다른 전자 장치에도 적용할 수 있다.
본 발명은 적어도 다결정 반도체 박막을 사용하여 제조할 수 있는 전자 장치에는 적용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기의 그대로이다.
(1) 다결정 반도체 박막 기판에 있어서, 다결정 반도체 박막의 결정립을 균일한 크기의 육각형 결정립으로 하고, 또한 육각형 결정립의 점유율을 50 ∼ 100%로 할 수 있다.
(2) 다결정 반도체 박막 기판에 있어서, 다결정 반도체 박막에서의 결정립의 크기 및 캐리어 농도가 균일하고 또한 표면이 평탄한 다결정 반도체 박막 기판을제공할 수 있다.
(3) 특성이 양호하고 또한 특성의 변동이 작은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
(4) 캐리어 이동도가 높고 특성의 변동이 작은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
(5) 반도체 장치의 수율을 높일 수 있고, 반도체 장치의 제조 비용의 저감을 달성할 수 있다.
(6) 고속 성능이 양호한 액정 표시 장치나 정보 처리 장치 등의 전자 장치를 제공할 수 있다.

Claims (20)

  1. 절연성 기판과, 상기 절연성 기판의 일면에 다결정 반도체 박막이 형성되어 있는 다결정 반도체 박막 기판에 있어서,
    상기 다결정 반도체 박막을 형성하는 복수의 결정립 중에서 최근접 결정립 수가 6인 결정립의 수가 가장 많은 것을 특징으로 하는 다결정 반도체 박막 기판.
  2. 제1항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 다결정 반도체 박막 기판.
  3. 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치에 있어서,
    상기 다결정 반도체 박막을 형성하는 복수의 결정립 중에서 최근접 결정립 수가 6인 결정립의 수가 가장 많은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  5. 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치에 있어서,
    상기 다결정 반도체 박막에는 일변이 10㎛이고, 또한 결정립의 50 ∼ 100%가 최근접 결정립수 6인 정방형 영역이 상기 다결정 반도체 박막의 중심을 포함하도록 존재하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  7. 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치를 구비하고, 상기 복수의 트랜지스터의 임계 전압의 변동이 0.1V 이하인 것을 특징으로 하는 전자 장치.
  8. 제7항에 있어서,
    상기 다결정 반도체 박막을 형성하는 복수의 결정립 중에서 최근접 결정립 수가 6인 결정립의 수가 가장 많은 것을 특징으로 하는 전자 장치.
  9. 제8항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 전자 장치.
  10. 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치를 갖는 전자 장치에 있어서,
    상기 다결정 반도체 박막에는 1변이 10㎛이고, 또한 결정립의 50 ∼ 100%가 최근접 결정립수 6인 정방형 영역이 상기 다결정 반도체 박막의 중심을 포함하도록 존재하고 있는 것을 특징으로 하는 전자 장치.
  11. 제10항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 전자 장치.
  12. 제7항에 있어서,
    상기 전자 장치는 액정 표시 장치이고, 상기 반도체 장치는 액정 표시 패널의 각 화소를 동작시키는 트랜지스터나 주변 드라이버 회로를 구성하는 트랜지스터를 구비하고, 액정 표시 장치의 액정 표시 패널에 중첩되어 설치되어 있는 것을 특징으로 하는 전자 장치.
  13. 제7항에 있어서,
    상기 전자 장치는 정보 처리 장치이고, 상기 반도체 장치의 각 트랜지스터에의해 중앙 연산 회로부, 캐시 회로부, 메모리 회로부, 주변 회로부, 입출력 회로부, 버스 회로부 등이 형성되어 있는 것을 특징으로 하는 전자 장치.
  14. 절연성 기판 표면에 비정질 반도체막을 형성한 후, 상기 비정질 반도체막에 레이저광을 조사하여 상기 비정질 반도체막을 결정화하여 다결정 반도체 박막을 형성하는 다결정 반도체 박막 기판의 제조 방법에 있어서,
    상기 절연성 기판 이면 또는 상기 비정질 반도체막에 자외선을 조사하여 상기 비정질 반도체막을 용융 온도 이하로 가열함과 함께, 최근접 결정립수가 6인 결정립이 가장 많이 형성되는 형상 선택 적합 레이저 에너지 밀도 Ec의 레이저광을 상기 비정질 반도체막면에 반복하여 조사하고, 상기 레이저광 조사의 주기와 상기 자외선 가열의 주기를 동기하여 행하고, 상기 레이저광을 광학 부품으로 2개의 광로로 나누어서 한쪽은 지연되어 레이저광 조사 위치에 도달하도록 광로 길이를 길게 하여 상기 다결정 반도체 박막을 형성하는 것을 특징으로 하는 다결정 반도체 박막 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 2개의 광로로 분리된 레이저광 중, 광로 길이가 짧은 경로를 통하는 레이저광을 광 감쇠기를 통과시켜서 감쇠시켜서 상기 레이저광 조사 위치에 도달시켜서 상기 다결정 반도체 박막을 형성하는 것을 특징으로 하는 다결정 반도체 박막 기판의 제조 방법.
  16. 다결정 반도체 박막에 트랜지스터가 형성되어 이루어지는 반도체 장치에 있어서,
    상기 트랜지스터의 채널 영역을 형성하는 복수의 결정립의 중에서, 최근접 결정립수가 6인 결정립의 수가 가장 많은 것을 특징으로 하는 반도체 장치.
  17. 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치에 있어서, 상기 다결정 반도체 박막에는 1변이 10㎛이고, 또한 최근접 결정립 수가 6인 결정립의 수가 가장 많은 정방형 영역이 상기 다결정 반도체 박막의 중심을 포함하도록 존재하고 있는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 반도체 장치.
  19. 다결정 반도체 박막에 복수의 트랜지스터가 형성되어 이루어지는 반도체 장치를 구비하고, 상기 다결정 반도체 박막을 형성하는 복수의 결정립 중에서 최근접 결정립수가 6인 결정립의 수가 가장 많은 것을 특징으로 하는 전자 장치.
  20. 제19항에 있어서,
    상기 다결정 반도체 박막 표면의 결정입계의 요철이 5㎚ 이하인 것을 특징으로 하는 전자 장치.
KR1020017016704A 1999-06-28 2000-06-23 다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치 및전자 장치 KR100706136B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP18155999 1999-06-28
JPJP-P-1999-00181559 1999-06-28

Publications (2)

Publication Number Publication Date
KR20020032442A true KR20020032442A (ko) 2002-05-03
KR100706136B1 KR100706136B1 (ko) 2007-04-11

Family

ID=16102918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017016704A KR100706136B1 (ko) 1999-06-28 2000-06-23 다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치 및전자 장치

Country Status (5)

Country Link
US (1) US7491972B1 (ko)
KR (1) KR100706136B1 (ko)
CN (1) CN1209792C (ko)
TW (1) TW490770B (ko)
WO (1) WO2001001464A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030042484A (ko) * 2001-11-22 2003-06-02 (주)한백 평판 디스플레이용 저온 폴리 실리콘 결정화 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW490770B (en) * 1999-06-28 2002-06-11 Hitachi Ltd Poly crystal semiconductor thin film substrate, its manufacture method, semiconductor apparatus and electronic apparatus
CN1303647C (zh) * 2003-09-30 2007-03-07 佳能株式会社 加热方法、加热装置、以及图像显示装置的制造方法
JP2005167084A (ja) * 2003-12-04 2005-06-23 Fujitsu Ltd レーザ結晶化装置及びレーザ結晶化方法
JP5090690B2 (ja) 2006-08-28 2012-12-05 三菱電機株式会社 半導体薄膜の製造方法、薄膜トランジスタの製造方法、及び半導体薄膜の製造装置
US9498845B2 (en) 2007-11-08 2016-11-22 Applied Materials, Inc. Pulse train annealing method and apparatus
US20090120924A1 (en) * 2007-11-08 2009-05-14 Stephen Moffatt Pulse train annealing method and apparatus
US7800081B2 (en) * 2007-11-08 2010-09-21 Applied Materials, Inc. Pulse train annealing method and apparatus
CN115487530A (zh) * 2022-09-22 2022-12-20 天津科技大学 一种碳酸乙烯酯的熔融结晶系统及工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3318384B2 (ja) * 1993-02-05 2002-08-26 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその作製方法
US5714404A (en) * 1993-11-18 1998-02-03 Regents Of The University Of California Fabrication of polycrystalline thin films by pulsed laser processing
EP0676814B1 (en) * 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JP2776276B2 (ja) * 1994-11-10 1998-07-16 日本電気株式会社 薄膜トランジスタの製造方法
JP3476320B2 (ja) * 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
JP3472087B2 (ja) * 1997-06-30 2003-12-02 Ｔｄｋ株式会社 膜構造体、電子デバイス、記録媒体および酸化物導電性薄膜の製造方法
JPH11145056A (ja) * 1997-11-07 1999-05-28 Sony Corp 半導体材料
JP3421672B2 (ja) * 1998-01-16 2003-06-30 学校法人立命館 結晶性薄膜の製造方法
TW490770B (en) * 1999-06-28 2002-06-11 Hitachi Ltd Poly crystal semiconductor thin film substrate, its manufacture method, semiconductor apparatus and electronic apparatus
US6649824B1 (en) * 1999-09-22 2003-11-18 Canon Kabushiki Kaisha Photoelectric conversion device and method of production thereof
US6493127B2 (en) * 2001-01-11 2002-12-10 Codeon Corporation Modulation systems using dual channel optical modulators
KR101066478B1 (ko) * 2004-06-04 2011-09-21 엘지디스플레이 주식회사 레이저 빔 패턴 마스크 및 이를 이용한 결정화 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030042484A (ko) * 2001-11-22 2003-06-02 (주)한백 평판 디스플레이용 저온 폴리 실리콘 결정화 장치

Also Published As

Publication number Publication date
US7491972B1 (en) 2009-02-17
KR100706136B1 (ko) 2007-04-11
WO2001001464A1 (fr) 2001-01-04
TW490770B (en) 2002-06-11
CN1365513A (zh) 2002-08-21
CN1209792C (zh) 2005-07-06

Similar Documents

Publication Publication Date Title
US5851860A (en) Semiconductor device and method for producing the same
US7611932B2 (en) Method of manufacturing a thin film transistor
KR100396966B1 (ko) 박막트랜지스터장치의제조방법
KR100465416B1 (ko) 반도체장치및그의제조방법
JP4211967B2 (ja) マスクを利用したシリコンの結晶化方法
KR0171437B1 (ko) 반도체 회로 및 그 제조 방법
JP3326654B2 (ja) 表示用半導体チップの製造方法
KR100388731B1 (ko) 반도체 장치의 제조 방법
JP2000315652A (ja) 半導体薄膜の結晶化方法及びレーザ照射装置
KR100706136B1 (ko) 다결정 반도체 박막 기판, 그 제조 방법, 반도체 장치 및전자 장치
JPH0410216B2 (ko)
US6025217A (en) Method of forming polycrystalline semiconductor thin film
KR100737438B1 (ko) 박막반도체장치 및 그 제조방법
JP2004140326A (ja) 薄膜表面の平坦化方法
JP2603418B2 (ja) 多結晶半導体薄膜の製造方法
JP3477969B2 (ja) アクティブマトリクス基板の製造方法及び液晶表示装置
JP3347340B2 (ja) 薄膜トランジスタの製造方法
JP2762218B2 (ja) 半導体装置およびその作製方法
JP3550805B2 (ja) 薄膜半導体装置の製造方法
JP2734359B2 (ja) 薄膜トランジスタ及びその製造方法
KR0170467B1 (ko) 비단결정 반도체 장치 및 그 제조 방법
JPH1174198A (ja) 半導体薄膜およびその製造方法および薄膜半導体装置
JPH07131026A (ja) 薄膜半導体装置およびその製造方法
US20090250700A1 (en) Crystalline Semiconductor Stripe Transistor
JP3413709B2 (ja) 表示用薄膜半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee