KR20020028802A - 상호접속된 서브-네트워크들간의 사이클 동기화 - Google Patents

상호접속된 서브-네트워크들간의 사이클 동기화 Download PDF

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KR20020028802A
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소니 인터내셔널(유로파) 게엠베하
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Abstract

수개의 상호 접속된 서브-네트워크들간의 사이클 동기화를 실행하는 방법은, 서브-네트워크들 중 하나의 서브-네트워크에 접속된 기준 노드가 순환하는 시각들에서 모든 다른 서브-네트워크들의 사이클 마스터들에 각각의 사이클 시간 정보를 송신하여, 모든 다른 서브-네트워크들의 사이클 마스터들이 그에 따라 그들의 사이클 시간을 조절하는 단계들을 포함한다. 그러므로, 사이클 동기화기는 자체 사이클 타이머(3)의 타이밍 에러를 결정하는 클럭 오프셋 추정 수단(1), 및 자체 사이클 타이머(3)를 조절하여 그 타이밍 에러를 감소시키도록 상기 클럭 오프셋 추정 수단(1)에 의해 결정된 타이밍 에러를 수신하는 사이클 조절 루프(2)를 포함한다.

Description

상호접속된 서브-네트워크들간의 사이클 동기화{Cycle synchronization between interconnected sub-networks}
본 발명은 상호접속된 서브-네트워크들간의 사이클 동기화를 실행하기 위한 방법, 및 상기 방법을 실행하기 위해 적합된 사이클 동기화기에 관한 것이다.
네트워크를 더 넓은 영역으로 확장하기 위해, 예컨대, 장시간 지연 양방향 접속으로 서브-네트워크들을 상호 접속하는 것이 공지되어 있다. 특히, 이러한 기술은 예컨대, 집 전체에 걸쳐 IEEE 1394 네트워크를 확장하도록 수개의 IEEE 1394 시리얼 버스들을 상호접속하기 위해 사용된다. 그러한 접속의 기본 토폴로지(topology)는 도 1에 도시된다. 제 1 인터페이스(20)는 다수의 IEEE 1394 노드들로 이루어질 수 있는 제 1 IEEE 1394 시리얼 버스(21)의 일부이다. 제 2 인터페이스(22)는 또다른 수의 IEEE 1394 노드들을 포함할 수 있는 제 2 IEEE 1394 시리얼 버스(23)의 일부이다. 제 1 인터페이스(20) 및 제 2 인터페이스(22)는 장시간 지연 양방향 접속부(24)를 통해 접속되며, 상기 접속부(24)는 동축 케이블 매체로 될 수 있지만 그에 제한되지 않는다.
독립 IEEE 1394 버스들은 동일한 사이클율을 갖도록 동기되어야 한다. 특히, IEEE 1394 표준은 개방된 등시성 채널들에 대해, 등시성 패킷(isochronous packet)이 모든 등시성 사이클마다 보내지도록 요구한다. 상호접속된 IEEE 1394 버스들간의 등시성 전송들이 동작하도록 보장하기 위해, 모든 버스들이 동일한 등시성 사이클들의 주파수를 갖도록 보장되어야 한다.
그러므로, 상호접속된 서브-네트워크들간의 사이클 동기화를 실행하는 방법 및 상기 방법을 실행하도록 적응된 사이클 동기화기를 제공하는 것이 기본적인 본 발명의 목적이다.
도 1은 간단한 장시간 지연(simple long delay) IEEE 1394 네트워크의 개요를 도시하는 도면.
도 2는 본 발명에 따라 제 1 바람직한 실시예를 도시하는 타이밍도.
도 3은 본 발명의 바람직한 실시예에 따른 사이클 동기화를 위한 위상 동기 루프를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
3 : 사이클 타이머4 : 디-지터
6 : 양자화기20 : 제 1 인터페이스
22 : 제 2 인터페이스24 : 장시간 지연 양방향 접속부
본 발명에 따른 방법은 독립항 1항에서 규정되고, 본 발명에 따른 사이클 동기화기는 독립항 제 12항에서 규정된다. 그에 대한 바람직한 실시예들은 종속항들에서 각각 규정된다.
본 발명에 따른 상호접속된 서브-네트워크들간의 사이클 동기화를 실행하기 위한 방법은 서브-네트워크들 중 한 서브-네트워크에 접속된 기준 노드가 순환하는 시각들에서 모든 다른 서브-네트워크들의 사이클 마스터들에 각각의 사이클 시간 정보를 송신하고, 모든 다른 서브-네트워크들의 사이클 마스터들이 그들의 사이클 시간을 그에 따라 조절하는 것을 특징으로 한다.
또한, 기준 노드의 사이클 시간 정보의 송신으로, 서브-네트워크들을 통한 접속을 통해 송신하기 위해 사용된 클럭 주파수에 응답할 필요가 없기 때문에, 본 발명은 서브-네트워크들간의 접속에 관계없는 수개의 상호접속된 서브-네트워크들을 동기화하기 위한 방법을 제공한다. 사이클 시간 정보의 수신 후에, 다른 서브-네트워크들의 각 사이클 마스터는 그에 따라 그들의 사이클 시간을 조절하여, 차례로 각 사이클에 접속된 IEEE 1394 시리얼 버스내의 사이클 주파수를 조절할 수 있다. 그러므로, N 서브-네트워크들을 갖는 네트워크에서, N-1 사이클 마스터들은 그들의 사이클 시간을 조절할 필요가 있고, 나머지 서브-네트워크는 다른 서브-네트워크들의 N-1 사이클 마스터들에 그의 시간 정보를 송신하는 기준 노드를 포함해야 한다. 바람직하게는, 기준 노드 및 사이클 마스터들은 모든 서브-네트워크들의 상호 접속으로 접속된 각 서브-네트워크의 인터페이스내에 배열된다.
본 발명에 따라, 사이클 마스터내의 사이클 시간의 조절은 자체 클럭으로 상기 기준 노드로부터 2개의 사이클 시간 정보의 수신들간의 제 1 시간 간격을 결정하는 단계, 상기 수신된 사이클 시간 정보에 기초하여 상기 기준 노드로부터 2개의 대응하는 사이클 시간 정보의 송신들간의 제 2 시간 간격을 결정하는 단계, 제 1 시간 간격과 상기 제 2 시간 간격을 비교하는 단계, 및 상기 비교 결과에 따라 상기 자체 사이클 길이를 조절하는 단계에 의해 실행될 수 있다. 그러므로, 큰 스케일의 집적이 가능하다.
또한, 본 발명에 따른 상기 제 1 시간 간격과 상기 제 2 시간 간격의 비교는 자체 사이클 시간의 선행한 조절을 고려할 수 있고, 사이클 마스터내의 상기 자체 사이클 시간의 조절은 단계적인 방법으로 실행될 수 있고, 및/또는 사이클 마스터내의 상기 자체 사이클 길이의 조절은 한 사이클내의 국부적인 클럭들의 수를 조절함으로써 실행될 수 있다.
특히, 후자의 경우에서, 사이클 마스터내의 상기 자체 사이클 길이의 조절은, 상기 국부적인 클럭들의 수를 상기 제 1 시간 간격과 상기 제 2 시간 간격이 동일한 경우, 한 사이클의 이상적인 클럭들의 수와 같게 되도록 설정하고, 상기 제 1 시간 간격이 상기 제 2 시간 간격보다 작은 경우, 한 사이클의 이상적인 클럭들의 수보다 작게 되도록 설정하고, 상기 제 1 시간 간격이 상기 제 2 시간 간격보다 큰 경우, 이상적인 클럭들의 수보다 크게 되도록 설정함으로써 실행된다. 특히, 이러한 특징은 서브-네트워크들간에 사용된 송신 방법으로부터 독립한 본 발명에 따른 상호접속된 서브-네트워크들간의 사이클 동기화를 실행하는 방법을 매우 용이하고 따라서 신뢰할 수 있게 할 수 있다.
이상적인 클럭들의 수보다 작거나 크게 이상적인 클럭들의 수를 설정하는 스텝폭(stepwidth)은 상기 제 1 및 제 2 시간 간격들의 차이에 따라 결정될 수 있다. 이러한 경우, 동기화가 얼마나 빨리 이루어져야 하는지를 결정하고, 및/또는 상기 사이클 마스터들내의 상기 사이클 타이머들의 더 작거나 더 큰 편향들을 고려하는 것이 가능하다.
본 발명에 따라, 기준 노드에 의해 송신된 사이클 시간 정보는 그 사이클 시간 레지스터의 콘텐츠인 것이 바람직하다. 이러한 경우, 사이클 마스터내의 상기 자체 사이클 시간의 조절은 상기 기준 노드의 사이클 시간 레지스터의 2개의 연속하여 수신된 콘텐츠들을 감산함으로써 결정된 2개의 기준 노드의 사이클 시간 정보의 송신들의 시간 간격과 2개의 샘플링된 상기 자체 사이클 시간 레지스터의 콘텐츠를 감산함으로써 결정되는 상기 자체 사이클 타이머의 2개의 샘플링들의 시간 간격간의 평균 차이를 정정 차이와 더하여 0이 되도록 조절하여 실행되는 것이 바람직하다. 물론, 2개의 연속한 송신들과 다른 송신이 사용될 수 있지만, 이러한 경우에, 본 발명에 따른 사이클 동기화기를 실현하기 위해 하드웨어 설계는 비용이 증가하게 된다. 또한, 바람직하게는, 정정 차이는 선행한 조절에 대응한다.
또한, 바람직하게는, 본 발명에 따라, 순환하는 시각들은 작은 변화를 갖는 규칙적인 시간 간격으로 결정된다.
본 발명에 따른 사이클 동기화기는 자체 사이클 타이머의 타이밍 에러를 결정하기 위한 클럭 오프셋 추정 수단, 및 상기 자체 사이클 타이머를 조절하여 그 타이밍 에러를 감소시키기 위해 상기 오프셋 추정 수단에 의해 결정된 상기 타이밍에러를 수신하는 사이클 조절 루프를 포함하는 것을 특징으로 한다. 바람직하게는, 디-지터 필터는 상기 결정된 타이밍 에러를 필터링하기 위해 클럭 오프셋 추정 수단들과 상기 사이클 조절 루프간에 배열한다.
그러므로, 분산 IEEE 1394 네트워크, 즉, 서브-넷 작업들(sub-net works)이 상호접속되는 것으로 간주되는 일부 IEEE 1394 시리얼 버스들에 본 발명이 적용되는 경우, 예컨대, 장시간 지연에 의해, 양방향 접속은 사이클 동기화가 사이클 마스터들의 자유 실행 발진기에 기초하는 장점을 제공하며, 사이클 동기화는 네트워크내의 기준 노드의 사이클 시간 정보의 송신에 기초하여 결정될 수 있는 상기 자체 사이클 타이머의 타이밍 에러에 기초하기 때문에, 표준 IEEE 1394 물리 인터페이스들이 사용될 수 있다. 부가적으로, 기준 노드는 사이클 마스터가 될 필요가 없고, 즉, 기준 노드는 미리정해질 수 있다.
본 발명의 다른 특징 및 장점은 첨부한 도면들에 관련하여 취해진 예시적인 실시예의 다음의 상세한 설명으로부터 명확해질 것이다.
다음의 본 발명의 바람직한 실시예는 IEEE 1394 표준에 적응된다. 그러나, 상술한 바와 같이, 본 발명은 거기에 제한되지 않는다.
모든 IEEE 1394 노드는 사이클 시간 정보를 보유한다. 이것은 기본적으로 24,576㎒의 국부적인 프리-러닝 클럭(local, free-running clock) 또는 그것의 정수배로 증가되는 레지스터이다. 본 발명에 따라, 도 1에 도시된 예의 경우에서, 이러한 사이클 시간 정보는 장시간 지연 양방향 접속부(regular instants ; 24)를 통해 일부 서브-네트워크들의 상호접속에 의해 규칙적인 시각(regular instants)으로송신된다. 이러한 방법의 근본적인 가정은 사이클의 송신이 순환하는 시각에서, 바람직하게는 규칙적인 간격들, 예컨대, 매 10㎳마다 발생한다는 것이다. 또한, 정확한 값이 사이클 시간 레지스터의 2개의 송신된 샘플들의 차이로부터 복구될 수 있기 때문에, 그 간격의 정확한 값은 중요하지 않으며, 수신기의 대응하는 시간 스탬프들(time stamps)은 송신된 샘플들이 수신되는 즉시 샘플링될 것이다.
도 2는 사이클 시간의 송신 및 수신 타이밍의 예를 도시한다. 기준 노드가 되도록 선택되었던 노드는 사이클 마스터(cycle master)를 포함하는 적어도 모든 다른 노드들에 그 시간을 송신한다. 상술한 바와 같이, 기준 노드는 기준 노드에 접속된 IEEE 1394 서브-네트워크내의 사이클 마스터가 될 필요가 없다. 도 2에 도시된 바와 같이, 기준 노드는 규칙적인 시각들에서, 즉, 사이클 시간 레지스터의 콘텐츠들이 각각 송신된 제 1 송신 시간 t0, 제 2 송신 시간 t3, 및 제 3 송신 시간 t5에서 그 국부적인 사이클 시간 레지스터를 샘플링한다. 또한, 실제 송신 시간인 제 2 송신 시간 t3은 시차 tjitter1만큼 이상적인 제 2 송신 시간 t2과 상이하다는 것이 도 2에 도시된다. 각각의 사이클 시간 레지스터의 콘텐츠의 송신 후에, 이러한 콘텐츠는 제 1 수신 시간 t1, 제 2 수신 시간 t4, 및 제 3 수신 시간 t6에서 수신된다. 송신의 경우와 유사하게, 제 2 수신 시간 t4에서 송신된 사이클 시간 레지스터의 실제 수신이 그것의 이상적인 수신과 상이하다는 것이 도 2에 도시된다. 이상적인 제 2 수신 시간과 나중의 실제 제 2 수신 시간 사이의 차이는 tjitter2로 나타낸다. 제 1 실제 송신 시간과 제 2 실제 송신 시간의 차이는 Δt2으로 결정되고, 제 2 실제 송신 시간과 제 3 실제 송신 시간의 차이는 Δt2'으로 결정된다. 제 1 실제 수신 시간과 제 2 실제 수신 시간사이의 차이는 Δt1으로 결정되고, 제 2 실제 수신 시간과 제 3 실제 수신 시간사이의 차이는 Δt1'으로 결정된다.
현저한 지터(jitter)가 본 발명에 따른 송신기 및 수신기 양쪽 모두에 발생하게 되면, 선택 필터링이 실행되어 사이클 길이 조절 범위를 +/- 1 클럭으로 제한하고, 및/또는 디-지터링(de-jitter filter)을 사용한다.
송신 후에, 수신 노드는 리모트 사이클 시간 정보(remote cycle time information)를 수신하는 즉시 그 자체의 국부적인 사이클 타이머를 샘플링한다. 표준 IEEE 1394 노드에서, 한 사이클은 24,576㎒ 발진기의 3072 클럭들의 지속시간을 가진다. 다음의 기술되고 도시되는 본 발명의 바람직한 실시예에 따라, 사이클 타이머는 사이클 지속시간이 3071, 3072 또는 3073 클럭들로 조절될 수 있는 곳에서 사용된다. 그러나, 가변 지속 시간이 또한 실시될 수도 있다. 리모트 및 국부적인 사이클 타이머 레지스터들의 정보는 사이클당 국부적인 클럭들의 수를 조절하기 위해 사용된다. 본 발명의 바람직한 실시예에 따라, 도 3에 도시된 바와 같은 특정 위상 동기 루프는 동기화하기 위해 사용된다.
도 3에 도시된 사이클 동기화기(cycle synchronizator)는 바람직하게는 도 3에 도시된 바와 같이, 디-지터 필터(de jitter filter ; 4)를 통해 사이클 조절 루프(2)에 공급된 클럭들의 타이밍 에러를 결정하기 위한 클럭 오프셋 추정 수단을포함한다. 사이클 조절 루프(2)는 클럭 오프셋 추정 수단(1)에 다시 공급되는 새로운 사이클 지속 시간을 차례로 결정한다.
특히, 클럭 오프셋 추정 수단(1)은 제 1 가산기(9)에 가수(minuent)로서 직접적으로 공급되고, 제 1 지연 소자(11)를 통해 제 1 가산기(9)에 감수(subtrahend)로서 공급되는 리모트 시간을 수신한다. 제 1 지연 소자(11)는 선행한 지연 시간의 샘플을 유지하고, 즉, 한 샘플의 저장 용량을 갖는 FIFO 동작을 나타낸다. 그러므로, 제 1 가산기(9)는 리모트 시간 델타(remote time delta), 즉, 2개의 기준 노드의 시간 레지스터의 샘플들간의 시간의 시간차를 출력한다. 이러한 리모트 시간 델타는 제 2 가산기(5)에 가수로서 입력된다. 또한, 클럭 오프셋 추정 수단(1)은 사이클 마스터의 국부적인 사이클 타이머(3)를 포함한다. 그로부터 국부적인 시간 출력은 제 3 가산기(10)에 가수로서 입력되고, 또한 제 2 지연 소자(12)를 통해 제 3 가산기(10)에 감수로서 입력된다. 제 2 지연 소자(12)는 제 1 지연 소자(11)와 동일한 지연(T)을 나타낸다. 그러므로, 제 3 가산기(10)는 제 1 가산기(9)에 의해 출력된 리모트 시간 델타에 대응하는 국부적인 시간 델타를 제시간에 출력한다. 이러한 국부적인 시간 델타는 클럭들내의 필터링된 타이밍 에러를 사이클 조절 루프(2)에 출력하는 디-지터 필터(de-jitter ; 4)에 클럭들내의 타이밍 에러를 출력하는, 제 2 가산기(5)에 감수로서 입력된다. 또한, 제 3 가산기(10)로부터 출력된 국부적인 시간 델타는 이상적인 사이클의 지속 기간으로부터 이러한 시간 기간을 위한 클럭들의 사이클 지속 기간을 감산하고, 이러한 시간 기간을 위한 클럭들의 사이클 지속 시간을 갖는 이러한 샘플링 순시와 이전의 샘플링 순시간의 클럭수의 비율만큼 그 결과적인 차이를 곱하는 연산 동작에 기초하여 필요한 클럭 스킵들/삽입들의 수를 결정하는 제어기(7)에 입력된다.
사이클 조절 루프(2)는 제 1 피가수(summand)로서 디-지터 필터(4)로부터 클럭들내의 타이밍 에러 및 그들의 합을 확립하기 위해 제 2 피가수로서 제어기(7)에 의해 결정된 클럭 스킵들/삽입들(clock skips/inserts)의 수를 수신하는 제 4 가산기를 포함한다. 이러한 합은 양자화기(6)에 그 적분 결과를 출력하는 적분기(13)에 공급된다. 양자화기(6)는 클럭 오프셋 추정 수단(1)내의 사이클 타이머(3)의 다음 사이클이 3071, 3071 또는 3072 클럭들을 포함해야 하는지의 여부를 결정한다. 적분기(13)의 적분 결과가 -80보다 작은 경우, 다음 사이클은 3071 클럭들을 포함해야하고, 적분결과가 80보다 큰 경우, 다음 사이클은 3073 클럭들을 포함해야 하며, 적분기(13)의 출력결과가 80과 같을 경우, 그 사이클은 3072 클럭들을 포함해야 한다. 이러한 비교는 루프로 히스테리시스(hysteresis)를 도입하여 통상적으로 연속한 사이클들에서 한 클럭의 차이들만이 있고, 즉, 통상적으로 사이클 당 3071로부터 3073 클럭으로 점프하지 않고, 3072와 3073 클럭 또는 3071과 3072 클럭간에 점프한다. 그러므로, 10㎳과 같은 80 사이클들 외에 다른 값이 또한 사용될 수도 있다. 양자화기(6)에 의해 출력된 클럭들의 수는 또한 제 1 지연 소자(11)와 동일한 지연(T)을 갖는 제 3 지연 소자(14)에 입력된다. 제 3 지연 소자(14)에 의해 출력된 사이클 지속 시간은 클럭 스킵들/삽입들의 수를 결정하는 제어기(7) 및 사이클 타이머(13)에 공급된다.
상술한 바와 같이, 제 1 내지 제 3 지연 소자들(11, 12, 14)의 지연(T)은 고정되지 않고 송신된 리모트 시간의 수신에 의존한다. 또한, 지연 소자들내의 지연(T)은 고정된 시간 또는 사전조절 시간(preset time)을 나타내지 않으며, 지연 소자에 의해 실행된 샘플 및 홀드 동작(sample and hold operation)이 동시에 3개의 모든 지연 소자들에 의해 실행된다.
도 3에 도시된 본 발명의 바람직한 실시예에 따라 사이클 동기화를 위한 위상 동기 루프는 리모트 클럭으로 측정되는 리모트 시간 간격과 국부적인 클럭으로 측정되는 국부적인 시간 간격간의 평균 차이를 정정 차이와 더하여 0이 되도록 조절한다.
지터 또는 교란없이, 기준 동기화기와 사이클 동기화기간의 송신 경로의 지연이 일정하기 때문에, 본 발명에 따른 방법은 국부적인 및 리모트 측정을 위한 시간 간격을 정확하게 사용한다. 각 측정을 위해 사용된 각각의 발진기들이 그 발진 주파수에 대해 약간씩 다를 수 있고, 즉, IEEE 1394 표준에 따라 +/- 100ppm이 허용되기 때문에, 국부적인 시간 간격 및 리모트 시간 간격의 이러한 측정들은 정확히 동일한 클럭들의 수를 주어지지 않는다. 본 발명에 따른 사이클 동기화기는 각 시간 간격에서 경과되었던 사이클들의 수(n-cycles)를 추출하고 현재 사이클 지속 시간에 의존하며, 정정 클럭들의 수는 +n_cycles, 0, 또는 -n_cycles로 설정된다. 상술한 바와 같이 3072 클럭들 당 -1, 0, +1의 정정값은 +/-166/3072 = +/-325 ppm의 조절 범위와 동일하다. 또한, 더 큰 정정값들이 사용되어 - 반면에 - 더 높은 국부적인 지터가 되므로 바람직하지 않을 수 있다. 그러므로, 장시간 실행에서, 리모트 및 국부적인 사이클들의 수는 동일하게 된다.
도 3에 도시되는 바와 같이, 사이클 타이머 조절 루프 앞에 디-지터 필터(4)를 삽입하는 장점이 있다. 적절한 필터는 저역 필터이지만, 다른 필터들, 예컨대, 실행 수단 또는 시간 적응성 저역이 또한 사용될 수도 있다. 클럭 동기화 루프로부터 독립한 필터에서 적절히 높은 시정수를 선택함으로써, 지터가 소거될 수 있다.
IEEE 1394 시리얼 버스가 자체-구성 버스(self-configuring bus)이기 때문에, 각 네트워크 재구성후, 예컨대, 노드들의 추가 또는 제거후에, 네트워크 기준 노드가 자동적으로 결정될 필요가 있다.
그러므로, 본 발명에 따라, 발진기가 조절되지 않지만 한 사이클내의 클럭들의 수가 조절된다. 그러므로, 자유 실행 발진기는 전압 제어 발진기 대신에 사용될 수 있다. 이러한 특징은 본 발명에 따라 사이클 동기화의 집적을 단일칩 상에 가능하게 한다. 또한, 상술한 바와 같이, 본 발명은 본 발명에 따른 사이클 동기화기가 서브-네트워크의 각 사이클 마스터로 포함되어야 하는 약간의 수정들만을 기본적으로 약간 필요로 하는 상이한 서브-네트워크들, 즉, IEEE 1394 시리얼 버스들간의 접속 채널과 관계없이 사이클 동기화를 실행한다. 또한, 서브-네트워크들 중 하나의 서브-네트워크가 기준으로서 동작하기 때문에, 접속 네트워크는 마스터 클럭을 필요로 하지 않는다.
본 발명은 발진기가 조절되지 않고 한 사이클내의 클럭들의 수가 조절되어 자유 실행 발진기가 전압 제어 발진기 대신에 사용될 수 있으며, 따라서 단일칩상에 사이클 동기화의 집적을 가능케 하고, IEEE 1394 시리얼 버스들간의 접속 채널과 관계없이 사이클 동기화를 실행하며, 또한 서브-네트워크들 중 하나의 서브-네트워크가 기준으로 동작하여, 접속 네트워크가 마스터 클럭을 필요로 하지 않는 효과가 있다.

Claims (13)

  1. 상호 접속된 서브-네트워크들간에 사이클 동기화를 실행하는 방법에 있어서,
    상기 서브-네트워크들 중 하나의 서브-네트워크에 접속된 기준 노드는 순환하는 시각들에서 모든 다른 서브-네트워크들의 사이클 마스터들에 각각의 사이클 시간 정보를 송신하고,
    모든 다른 서브-네트워크들의 사이클 마스터들은 그에 따라 사이클 마스터들의 사이클 시간을 조절하는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  2. 제 1항에 있어서,
    사이클 마스터내의 상기 사이클 시간의 조절은:
    자체 클럭으로 상기 기준 노드로부터 2개의 사이클 시간 정보의 수신들간의 제 1 시간 간격(Δt1, Δt1')을 결정하는 단계,
    상기 수신된 사이클 시간 정보에 기초하여 상기 기준 노드로부터 2개의 대응하는 사이클 시간 정보의 송신들간의 제 2 시간 간격(Δt2, Δt2')을 결정하는 단계,
    제 1 시간 간격(Δt1, Δt1')과 상기 제 2 시간 간격(Δt2, Δt2')을 비교하는 단계, 및
    상기 비교 결과에 따라 상기 자체 사이클 길이를 조절하는 단계에 의해 실행되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  3. 제 2항에 있어서,
    상기 제 1 시간 간격(Δt1, Δt1')과 상기 제 2 시간 간격(Δt2, Δt2')의 비교는 상기 자체 사이클 길이의 선행한 조절을 고려하는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 사이클 마스터내의 상기 자체 사이클 길이의 조절은 단계식 방법으로 실행되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  5. 제 2항, 제 3항, 또는 제 4항에 있어서,
    사이클 마스터내의 상기 자체 사이클 길이의 조절은 한 사이클내의 국부적인 클럭들의 수를 조절함으로써 실행되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  6. 제 5항에 있어서,
    사이클 마스터내의 상기 자체 사이클 길이의 조절은, 국부적인 클럭들의 수를:
    상기 제 1 시간 간격(Δt1, Δt1')과 상기 제 2 시간 간격(Δt2, Δt2')이 동일한 경우, 한 사이클의 이상적인 클럭들의 수와 같게 되도록 설정하고,
    상기 제 1 시간 간격(Δt1, Δt1')이 상기 제 2 시간 간격(Δt2, Δt2')보다 작은 경우, 한 사이클의 이상적인 클럭들의 수보다 작게 되도록 설정하고,
    상기 제 1 시간 간격(Δt1, Δt1')이 상기 제 2 시간 간격(Δt2, Δt2')보다 큰 경우, 이상적인 클럭들의 수보다 크게 되도록 설정함으로써, 실행되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  7. 제 6항에 있어서,
    사이클 마스터내의 상기 자체 사이클 타이머를 조절하기 위한 스텝-폭은 상기 제 1 시간 간격(Δt1, Δt1')과 상기 제 2 시간 간격(Δt2, Δt2')의 차이에 따라 설정되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 기준 노드에 의해 송신된 상기 사이클 시간 정보는 그 사이클 시간 레지스터의 콘텐츠인 것을 특징으로 하는, 사이클 동기화 실행 방법.
  9. 제 8항에 있어서,
    사이클 마스터내의 상기 자체 사이클 시간의 조절은, 상기 기준 노드의 사이클 시간 레지스터의 2개의 연속하여 수신된 콘텐츠를 감산함으로써 결정되는 상기 기준 노드의 사이클 시간 정보의 2개의 송신들의 시간 간격과 상기 자체 사이클 시간 레지스터의 2개의 연속하여 샘플링된 콘텐츠들을 감산함으로써 결정되는 상기 자체 사이클 타이머의 2개의 샘플링들의 시간 간격간의 평균 차이를 정정 차이와 더하여 0이 되도록 조절함으로써 실행되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  10. 제 9항에 있어서,
    상기 정정 차이는 상기 선행한 조절에 대응하는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  11. 제 1 항 내지 제 10항 중 어느 한 항에 있어서,
    상기 순환하는 시각들은 작은 변화를 갖는 규칙적인 시간 간격에 따라 결정되는 것을 특징으로 하는, 사이클 동기화 실행 방법.
  12. 사이클 동기화기에 있어서,
    자체 사이클 타이머(3)의 타이밍 에러를 결정하기 위한 클럭 오프셋 추정 수단(1), 및
    상기 자체 사이클 타이머(3)를 조절하여 그 타이밍 에러를 감소시키기 위해 상기 오프셋 추정 수단(1)에 의해 결정된 상기 타이밍 에러를 수신하는 사이클 조절 루프(2)를 포함하는 것을 특징으로 하는, 사이클 동기화기.
  13. 제 12항에 있어서,
    상기 결정된 타이밍 에러를 필터링하기 위해 상기 클럭 오프셋 추정 수단(1)과 상기 사이클 조절 루프(2)간에 디-지터 필터(4 ; de-jitter filter)가 배열되는 것을 특징으로 하는, 사이클 동기화기.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1133108A1 (en) * 2000-03-07 2001-09-12 Sony International (Europe) GmbH Interface link layer device for long delay connections
EP1198085B1 (en) * 2000-10-10 2011-06-08 Sony Deutschland GmbH Cycle synchronization between interconnected sub-networks
JP4097891B2 (ja) * 2000-11-27 2008-06-11 三菱電機株式会社 Ｉｅｅｅ１３９４を用いた同期システム
DE50200632D1 (de) * 2001-03-15 2004-08-19 Bosch Gmbh Robert Verfahren und vorrichtung zur synchronisation der zykluszeit von mehreren ttcan-bussen sowie entsprechendes bussystem
EP1307005A1 (en) * 2001-10-25 2003-05-02 Sony International (Europe) GmbH Programmable interface link layer device
KR100780155B1 (ko) * 2001-12-20 2007-11-27 엘지노텔 주식회사 제어국과 기지국간 전달 채널에 대한 동기 유지 방법
US7263349B2 (en) * 2002-03-12 2007-08-28 Qualcomm Incorporated Velocity responsive time tracking
DE10254405B3 (de) * 2002-11-21 2004-06-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Empfänger und Verfahren zum Betreiben eines Empfängers
EP1455472A1 (en) * 2003-03-07 2004-09-08 STMicroelectronics Limited Timing control for packet streams
EP1639601B1 (en) * 2003-03-28 2010-12-29 Thomson Licensing Asynchronous jitter reduction technique
CN100559765C (zh) * 2003-04-09 2009-11-11 皇家飞利浦电子股份有限公司 连接通信网的子网的方法和桥接终端以及所述通信网
DE10327548B4 (de) * 2003-06-18 2014-05-22 Robert Bosch Gmbh Verfahren und Vorrichtung zum Austausch von Daten über ein Bussystem
GB2404121A (en) 2003-07-18 2005-01-19 Motorola Inc Inter-network synchronisation
US7505450B2 (en) * 2005-03-23 2009-03-17 Cisco Technology, Inc. Configuration of failure and acquire timeouts to facilitate recovery from failures in hierarchical mesh networks
KR101197280B1 (ko) 2005-07-15 2012-11-05 삼성전자주식회사 타임 스탬프를 이용한 타임 동기 방법 및 장치
WO2007011130A1 (en) * 2005-07-15 2007-01-25 Samsung Electronics Co., Ltd. Time synchronizing method and apparatus based on time stamp
US7475272B2 (en) * 2005-09-09 2009-01-06 International Business Machines Corporation Method for calculating clock offset and skew
JP4784333B2 (ja) * 2006-02-22 2011-10-05 横河電機株式会社 時刻同期異常検出装置および時刻同期異常検出方法
US20070254593A1 (en) * 2006-04-28 2007-11-01 Medtronic Minimed, Inc. Wireless data communication for a medical device network that supports a plurality of data communication modes
US7942844B2 (en) * 2006-04-28 2011-05-17 Medtronic Minimed, Inc. Remote monitoring for networked fluid infusion systems
US20070253380A1 (en) * 2006-04-28 2007-11-01 James Jollota Data translation device with nonvolatile memory for a networked medical device system
US20070255126A1 (en) * 2006-04-28 2007-11-01 Moberg Sheldon B Data communication in networked fluid infusion systems
US20070258395A1 (en) * 2006-04-28 2007-11-08 Medtronic Minimed, Inc. Wireless data communication protocols for a medical device network
US20070253021A1 (en) * 2006-04-28 2007-11-01 Medtronic Minimed, Inc. Identification of devices in a medical device network and wireless data communication techniques utilizing device identifiers
US8073008B2 (en) * 2006-04-28 2011-12-06 Medtronic Minimed, Inc. Subnetwork synchronization and variable transmit synchronization techniques for a wireless medical device network
US7680154B2 (en) * 2007-12-31 2010-03-16 Intel Corporation Methods and apparatus for synchronizing networked audio devices
FR2926937A1 (fr) * 2008-01-24 2009-07-31 Canon Kk Procedes de synchronisation d'horloges applicatives dans un reseau de communication synchrone, dispositifs d'emission et de reception, produit programme d'ordinateur et moyen de stockage correspondants.
US8606901B2 (en) * 2008-01-30 2013-12-10 At&T Intellectual Property I, L. P. Facilitating deployment of new application services in a next generation network
US8073976B2 (en) * 2008-03-27 2011-12-06 Microsoft Corporation Synchronizing clocks in an asynchronous distributed system
US9372744B2 (en) * 2011-11-15 2016-06-21 Anywire Corporation Method for detecting failure and slave station for use in same
CN103138863A (zh) * 2011-12-01 2013-06-05 中兴通讯股份有限公司 时间同步方法及装置
JP5802727B2 (ja) * 2013-11-11 2015-10-28 東芝テリー株式会社 同期式カメラ
DE102016104767B4 (de) * 2016-03-15 2017-10-12 Pilz Gmbh & Co. Kg Vorrichtung und Verfahren zum Steuern einer automatisierten Anlage
EP3863199A1 (en) * 2020-02-07 2021-08-11 Renesas Electronics Corporation Time synchronisation
CN116032997A (zh) * 2022-12-29 2023-04-28 南京先进计算产业发展有限公司 一种高性能计算环境中的两个子网之间的互连方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2271251B (en) * 1992-10-01 1996-08-14 Digital Equipment Int Timer synchronisation system
US5566180A (en) 1994-12-21 1996-10-15 Hewlett-Packard Company Method for recognizing events and synchronizing clocks
US5608731A (en) 1995-03-31 1997-03-04 Transwitch Corporation Closed loop clock recovery for synchronous residual time stamp
US5907685A (en) * 1995-08-04 1999-05-25 Microsoft Corporation System and method for synchronizing clocks in distributed computer nodes
US6032261A (en) 1997-12-30 2000-02-29 Philips Electronics North America Corp. Bus bridge with distribution of a common cycle clock to all bridge portals to provide synchronization of local buses, and method of operation thereof
US6128318A (en) 1998-01-23 2000-10-03 Philips Electronics North America Corporation Method for synchronizing a cycle master node to a cycle slave node using synchronization information from an external network or sub-network which is supplied to the cycle slave node
JP3397124B2 (ja) * 1998-03-12 2003-04-14 ソニー株式会社 同期方法及びブリッジ
EP1076850A2 (en) 1998-05-11 2001-02-21 Digital Harmony Technologies, L.L.C. Method and system for distributing processing instructions with adata to be processed
JP4267092B2 (ja) * 1998-07-07 2009-05-27 富士通株式会社 時刻同期方法
JP2000032030A (ja) 1998-07-14 2000-01-28 Sony Corp バスネットワークの同期通信設定方法およびそれを利用するバスネットワーク、並びに情報提供媒体
JP2000165364A (ja) 1998-11-30 2000-06-16 Sony Corp 無線ネットワークおよびその複数バス間の時間同期確立方法
US6542754B1 (en) * 1999-05-12 2003-04-01 Cisco Systems, Inc. Synchronizing clock signals in wireless networks
US6967936B1 (en) * 2000-02-11 2005-11-22 Lucent Technologies Inc. Uplink timing synchronization and access control for a multi-access wireless communication system
EP1133108A1 (en) 2000-03-07 2001-09-12 Sony International (Europe) GmbH Interface link layer device for long delay connections
EP1198085B1 (en) * 2000-10-10 2011-06-08 Sony Deutschland GmbH Cycle synchronization between interconnected sub-networks
EP1307005A1 (en) 2001-10-25 2003-05-02 Sony International (Europe) GmbH Programmable interface link layer device

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