KR20020014890A - 반도체 소자의 듀얼 게이트 산화막 형성 방법 - Google Patents

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Abstract

본 발명은 게이트 산화막의 신뢰성을 향상시키기 위한 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 제 1 영역과 제 2 영역으로 정의된 반도체 기판상에 제 1 게이트산화막, 비정질실리콘을 차례대로 형성하는 단계;상기 비정질실리콘과 제 1 게이트산화막을 선택적으로 제거하여 반도체 기판의 제 1 영역상에 제 1 게이트전극을 형성하는 단계;상기 제 1 게이트전극을 포함한 반도체 기판의 제 1 영역상에 감광막 패턴을 형성한 후, 제 2 영역의 반도체 기판 표면을 열처리하여 큐어링하는 단계;상기 큐어링된 반도체 기판의 제 2 영역상에 제 2 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 듀얼 게이트 산화막 형성 방법{Method for forming dual gate oxide of Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 MDL공정에서 손상된 기판을 큐어링하여 게이트산화막의 신뢰성을 향상시키기 위한 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리(예컨대, 디램)와 로직이 하나의 칩에 머지된 형태의 복합 칩(예컨대, MDL)이 탄생하게 되었다.
이 MDL(Merged DRAM Logic) 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(Electro Magnetic Interference) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
그러나, 상기 특성을 갖는 MDL을 형성하기 위해서는 소자 제조시 메모리 제품을 형성하기 위한 공정과 로직회로를 형성하기 위한 공정을 동시에 고려해 주어야 하는 어려움이 뒤따르므로, 공정 진행 자체가 복잡하고 어렵다는 문제가 제기되고 있다.
일반적으로 DRAM과 로직회로가 결합된 소자인 MLD칩을 형성할 때 DRAM은 다결정 실리콘상에 텅스텐 실리사이드를 형성시킨 전극을 사용하는 반면, 로직회로는 비정질 실리콘상에 티타늄실리사이드를 형성시킨 전극을 사용하며 또한 이에 따라 요구되는 게이트산화막의 두께도 다르다.
그래서 DRAM과 로직회로의 게이트전극을 형성할 때, 먼저 로직회로의 게이트를 비정질실리콘으로 형성한 후, DRAM의 게이트가 형성될 부분은 건식각시켜 다시 게이트산화막, 게이트 전극을 차례대로 형성한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하면 다음과 같다.
도 1a 내지 1b는 종래의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도이고, 도 2는 제 2 영역상에 게이트산화막을 형성할 때 시간에 따른 공정 온도를 나타낸 그래프이다.
종래 기술의 듀얼 게이트 산화막 제조 공정은 먼저, 도 1a에 도시한 바와 같이, 반도체 기판(1)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리막(2)을 형성하여 로직회로가 형성될 제 1 영역과 DRAM이 형성될 제 2 영역을 정의한다.
이어, 상기 반도체기판 전면에 제 1 게이트산화막(3)을 형성한 후 상기 제 1 게이트산화막(3)상에 비정질실리콘(4)을 형성한다.
도 1b에 도시한 바와 같이, 비정질실리콘(4)상에 감광막을 도포하여 노광 및 현상공정을 통해 제 1 영역상의 게이트 형성 부분에 감광막 패턴(5)을 형성한다.
상기 감광막패턴(5)을 마스크로 하여 상기 비정질실리콘(4)과 제 1 게이트산화막(3)을 이방성식각을 통해 선택적으로 제거하여 제 1 영역상에 로직회로의 게이트전극(6)을 형성한다.
여기서, 제 1 게이트 산화막(3)을 선택적으로 제거할 때, 제 2 영역의 반도체 기판이 식각공정시 발생하는 플라즈마에 의해 손상된다(도 1b의 7).
그래서 제 2 영역상에 제 2 게이트 산화막(도시되지 않음)을 형성하기 전에 희생산화막을 형성하는 공정을 추가하기도 한다.
이어, 제 1 영역은 감광막으로 마스킹한 후 도 2에 도시한 것과 같이, 제 2 영역상에 750℃에서 습산산화('a'단계)를 통해 산화막을 형성한 후 900℃에서 열처리('b'단계)를 하여 제 2 게이트산화막(도시되지 않음)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 듀얼 게이트 산화막 형성 방법에 있어서 다음과 같은 문제점이 있다.
MDL공정의 특성상 제 1 게이트산화막을 선택적으로 제거하는 과정에서 기판의 손상을 가져오는 문제점이 있다.
이 문제점을 해결하기 위해서 제 2 게이트산화막을 형성하기 전에 희생산화막을 형성하는 공정을 추가하는 방법이 개발되었지만, 이것은 공정이 추가되는 문제점과 희생산화막을 제 2 게이트산화막 형성전에 다시 제거해야하기 때문에 희생산화막을 제거하는 과정에서 소자격리막의 두께가 감소되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 식각공정으로 인한 반도체기판의 결함은 디스로케이션 또는 플라즈마 차징에 의한 손상으로서 열공정(anneal)을 통해 큐어링(curing)하여 게이트산화막의 신뢰성을 확보할 수 있는 반도체 소자의 듀얼 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1b는 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도
도 2는 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성시 시간에 따른 공정 온도 변화를 나타낸 그래프
도 3a 내지 3b는 본 발명에 의한 반도체 소자의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도
도 4는 본 발명에 의한 반도체 소자의 듀얼 게이트 산화막 형성시 시간에 따른 공정 온도 변화를 나타낸 그래프
도면의 주요 부분에 대한 부호 설명
10 : 반도체기판 11 : 소자격리막
12 : 게이트산화막 13 : 비정질실리콘
14 : 제 1 감광막 패턴 15 : 게이트전극
16 : 제 2 감광막 패턴
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 듀얼 게이트 산화막 형성 방법은 제 1 영역과 제 2 영역이 정의된 반도체 기판상에 제 1 게이트산화막, 비정질실리콘을 차례대로 형성하는 단계와, 상기 비정질실리콘과 제 1 게이트산화막을 선택적으로 제거하여 제 1 영역상에 제 1 게이트전극을 형성하는 단계와, 상기 제 1 게이트전극을 포함한 반도체 기판의 제 1 영역상에 감광막 패턴을 형성한 후, 제 2 영역의 반도체 기판 표면을 열처리하여 큐어링하는 단계와, 그리고 상기 큐어링된 반도체 기판의 제 2 영역상에 제 2 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 듀얼 게이트 형성 방법을 상세히 설명하면 다음과 같다.
도 3a 내지 3b는 본 발명의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도이고, 도 4는 제 2 영역상에 게이트산화막을 형성할 때 시간에 따른 공정 온도를 나타낸 그래프이다.
본 발명의 듀얼 게이트 산화막 제조 공정은 먼저, 도 3a에 도시한 바와 같이, 반도체 기판(10)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리막(11)을 형성하여 로직회로가 형성될 제 1 영역과 DRAM 회로가 형성될 제 2 영역을 정의한다.
이어, 상기 반도체기판 전면에 제 1 게이트산화막(12)을 형성한 후 상기 제 1 게이트산화막(12)상에 비정질실리콘(13)을 형성한다.
비정질실리콘(13)상에 감광막을 도포하여 노광 및 현상공정을 통해 제 1 영역상의 게이트 형성 부분에 제 1 감광막 패턴(14)을 형성한다.
상기 제 1 감광막 패턴(14)을 마스크로 하여 상기 비정질실리콘(13)과 제 1 게이트산화막(12)을 이방성식각을 통해 선택적으로 제거하여 제 1 영역상에 로직회로의 게이트전극(15)을 형성한다.
여기서, 상기 제 1 게이트 산화막(12)을 선택적으로 제거할 때, 제 2 영역의 반도체 기판 표면이 식각공정시 발생하는 플라즈마에 의해 손상된다.
이 때 발생하는 기판의 손상은 디스로케이션이나 플라즈마 차징에 의한 결함이 대부분이기 때문에 열처리를 통해 해결할 수 있다.
이어 도 3b에 도시한 바와 같이, 제 1 영역상에만 제 2 감광막패턴(16)을 형성한 후 도 4에 도시한 바와 같은 순서로 제 2 영역상에 제 2 게이트산화막을 형성공정을 진행한다.
먼저, 게이트산화막을 형성하기 전에 900℃에서 열처리(anneal)('c'단계)하여 식각공정시에 생긴 손상을 큐링(curing)한다.
이 때, 아주 미량(9∼11sccm정도,특히 10sccm이 적당함)의 O2와 다량(9∼11slpm정도,특히 10slpm이 적당함)의 N2를 같이 흘려주고, 30분정도 열처리하여 ~5Å정도의 산화막이 형성되도록 건식산화(dry oxidation)를 시킨다.
여기서, O2는 기판의 질화(nitridation)를 방지한다.
하지만 10sccm보다 O2의 양이 많아지면 산화가 많이 일어나게 되고, 이 때 형성된 산화막은 습식산화공정을 통해 형성되는 게이트산화막보다 산화막의 특성이떨어지게 되므로 아주 미량의 O2를 첨가하여 열처리(anneal)를 진행('c'단계)하여야 한다.
상기와 같은 열처리를 통해 ~5Å 두께의 건식산화막을 형성한 후 제 2 영역상에 제 2 게이트산화막을 형성하기 위한 습식산화('d'단계) 및 열처리과정('e'단계)을 진행한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 듀얼 게이트 산화막 형성 방법에 있어서 다음과 같은 효과가 있다.
추가 공정없이 제 2 게이트산화막 형성전에 열처리만을 통해 실리콘 기판의 손상을 치유할 수 있어 게이트 산화막의 신뢰성을 높일 수 있다.

Claims (5)

  1. 제 1 영역과 제 2 영역으로 정의된 반도체 기판상에 제 1 게이트산화막, 비정질실리콘을 차례대로 형성하는 단계;
    상기 비정질실리콘과 제 1 게이트산화막을 선택적으로 제거하여 반도체 기판의 제 1 영역상에 제 1 게이트전극을 형성하는 단계;
    상기 제 1 게이트전극을 포함한 반도체 기판의 제 1 영역상에 감광막 패턴을 형성한 후, 제 2 영역의 반도체 기판 표면을 열처리하여 큐어링하는 단계;
    상기 큐어링된 반도체 기판의 제 2 영역상에 제 2 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 열처리는 O2와 N2분위기에서 900℃의 온도로 30분동안 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 열처리를 통해 제 2 영역상에 두께가 1Å∼5Å의 건식산화막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성방법.
  4. 제 2 항에 있어서,
    상기 O2의 유량은 9∼11sccm로 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  5. 제 2 항에 있어서,
    상기 N2의 유량은 9∼11slpm로 하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
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