JP2003068667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003068667A JP2003068667A JP2001260341A JP2001260341A JP2003068667A JP 2003068667 A JP2003068667 A JP 2003068667A JP 2001260341 A JP2001260341 A JP 2001260341A JP 2001260341 A JP2001260341 A JP 2001260341A JP 2003068667 A JP2003068667 A JP 2003068667A
- Authority
- JP
- Japan
- Prior art keywords
- resist layer
- type
- region
- semiconductor device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 238000002513 implantation Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 50
- 150000002500 ions Chemical class 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 230000035945 sensitivity Effects 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 31
- 229910052710 silicon Inorganic materials 0.000 abstract description 31
- 239000010703 silicon Substances 0.000 abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000000243 solution Substances 0.000 description 15
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- WTQZSMDDRMKJRI-UHFFFAOYSA-N 4-diazoniophenolate Chemical compound [O-]C1=CC=C([N+]#N)C=C1 WTQZSMDDRMKJRI-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/094—Multilayer resist systems, e.g. planarising layers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 製造工程において従来問題とされたレジスト
残りが生じるおそれが無く、その結果、デバイスの電気
的特性及び信頼性の向上が可能な半導体装置の製造方法
を提供する。 【解決手段】 Ｎ型シリコン基板１にＮ型領域１２及び
Ｐ型領域を形成する製造方法で、このＮ型シリコン基板
１上に、所望のパターンを有する第１レジスト層２１及
び第２レジスト層２５を順次積層し、これら第１レジス
ト層２１及び第２レジスト層２５をマスクとしてＮ型シ
リコン基板１にＡｓ+イオン（Ｎ+）注入１１を行ってＮ
型領域１２を形成し、次いで、第２レジスト層２５を除
去し、残った第１レジスト層２１をマスクとしてＮ型シ
リコン基板１にＢＦ2 +イオン（Ｐ-）注入を行ってＰ型
領域を形成し、その後、この第１レジスト層２１を除去
する。
残りが生じるおそれが無く、その結果、デバイスの電気
的特性及び信頼性の向上が可能な半導体装置の製造方法
を提供する。 【解決手段】 Ｎ型シリコン基板１にＮ型領域１２及び
Ｐ型領域を形成する製造方法で、このＮ型シリコン基板
１上に、所望のパターンを有する第１レジスト層２１及
び第２レジスト層２５を順次積層し、これら第１レジス
ト層２１及び第２レジスト層２５をマスクとしてＮ型シ
リコン基板１にＡｓ+イオン（Ｎ+）注入１１を行ってＮ
型領域１２を形成し、次いで、第２レジスト層２５を除
去し、残った第１レジスト層２１をマスクとしてＮ型シ
リコン基板１にＢＦ2 +イオン（Ｐ-）注入を行ってＰ型
領域を形成し、その後、この第１レジスト層２１を除去
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、レジスト層をマスクとするイオン注
入により半導体基板のソース・ドレインを形成すべき位
置にＰ型領域及びＮ型領域を形成する際に、半導体基板
上にレジスト残りが生じるおそれが無く、したがって、
このレジスト残りに起因するショート不良等の不具合を
防止することが可能な半導体装置の製造方法に関するも
のである。
方法に関し、特に、レジスト層をマスクとするイオン注
入により半導体基板のソース・ドレインを形成すべき位
置にＰ型領域及びＮ型領域を形成する際に、半導体基板
上にレジスト残りが生じるおそれが無く、したがって、
このレジスト残りに起因するショート不良等の不具合を
防止することが可能な半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】従来、最も多く採用されている半導体装
置として、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタを直列接続したＣＭＯＳ構造のＩＣ（ＣＭＯＳＩ
Ｃ）がある。図５は、従来の半導体装置の製造方法の一
例を示す過程図であり、ＣＭＯＳＩＣについて、Ｎ型シ
リコン基板（半導体基板）にＰ型領域（第１の導電型領
域）及びＮ型領域（第２の導電型領域）を形成する場合
を示している。
置として、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタを直列接続したＣＭＯＳ構造のＩＣ（ＣＭＯＳＩ
Ｃ）がある。図５は、従来の半導体装置の製造方法の一
例を示す過程図であり、ＣＭＯＳＩＣについて、Ｎ型シ
リコン基板（半導体基板）にＰ型領域（第１の導電型領
域）及びＮ型領域（第２の導電型領域）を形成する場合
を示している。
【０００３】まず、図５（ａ）に示すように、既にゲー
ト（Ｇ）が形成されているＮ型シリコン基板１上にポジ
型のホトレジストを塗布してレジスト層２とし、この上
に所定のマスクパターンを有するホトマスク３を載置
し、紫外線４を照射することによりホトマスク３のマス
クパターンをレジスト層２に焼き付ける。このホトマス
ク３は、Ｎ型シリコン基板１のＰ型トランジスタ（Ｔ
ｒ）領域５に対応する部分は開口されず、Ｎ型トランジ
スタ（Ｔｒ）領域６に対応する部分のみが開口されてい
るので、レジスト層２では、Ｎ型シリコン基板１のＮ型
Ｔｒ領域６に対応する部分７のみが紫外線照射されて現
像液に可溶の部分となる。なお、図中、Ｐ−ＴｒはＰ型
Ｔｒ領域５を示し、Ｎ−ＴｒはＮ型Ｔｒ領域６を示して
いる。
ト（Ｇ）が形成されているＮ型シリコン基板１上にポジ
型のホトレジストを塗布してレジスト層２とし、この上
に所定のマスクパターンを有するホトマスク３を載置
し、紫外線４を照射することによりホトマスク３のマス
クパターンをレジスト層２に焼き付ける。このホトマス
ク３は、Ｎ型シリコン基板１のＰ型トランジスタ（Ｔ
ｒ）領域５に対応する部分は開口されず、Ｎ型トランジ
スタ（Ｔｒ）領域６に対応する部分のみが開口されてい
るので、レジスト層２では、Ｎ型シリコン基板１のＮ型
Ｔｒ領域６に対応する部分７のみが紫外線照射されて現
像液に可溶の部分となる。なお、図中、Ｐ−ＴｒはＰ型
Ｔｒ領域５を示し、Ｎ−ＴｒはＮ型Ｔｒ領域６を示して
いる。
【０００４】次いで、図５（ｂ）に示すように、このレ
ジスト層２を現像して感光部分７を現像液に溶解させ、
レジスト層２に開口８を形成し、このレジスト層２をマ
スクとして、Ａｓ+イオン（Ｎ+）注入１１を行う。これ
により、Ｎ型シリコン基板１にＮ型領域１２が形成され
る。次いで、このレジスト層２を除去し、図５（ｃ）に
示すように、再度、Ｎ型シリコン基板１上にポジ型のホ
トレジストを塗布してレジスト層１３とし、この上に所
定のマスクパターンを有するホトマスク１４を載置し、
紫外線４を照射することによりホトマスク１４のマスク
パターンをレジスト層１３に焼き付ける。このホトマス
ク１４は、Ｐ型Ｔｒ領域５に対応する部分のみが開口さ
れているので、レジスト層１３では、このＰ型Ｔｒ領域
５に対応する部分１５のみが紫外線照射されて現像液に
可溶の部分となる。
ジスト層２を現像して感光部分７を現像液に溶解させ、
レジスト層２に開口８を形成し、このレジスト層２をマ
スクとして、Ａｓ+イオン（Ｎ+）注入１１を行う。これ
により、Ｎ型シリコン基板１にＮ型領域１２が形成され
る。次いで、このレジスト層２を除去し、図５（ｃ）に
示すように、再度、Ｎ型シリコン基板１上にポジ型のホ
トレジストを塗布してレジスト層１３とし、この上に所
定のマスクパターンを有するホトマスク１４を載置し、
紫外線４を照射することによりホトマスク１４のマスク
パターンをレジスト層１３に焼き付ける。このホトマス
ク１４は、Ｐ型Ｔｒ領域５に対応する部分のみが開口さ
れているので、レジスト層１３では、このＰ型Ｔｒ領域
５に対応する部分１５のみが紫外線照射されて現像液に
可溶の部分となる。
【０００５】次いで、図５（ｄ）に示すように、このレ
ジスト層１３を現像してＰ型Ｔｒ領域５に対応する部分
１５を現像液に溶解させ、レジスト層１３に開口１６を
形成し、このレジスト層１３をマスクとして、ＢＦ2 +イ
オン（Ｐ-）注入１７を行う。これにより、Ｎ型シリコ
ン基板１にＰ型領域１８が形成される。その後、レジス
ト層１３を除去する。このようにして、Ｎ型シリコン基
板１にＰ型領域１８及びＮ型領域１２が形成され、この
Ｎ型シリコン基板１を用いてＣＭＯＳＩＣが作製され
る。
ジスト層１３を現像してＰ型Ｔｒ領域５に対応する部分
１５を現像液に溶解させ、レジスト層１３に開口１６を
形成し、このレジスト層１３をマスクとして、ＢＦ2 +イ
オン（Ｐ-）注入１７を行う。これにより、Ｎ型シリコ
ン基板１にＰ型領域１８が形成される。その後、レジス
ト層１３を除去する。このようにして、Ｎ型シリコン基
板１にＰ型領域１８及びＮ型領域１２が形成され、この
Ｎ型シリコン基板１を用いてＣＭＯＳＩＣが作製され
る。
【０００６】
【発明が解決しようとしている課題】ところで、上述し
た従来の製造方法においては、Ｎ型領域１２を形成した
後にレジスト層２を除去し、Ｐ型領域１８を形成した後
にレジスト層１３を除去するというように、基板１上の
レジスト層２、１３を除去する工程が２回入ることにな
るので、これらの工程中にレジスト層２、１３の一部が
除去されずに残ってしまう、いわゆるレジスト残りと称
される不具合が生じるおそれがある。
た従来の製造方法においては、Ｎ型領域１２を形成した
後にレジスト層２を除去し、Ｐ型領域１８を形成した後
にレジスト層１３を除去するというように、基板１上の
レジスト層２、１３を除去する工程が２回入ることにな
るので、これらの工程中にレジスト層２、１３の一部が
除去されずに残ってしまう、いわゆるレジスト残りと称
される不具合が生じるおそれがある。
【０００７】例えば、ゲートとメタルコンタクトとは、
絶縁膜により互いに絶縁されているのであるが、ゲート
膜をッチングする際にレジスト残りが生じると、このレ
ジストがゲートとメタルコンタクトとの間を電気的に接
続するために、ゲートとメタルコンタクトとが導通状態
のままとなり、ショート不良が発生するおそれがある。
また、レジスト残りが極端に薄い場合には、マージナル
性不良が発生するおそれがある。このように、レジスト
残りが生じた場合、このレジスト残りがショート不良の
原因となって、得られたデバイスの電気的特性が期待し
ていた特性とは異なるおそれがある。この問題は、ネガ
型のレジストにおいても同様に生じるおそれがある。
絶縁膜により互いに絶縁されているのであるが、ゲート
膜をッチングする際にレジスト残りが生じると、このレ
ジストがゲートとメタルコンタクトとの間を電気的に接
続するために、ゲートとメタルコンタクトとが導通状態
のままとなり、ショート不良が発生するおそれがある。
また、レジスト残りが極端に薄い場合には、マージナル
性不良が発生するおそれがある。このように、レジスト
残りが生じた場合、このレジスト残りがショート不良の
原因となって、得られたデバイスの電気的特性が期待し
ていた特性とは異なるおそれがある。この問題は、ネガ
型のレジストにおいても同様に生じるおそれがある。
【０００８】本発明は、上記の事情に鑑みてなされたも
のであって、製造工程において従来問題とされたレジス
ト残りが生じるおそれが無く、その結果、デバイスの電
気的特性及び信頼性の向上が可能な半導体装置の製造方
法を提供することを目的とする。
のであって、製造工程において従来問題とされたレジス
ト残りが生じるおそれが無く、その結果、デバイスの電
気的特性及び信頼性の向上が可能な半導体装置の製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置の製造方法を提供し
た。すなわち、本発明の請求項１記載の半導体装置の製
造方法は、半導体基板に第１の導電型領域及び第２の導
電型領域を形成する半導体装置の製造方法において、前
記半導体基板上に、所望のパターンを有する第１のレジ
スト層及び第２のレジスト層を順次積層し、これら第１
のレジスト層及び第２のレジスト層をマスクとして前記
半導体基板に第１のイオンを注入し前記半導体基板に第
１の導電型領域を形成し、次いで、前記第２のレジスト
層を除去し、残った第１のレジスト層をマスクとして前
記半導体基板に第２のイオンを注入し前記半導体基板に
第２の導電型領域を形成し、その後、前記第１のレジス
ト層を除去することを特徴とする。
に、本発明は次の様な半導体装置の製造方法を提供し
た。すなわち、本発明の請求項１記載の半導体装置の製
造方法は、半導体基板に第１の導電型領域及び第２の導
電型領域を形成する半導体装置の製造方法において、前
記半導体基板上に、所望のパターンを有する第１のレジ
スト層及び第２のレジスト層を順次積層し、これら第１
のレジスト層及び第２のレジスト層をマスクとして前記
半導体基板に第１のイオンを注入し前記半導体基板に第
１の導電型領域を形成し、次いで、前記第２のレジスト
層を除去し、残った第１のレジスト層をマスクとして前
記半導体基板に第２のイオンを注入し前記半導体基板に
第２の導電型領域を形成し、その後、前記第１のレジス
ト層を除去することを特徴とする。
【００１０】請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法において、前記第
２のレジスト層を除去する際に、前記第１のレジスト層
を除去するエッチング材料よりエッチングレートの低い
エッチング材料を用いて前記第２のレジスト層、及び前
記第１のレジスト層の表面部分を除去することを特徴と
する。
請求項１記載の半導体装置の製造方法において、前記第
２のレジスト層を除去する際に、前記第１のレジスト層
を除去するエッチング材料よりエッチングレートの低い
エッチング材料を用いて前記第２のレジスト層、及び前
記第１のレジスト層の表面部分を除去することを特徴と
する。
【００１１】請求項３記載の半導体装置の製造方法は、
半導体基板に第１の導電型領域及び第２の導電型領域を
形成する半導体装置の製造方法において、前記半導体基
板上に、所望のパターンを有する第１のレジスト層、エ
ッチングストッパ層、所望のパターンを有する第２のレ
ジスト層を順次積層し、これら第１のレジスト層、エッ
チングストッパ層及び第２のレジスト層をマスクとして
前記半導体基板に第１のイオンを注入し前記半導体基板
に第１の導電型領域を形成し、次いで、前記第２のレジ
スト層及びエッチングストッパ層を除去し、残った第１
のレジスト層をマスクとして前記半導体基板に第２のイ
オンを注入し前記半導体基板に第２の導電型領域を形成
し、その後、前記第１のレジスト層を除去することを特
徴とする。
半導体基板に第１の導電型領域及び第２の導電型領域を
形成する半導体装置の製造方法において、前記半導体基
板上に、所望のパターンを有する第１のレジスト層、エ
ッチングストッパ層、所望のパターンを有する第２のレ
ジスト層を順次積層し、これら第１のレジスト層、エッ
チングストッパ層及び第２のレジスト層をマスクとして
前記半導体基板に第１のイオンを注入し前記半導体基板
に第１の導電型領域を形成し、次いで、前記第２のレジ
スト層及びエッチングストッパ層を除去し、残った第１
のレジスト層をマスクとして前記半導体基板に第２のイ
オンを注入し前記半導体基板に第２の導電型領域を形成
し、その後、前記第１のレジスト層を除去することを特
徴とする。
【００１２】請求項４記載の半導体装置の製造方法は、
請求項３記載の半導体装置の製造方法において、前記エ
ッチングストッパ層は、前記第２のレジスト層を除去す
るエッチング材料に対して耐性を有することを特徴とす
る。
請求項３記載の半導体装置の製造方法において、前記エ
ッチングストッパ層は、前記第２のレジスト層を除去す
るエッチング材料に対して耐性を有することを特徴とす
る。
【００１３】請求項５記載の半導体装置の製造方法は、
請求項１ないし４のいずれか１項記載の半導体装置の製
造方法において、前記第１のレジスト層は、前記第２の
レジスト層より露光感度が低いことを特徴とする。
請求項１ないし４のいずれか１項記載の半導体装置の製
造方法において、前記第１のレジスト層は、前記第２の
レジスト層より露光感度が低いことを特徴とする。
【００１４】請求項６記載の半導体装置の製造方法は、
請求項１ないし５のいずれか１項記載の半導体装置の製
造方法において、前記第１のイオンの注入量は、前記第
２のイオンの注入量より多いことを特徴とする。
請求項１ないし５のいずれか１項記載の半導体装置の製
造方法において、前記第１のイオンの注入量は、前記第
２のイオンの注入量より多いことを特徴とする。
【００１５】
【発明の実施の形態】本発明の半導体装置の製造方法の
各実施の形態について図面に基づき説明する。
各実施の形態について図面に基づき説明する。
【００１６】［第１の実施の形態］本発明の第１の実施
の形態の半導体装置の製造方法について、図１及び図２
に基づき説明する。ここでは、半導体装置としてＣＭＯ
ＳＩＣを例に採り、Ｎ型シリコン基板（半導体基板）に
Ｐ型領域（第１の導電型領域）及びＮ型領域（第２の導
電型領域）を形成する場合について説明する。なお、図
１及び図２において、図５と同一の構成要素には同一の
符号を付してある。
の形態の半導体装置の製造方法について、図１及び図２
に基づき説明する。ここでは、半導体装置としてＣＭＯ
ＳＩＣを例に採り、Ｎ型シリコン基板（半導体基板）に
Ｐ型領域（第１の導電型領域）及びＮ型領域（第２の導
電型領域）を形成する場合について説明する。なお、図
１及び図２において、図５と同一の構成要素には同一の
符号を付してある。
【００１７】まず、図１（ａ）に示すように、スピンコ
ート法、スプレーコート法、あるいはディップコート法
等により、トランジスタ形成領域に既にゲート（Ｇ）が
形成されているＮ型シリコン基板１上に、ポジ型の第１
のホトレジストを塗布する。その後、このホトレジスト
を、赤外線加熱等により、例えば１２０℃で加熱し、中
に含まれる有機溶剤等の揮発成分を揮発させるとともに
化学反応を促進させ、膜質が後述する第２レジスト層２
５と比べて硬い第１レジスト層２１とする。
ート法、スプレーコート法、あるいはディップコート法
等により、トランジスタ形成領域に既にゲート（Ｇ）が
形成されているＮ型シリコン基板１上に、ポジ型の第１
のホトレジストを塗布する。その後、このホトレジスト
を、赤外線加熱等により、例えば１２０℃で加熱し、中
に含まれる有機溶剤等の揮発成分を揮発させるとともに
化学反応を促進させ、膜質が後述する第２レジスト層２
５と比べて硬い第１レジスト層２１とする。
【００１８】ここで用いられるホトレジストとしては、
例えば、キノンジアジド系のホトレジスト等、一般に市
販されているポジ型のホトレジストが好適に用いられ
る。この第１レジスト層２１では、転写性を向上させる
ための方法として、赤外線加熱等により、例えば１３０
〜１５０℃で加熱し、レジスト表面の荒れを無くす方法
を採ってもよい。この方法によれば、レジスト表面の荒
れが消滅または減少するとともに膜質が硬くなるので、
紫外線４照射後の第１レジスト層２１の寸法変化が小さ
く、パターンの形状変化も小さい。
例えば、キノンジアジド系のホトレジスト等、一般に市
販されているポジ型のホトレジストが好適に用いられ
る。この第１レジスト層２１では、転写性を向上させる
ための方法として、赤外線加熱等により、例えば１３０
〜１５０℃で加熱し、レジスト表面の荒れを無くす方法
を採ってもよい。この方法によれば、レジスト表面の荒
れが消滅または減少するとともに膜質が硬くなるので、
紫外線４照射後の第１レジスト層２１の寸法変化が小さ
く、パターンの形状変化も小さい。
【００１９】次いで、この第１レジスト層２１上に所定
のマスクパターンを有するホトマスク２２を載置し、紫
外線４を照射することによりホトマスク２２のマスクパ
ターンを第１レジスト層２１に焼き付ける。このホトマ
スク２２には、Ｎ型シリコン基板１のＰ型Ｔｒ領域５及
びＮ型Ｔｒ領域６それぞれに対応する部分に開口が形成
されているので、このホトマスク２２を用いることで、
第１レジスト層２１のＮ型シリコン基板１のＰ型Ｔｒ領
域５及びＮ型Ｔｒ領域６それぞれに対応する部分２３、
２４が紫外線４に照射されることになる。これらの部分
２３、２４は紫外線に照射されることにより感光して、
現像液に可溶な潜像を形成することとなる。
のマスクパターンを有するホトマスク２２を載置し、紫
外線４を照射することによりホトマスク２２のマスクパ
ターンを第１レジスト層２１に焼き付ける。このホトマ
スク２２には、Ｎ型シリコン基板１のＰ型Ｔｒ領域５及
びＮ型Ｔｒ領域６それぞれに対応する部分に開口が形成
されているので、このホトマスク２２を用いることで、
第１レジスト層２１のＮ型シリコン基板１のＰ型Ｔｒ領
域５及びＮ型Ｔｒ領域６それぞれに対応する部分２３、
２４が紫外線４に照射されることになる。これらの部分
２３、２４は紫外線に照射されることにより感光して、
現像液に可溶な潜像を形成することとなる。
【００２０】次いで、図１（ｂ）に示すように、上記の
第１のホトレジストと同様にして、この第１レジスト層
２１上に、ポジ型の第２のホトレジストを塗布し、その
後、このホトレジストを、例えば、９０℃以下の比較的
低温で加熱して有機溶剤等の揮発成分を揮発させるとと
もに化学反応を促進させ、膜質が第１レジスト層２１よ
り軟らかい第２レジスト層２５とする。この第２レジス
ト層２５及び第１レジスト層２１それぞれの露光感度は
特に限定されるものではないが、第２レジスト層２５を
露光させる際に、第１レジスト層２１を露光させないた
めには、この第２レジスト層２５の露光感度は、第１レ
ジスト層２１より高いことが好ましい。
第１のホトレジストと同様にして、この第１レジスト層
２１上に、ポジ型の第２のホトレジストを塗布し、その
後、このホトレジストを、例えば、９０℃以下の比較的
低温で加熱して有機溶剤等の揮発成分を揮発させるとと
もに化学反応を促進させ、膜質が第１レジスト層２１よ
り軟らかい第２レジスト層２５とする。この第２レジス
ト層２５及び第１レジスト層２１それぞれの露光感度は
特に限定されるものではないが、第２レジスト層２５を
露光させる際に、第１レジスト層２１を露光させないた
めには、この第２レジスト層２５の露光感度は、第１レ
ジスト層２１より高いことが好ましい。
【００２１】次いで、この第２レジスト層２５上にＮ型
Ｔｒ領域６に対応する部分のみが開口されたホトマスク
３を載置し、紫外線４を照射することによりホトマスク
３のマスクパターンを第２レジスト層２５に焼き付け
る。これにより、第２レジスト層２５のＮ型Ｔｒ領域６
に対応する部分２６のみが紫外線照射されて、現像液に
可溶な潜像を形成することとなる。
Ｔｒ領域６に対応する部分のみが開口されたホトマスク
３を載置し、紫外線４を照射することによりホトマスク
３のマスクパターンを第２レジスト層２５に焼き付け
る。これにより、第２レジスト層２５のＮ型Ｔｒ領域６
に対応する部分２６のみが紫外線照射されて、現像液に
可溶な潜像を形成することとなる。
【００２２】次いで、図１（ｃ）に示すように、この第
１レジスト層２１及び第２レジスト層２５を同時に現像
する。ここでは、第２レジスト層２５がマスクとしての
役割をも担うので、Ｎ型シリコン基板１のＮ型Ｔｒ領域
６に対応する部分２４、２６のみが現像液に溶解して消
失し、第１レジスト層２１及び第２レジスト層２５に開
口２７が形成される。これにより、Ｎ型Ｔｒ領域６のみ
が外部に露出した状態となる。
１レジスト層２１及び第２レジスト層２５を同時に現像
する。ここでは、第２レジスト層２５がマスクとしての
役割をも担うので、Ｎ型シリコン基板１のＮ型Ｔｒ領域
６に対応する部分２４、２６のみが現像液に溶解して消
失し、第１レジスト層２１及び第２レジスト層２５に開
口２７が形成される。これにより、Ｎ型Ｔｒ領域６のみ
が外部に露出した状態となる。
【００２３】次いで、図１（ｄ）に示すように、これら
第１レジスト層２１及び第２レジスト層２５をマスクと
して、Ａｓ+イオン（Ｎ+）注入１１を行う。Ａｓ+イオ
ン（Ｎ+）はＮ型Ｔｒ領域６のみに注入されるので、こ
のＮ型Ｔｒ領域６はＡｓ+イオン注入によりＮ型領域１
２となる。次いで、ウエットエッチングにより第２レジ
スト層２５のみを除去する。ここでは、エッチング液と
して、硫酸（Ｈ2ＳＯ4）、アンモニア水（ＮＨ4Ｏ
Ｈ）、過酸化水素水（Ｈ2Ｏ2）各々を所定量含むエッチ
ング液を用いることとし、第１レジスト層２１の表面近
傍の部分までを含めて除去することで、第２レジスト層
２５を完全に除去することができる。
第１レジスト層２１及び第２レジスト層２５をマスクと
して、Ａｓ+イオン（Ｎ+）注入１１を行う。Ａｓ+イオ
ン（Ｎ+）はＮ型Ｔｒ領域６のみに注入されるので、こ
のＮ型Ｔｒ領域６はＡｓ+イオン注入によりＮ型領域１
２となる。次いで、ウエットエッチングにより第２レジ
スト層２５のみを除去する。ここでは、エッチング液と
して、硫酸（Ｈ2ＳＯ4）、アンモニア水（ＮＨ4Ｏ
Ｈ）、過酸化水素水（Ｈ2Ｏ2）各々を所定量含むエッチ
ング液を用いることとし、第１レジスト層２１の表面近
傍の部分までを含めて除去することで、第２レジスト層
２５を完全に除去することができる。
【００２４】なお、第２レジスト層２５を除去する際に
用いられるエッチング液（エッチング材料）としては、
第１レジスト層２１を除去する際に用いられるエッチン
グ液よりエッチングレートの低いエッチング液が好まし
い。エッチングレートの低いエッチング液を用いること
で、第２レジスト層２５のエッチング量が制御し易くな
る。また、第１レジスト層２１は表面部分がエッチング
されるものの、エッチングが内部まで進行するおそれは
無い。
用いられるエッチング液（エッチング材料）としては、
第１レジスト層２１を除去する際に用いられるエッチン
グ液よりエッチングレートの低いエッチング液が好まし
い。エッチングレートの低いエッチング液を用いること
で、第２レジスト層２５のエッチング量が制御し易くな
る。また、第１レジスト層２１は表面部分がエッチング
されるものの、エッチングが内部まで進行するおそれは
無い。
【００２５】次いで、図２（ｅ）に示すように、第１レ
ジスト層２１を現像する。この第１レジスト層２１で
は、Ｎ型シリコン基板１のＰ型Ｔｒ領域５に対応する部
分２３が現像液に溶解して消失するので、この第１レジ
スト層２１にさらに開口２８が形成されることとなる。
これにより、Ｐ型Ｔｒ領域５及びＮ型領域１２双方が外
部に露出した状態となる。
ジスト層２１を現像する。この第１レジスト層２１で
は、Ｎ型シリコン基板１のＰ型Ｔｒ領域５に対応する部
分２３が現像液に溶解して消失するので、この第１レジ
スト層２１にさらに開口２８が形成されることとなる。
これにより、Ｐ型Ｔｒ領域５及びＮ型領域１２双方が外
部に露出した状態となる。
【００２６】次いで、図２（ｆ）に示すように、この第
１レジスト層２１をマスクとして、ＢＦ2 +イオン（Ｐ
-）注入１７を行う。ＢＦ2 +イオン（Ｐ-）はＰ型Ｔｒ領
域５及びＮ型領域１２に注入されるが、ＢＦ2 +イオン
（Ｐ-）のイオン注入量は、Ａｓ+イオン（Ｎ+）のイオ
ン注入量より少ないので、Ｎ型領域１２にＢＦ2 +イオン
（Ｐ-）を注入してもＮ型の状態が良好に保持され、Ｐ
型になることはない。一方、Ｐ型Ｔｒ領域５は、Ａｓ+
イオン注入が施されていないので、このＰ型Ｔｒ領域５
はＢＦ2 +イオン注入によりＰ型領域２９となる。
１レジスト層２１をマスクとして、ＢＦ2 +イオン（Ｐ
-）注入１７を行う。ＢＦ2 +イオン（Ｐ-）はＰ型Ｔｒ領
域５及びＮ型領域１２に注入されるが、ＢＦ2 +イオン
（Ｐ-）のイオン注入量は、Ａｓ+イオン（Ｎ+）のイオ
ン注入量より少ないので、Ｎ型領域１２にＢＦ2 +イオン
（Ｐ-）を注入してもＮ型の状態が良好に保持され、Ｐ
型になることはない。一方、Ｐ型Ｔｒ領域５は、Ａｓ+
イオン注入が施されていないので、このＰ型Ｔｒ領域５
はＢＦ2 +イオン注入によりＰ型領域２９となる。
【００２７】次いで、ウエットアッシングにより第１レ
ジスト層２１を除去する。ウエットアッシングとして
は、通常のウェットアッシングが好適に用いられる。例
えば、酸素（Ｏ2）ガス中に３０分暴露の後、硫酸（Ｈ2
ＳＯ4）及び過酸化水素水（Ｈ2Ｏ2）の混合液中に２０
分浸漬する等である。
ジスト層２１を除去する。ウエットアッシングとして
は、通常のウェットアッシングが好適に用いられる。例
えば、酸素（Ｏ2）ガス中に３０分暴露の後、硫酸（Ｈ2
ＳＯ4）及び過酸化水素水（Ｈ2Ｏ2）の混合液中に２０
分浸漬する等である。
【００２８】このようにして、図２（ｇ）に示すよう
に、Ｎ型シリコン基板１にＰ型領域２９及びＮ型領域１
２を形成することができ、従来のようなレジスト残り等
が生じるおそれがない。そして、このようにして得られ
たＮ型シリコン基板１を用いてＣＭＯＳＩＣを作製する
ことができる。
に、Ｎ型シリコン基板１にＰ型領域２９及びＮ型領域１
２を形成することができ、従来のようなレジスト残り等
が生じるおそれがない。そして、このようにして得られ
たＮ型シリコン基板１を用いてＣＭＯＳＩＣを作製する
ことができる。
【００２９】以上詳細に説明したように、本実施形態の
半導体装置の製造方法によれば、Ｎ型シリコン基板１上
に第１レジスト層２１、第２レジスト層２５を順次積層
し、これらをマスクとしてＡｓ+イオン（Ｎ+）注入１１
を行ってＮ型領域１２を形成し、次いで、第２レジスト
層２５のみを除去し、残った第１レジスト層２１をマス
クとしてＢＦ2 +イオン（Ｐ-）注入１７を行ってＰ型領
域２９を形成し、その後第１レジスト層２１を除去する
ので、Ｎ型シリコン基板１に接触するホトレジストの除
去工程は第１レジスト層２１の除去工程のみとなり、レ
ジスト残り等の不具合が生じるおそれがなくなる。した
がって、このレジスト残りに起因するショート不良の問
題を解消することができ、得られたデバイスの電気的特
性、及び信頼性を向上させることができる。
半導体装置の製造方法によれば、Ｎ型シリコン基板１上
に第１レジスト層２１、第２レジスト層２５を順次積層
し、これらをマスクとしてＡｓ+イオン（Ｎ+）注入１１
を行ってＮ型領域１２を形成し、次いで、第２レジスト
層２５のみを除去し、残った第１レジスト層２１をマス
クとしてＢＦ2 +イオン（Ｐ-）注入１７を行ってＰ型領
域２９を形成し、その後第１レジスト層２１を除去する
ので、Ｎ型シリコン基板１に接触するホトレジストの除
去工程は第１レジスト層２１の除去工程のみとなり、レ
ジスト残り等の不具合が生じるおそれがなくなる。した
がって、このレジスト残りに起因するショート不良の問
題を解消することができ、得られたデバイスの電気的特
性、及び信頼性を向上させることができる。
【００３０】［第２の実施の形態］本発明の第２の実施
の形態の半導体装置の製造方法について、図３及び図４
に基づき説明する。ここでは、上述した第１の実施形態
と同様、半導体装置としてＣＭＯＳＩＣを例に採り、Ｎ
型シリコン基板１にＰ型領域及びＮ型領域を形成する場
合について説明する。なお、図３及び図４において、図
１及び図２と同一の構成要素には同一の符号を付してあ
る。
の形態の半導体装置の製造方法について、図３及び図４
に基づき説明する。ここでは、上述した第１の実施形態
と同様、半導体装置としてＣＭＯＳＩＣを例に採り、Ｎ
型シリコン基板１にＰ型領域及びＮ型領域を形成する場
合について説明する。なお、図３及び図４において、図
１及び図２と同一の構成要素には同一の符号を付してあ
る。
【００３１】まず、図３（ａ）に示すように、トランジ
スタ形成領域に既にゲート（Ｇ）が形成されているＮ型
シリコン基板１上にポジ型の第１のホトレジストを塗布
し、その後、このホトレジストを、赤外線加熱等によ
り、例えば１２０℃で加熱し第１レジスト層２１とす
る。この第１レジスト層２１においても、転写性を向上
させるために、例えば１３０〜１５０℃で加熱し、レジ
スト表面の荒れを無くす方法を採ってもよい。
スタ形成領域に既にゲート（Ｇ）が形成されているＮ型
シリコン基板１上にポジ型の第１のホトレジストを塗布
し、その後、このホトレジストを、赤外線加熱等によ
り、例えば１２０℃で加熱し第１レジスト層２１とす
る。この第１レジスト層２１においても、転写性を向上
させるために、例えば１３０〜１５０℃で加熱し、レジ
スト表面の荒れを無くす方法を採ってもよい。
【００３２】次いで、この第１レジスト層２１上に所定
のマスクパターンを有するホトマスク２２を載置し、紫
外線４を照射することによりホトマスク２２のマスクパ
ターンを第１レジスト層２１に焼き付ける。ここでは、
第１レジスト層２１のＮ型シリコン基板１のＰ型Ｔｒ領
域５及びＮ型Ｔｒ領域６それぞれに対応する部分２３、
２４が紫外線４に照射されることになるので、これらの
部分２３、２４は紫外線に照射されることにより感光し
て、現像液に可溶な潜像を形成することとなる。
のマスクパターンを有するホトマスク２２を載置し、紫
外線４を照射することによりホトマスク２２のマスクパ
ターンを第１レジスト層２１に焼き付ける。ここでは、
第１レジスト層２１のＮ型シリコン基板１のＰ型Ｔｒ領
域５及びＮ型Ｔｒ領域６それぞれに対応する部分２３、
２４が紫外線４に照射されることになるので、これらの
部分２３、２４は紫外線に照射されることにより感光し
て、現像液に可溶な潜像を形成することとなる。
【００３３】次いで、図３（ｂ）に示すように、第１レ
ジスト層２１上に、例えば、低温化学的気相成長（ＣＶ
Ｄ）法等によりエッチングストッパ層となるシリコン酸
化膜３１を成膜する。エッチングストッパ層は、後述す
る第２レジスト層２５を除去するエッチング液に対して
耐性を有する。
ジスト層２１上に、例えば、低温化学的気相成長（ＣＶ
Ｄ）法等によりエッチングストッパ層となるシリコン酸
化膜３１を成膜する。エッチングストッパ層は、後述す
る第２レジスト層２５を除去するエッチング液に対して
耐性を有する。
【００３４】このエッチングストッパ層を成膜する際
に、第１レジスト層２１へのダメージを極力小さくする
ためには、低温ＣＶＤ法による成膜が最も効果的であ
る。ここでは、シリコン酸化膜３１のＮ型Ｔｒ領域６に
対応する部分３２は残されているが、エッチングにより
除去しておいてもよい。
に、第１レジスト層２１へのダメージを極力小さくする
ためには、低温ＣＶＤ法による成膜が最も効果的であ
る。ここでは、シリコン酸化膜３１のＮ型Ｔｒ領域６に
対応する部分３２は残されているが、エッチングにより
除去しておいてもよい。
【００３５】次いで、このシリコン酸化膜３１上に、ポ
ジ型の第２のホトレジストを塗布し、その後、このホト
レジストを、例えば９０℃以下の比較的低温で加熱して
第２レジスト層２５とする。この第２レジスト層２５の
露光感度は、第１レジスト層２１より高いものが好まし
い。
ジ型の第２のホトレジストを塗布し、その後、このホト
レジストを、例えば９０℃以下の比較的低温で加熱して
第２レジスト層２５とする。この第２レジスト層２５の
露光感度は、第１レジスト層２１より高いものが好まし
い。
【００３６】次いで、この第２レジスト層２５上にＮ型
Ｔｒ領域６に対応する部分のみが開口されたホトマスク
３を載置し、紫外線４を照射することによりホトマスク
３のマスクパターンを第２レジスト層２５に焼き付け
る。この第２レジスト層２５では、Ｎ型Ｔｒ領域６に対
応する部分２６のみが紫外線照射されることで、現像液
に可溶な潜像が形成される。
Ｔｒ領域６に対応する部分のみが開口されたホトマスク
３を載置し、紫外線４を照射することによりホトマスク
３のマスクパターンを第２レジスト層２５に焼き付け
る。この第２レジスト層２５では、Ｎ型Ｔｒ領域６に対
応する部分２６のみが紫外線照射されることで、現像液
に可溶な潜像が形成される。
【００３７】次いで、図３（ｃ）に示すように、第２レ
ジスト層２５を現像し、シリコン酸化膜３１のＮ型Ｔｒ
領域６に対応する部分３２をエッチングにより除去し、
第１レジスト層２１の現像を行う。その結果、第１レジ
スト層２１、シリコン酸化膜３１及び第２レジスト層２
５に開口３３が形成され、Ｎ型Ｔｒ領域６のみが外部に
露出した状態となる。なお、シリコン酸化膜３１のＮ型
Ｔｒ領域６に対応する部分３２が既に除去されていれ
ば、エッチングは不要である。
ジスト層２５を現像し、シリコン酸化膜３１のＮ型Ｔｒ
領域６に対応する部分３２をエッチングにより除去し、
第１レジスト層２１の現像を行う。その結果、第１レジ
スト層２１、シリコン酸化膜３１及び第２レジスト層２
５に開口３３が形成され、Ｎ型Ｔｒ領域６のみが外部に
露出した状態となる。なお、シリコン酸化膜３１のＮ型
Ｔｒ領域６に対応する部分３２が既に除去されていれ
ば、エッチングは不要である。
【００３８】次いで、図３（ｄ）に示すように、これら
第１レジスト層２１、シリコン酸化膜３１及び第２レジ
スト層２５をマスクとして、Ｎ型Ｔｒ領域６にＡｓ+イ
オン（Ｎ+）注入１１を行う。これにより、Ｎ型シリコ
ン基板１内にＮ型領域１２が形成される。次いで、ウエ
ットエッチングにより第２レジスト層２５のみを除去す
る。エッチング液としては、硫酸（Ｈ2ＳＯ4）、アンモ
ニア水（ＮＨ4ＯＨ）、過酸化水素水（Ｈ2Ｏ2）各々を
所定量含むエッチング液が好適である。
第１レジスト層２１、シリコン酸化膜３１及び第２レジ
スト層２５をマスクとして、Ｎ型Ｔｒ領域６にＡｓ+イ
オン（Ｎ+）注入１１を行う。これにより、Ｎ型シリコ
ン基板１内にＮ型領域１２が形成される。次いで、ウエ
ットエッチングにより第２レジスト層２５のみを除去す
る。エッチング液としては、硫酸（Ｈ2ＳＯ4）、アンモ
ニア水（ＮＨ4ＯＨ）、過酸化水素水（Ｈ2Ｏ2）各々を
所定量含むエッチング液が好適である。
【００３９】この第２レジスト層２５の下側には、エッ
チングストッパ層となるシリコン酸化膜３１が成膜され
ているので、ウエットエッチングはシリコン酸化膜３１
で停止し、それ以上、エッチングが進行することはな
い。次いで、図４（ｅ）に示すように、シリコン酸化膜
３１をエッチングにより除去し、露出した第１レジスト
層２１を現像する。この第１レジスト層２１では、Ｎ型
シリコン基板１のＰ型Ｔｒ領域５に対応する部分２３が
現像液に溶解して消失するために、開口２８が形成され
ることとなる。したがって、Ｐ型Ｔｒ領域５及びＮ型領
域１２双方が外部に露出した状態となる。
チングストッパ層となるシリコン酸化膜３１が成膜され
ているので、ウエットエッチングはシリコン酸化膜３１
で停止し、それ以上、エッチングが進行することはな
い。次いで、図４（ｅ）に示すように、シリコン酸化膜
３１をエッチングにより除去し、露出した第１レジスト
層２１を現像する。この第１レジスト層２１では、Ｎ型
シリコン基板１のＰ型Ｔｒ領域５に対応する部分２３が
現像液に溶解して消失するために、開口２８が形成され
ることとなる。したがって、Ｐ型Ｔｒ領域５及びＮ型領
域１２双方が外部に露出した状態となる。
【００４０】次いで、図４（ｆ）に示すように、この第
１レジスト層２１をマスクとして、ＢＦ2 +イオン（Ｐ
-）注入１７を行う。ここで、ＢＦ2 +イオン（Ｐ-）のイ
オン注入量は、Ａｓ+イオン（Ｎ+）のイオン注入量より
少ないので、Ｎ型領域１２はＮ型の状態が良好に保持さ
れ、かつ、Ｐ型Ｔｒ領域５はＢＦ2 +イオン（Ｐ-）注入
１７によりＰ型領域２９となる。
１レジスト層２１をマスクとして、ＢＦ2 +イオン（Ｐ
-）注入１７を行う。ここで、ＢＦ2 +イオン（Ｐ-）のイ
オン注入量は、Ａｓ+イオン（Ｎ+）のイオン注入量より
少ないので、Ｎ型領域１２はＮ型の状態が良好に保持さ
れ、かつ、Ｐ型Ｔｒ領域５はＢＦ2 +イオン（Ｐ-）注入
１７によりＰ型領域２９となる。
【００４１】次いで、ウエットアッシングにより第１レ
ジスト層２１を除去する。ウエットアッシングは、上述
した第１の実施形態と全く同様にして行われる。このよ
うにして、図４（ｇ）に示すように、Ｎ型シリコン基板
１にＰ型領域２９及びＮ型領域１２を形成することがで
き、従来のようなレジスト残り等が生じるおそれがな
い。そして、このようにして得られたＮ型シリコン基板
１を用いてＣＭＯＳＩＣを作製することができる。
ジスト層２１を除去する。ウエットアッシングは、上述
した第１の実施形態と全く同様にして行われる。このよ
うにして、図４（ｇ）に示すように、Ｎ型シリコン基板
１にＰ型領域２９及びＮ型領域１２を形成することがで
き、従来のようなレジスト残り等が生じるおそれがな
い。そして、このようにして得られたＮ型シリコン基板
１を用いてＣＭＯＳＩＣを作製することができる。
【００４２】以上詳細に説明したように、本実施形態の
半導体装置の製造方法においても、上述した第１の実施
形態と全く同様の作用・効果を奏することができる。し
かも、第１レジスト層２１と第２レジスト層２５との間
に、エッチングストッパ層となるシリコン酸化膜３１を
形成したので、エッチングにより第２レジスト層２５を
除去する際に、シリコン酸化膜３１がエッチングを停止
し、それ以上のエッチングの進行を阻止することがで
き、パターンにダメージを与えることなく第２レジスト
層２５のみを効果的に除去することができる。
半導体装置の製造方法においても、上述した第１の実施
形態と全く同様の作用・効果を奏することができる。し
かも、第１レジスト層２１と第２レジスト層２５との間
に、エッチングストッパ層となるシリコン酸化膜３１を
形成したので、エッチングにより第２レジスト層２５を
除去する際に、シリコン酸化膜３１がエッチングを停止
し、それ以上のエッチングの進行を阻止することがで
き、パターンにダメージを与えることなく第２レジスト
層２５のみを効果的に除去することができる。
【００４３】以上、本発明の半導体装置の製造方法の各
実施形態について図面に基づき説明してきたが、具体的
な構成は本実施形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、上記の各実施形態においては、第１レジスト層
２１及び第２レジスト層２５をポジ型としたが、ネガ型
を用いても同様の効果を奏することができる。また、第
２の実施形態においては、エッチングストッパ層として
シリコン酸化膜３１を用いたが、このシリコン酸化膜３
１は、第２レジスト層２５をエッチングする際にエッチ
ングストッパ層としての機能を有するものであればなん
でもよい。
実施形態について図面に基づき説明してきたが、具体的
な構成は本実施形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、上記の各実施形態においては、第１レジスト層
２１及び第２レジスト層２５をポジ型としたが、ネガ型
を用いても同様の効果を奏することができる。また、第
２の実施形態においては、エッチングストッパ層として
シリコン酸化膜３１を用いたが、このシリコン酸化膜３
１は、第２レジスト層２５をエッチングする際にエッチ
ングストッパ層としての機能を有するものであればなん
でもよい。
【００４４】
【発明の効果】以上説明した様に、本発明の半導体装置
の製造方法によれば、半導体基板上に、所望のパターン
を有する第１のレジスト層及び第２のレジスト層を順次
積層し、これら第１のレジスト層及び第２のレジスト層
をマスクとして前記半導体基板に第１のイオンを注入し
て前記半導体基板に第１の導電型領域を形成し、次い
で、前記第２のレジスト層を除去し、残った第１のレジ
スト層をマスクとして前記半導体基板に第２のイオンを
注入して前記半導体基板に第２の導電型領域を形成する
ので、直接半導体基板と接しているレジスト層の除去工
程を、第１のレジスト層の除去工程のみとすることで、
半導体基板と接するレジスト層の除去工程を削減するこ
とができる。したがって、従来問題とされたレジスト残
り等の不具合が生じるおそれがなくなり、このレジスト
残りに起因するショート不良等の問題を解消することが
できる。その結果、得られたデバイスの電気的特性、及
び信頼性を向上させることができる。
の製造方法によれば、半導体基板上に、所望のパターン
を有する第１のレジスト層及び第２のレジスト層を順次
積層し、これら第１のレジスト層及び第２のレジスト層
をマスクとして前記半導体基板に第１のイオンを注入し
て前記半導体基板に第１の導電型領域を形成し、次い
で、前記第２のレジスト層を除去し、残った第１のレジ
スト層をマスクとして前記半導体基板に第２のイオンを
注入して前記半導体基板に第２の導電型領域を形成する
ので、直接半導体基板と接しているレジスト層の除去工
程を、第１のレジスト層の除去工程のみとすることで、
半導体基板と接するレジスト層の除去工程を削減するこ
とができる。したがって、従来問題とされたレジスト残
り等の不具合が生じるおそれがなくなり、このレジスト
残りに起因するショート不良等の問題を解消することが
できる。その結果、得られたデバイスの電気的特性、及
び信頼性を向上させることができる。
【００４５】また、本発明の他の半導体装置の製造方法
によれば、半導体基板上に、所望のパターンを有する第
１のレジスト層、エッチングストッパ層、所望のパター
ンを有する第２のレジスト層を順次積層し、これら第１
のレジスト層、エッチングストッパ層及び第２のレジス
ト層をマスクとして前記半導体基板に第１のイオンを注
入し前記半導体基板に第１の導電型領域を形成し、次い
で、前記第２のレジスト層及びエッチングストッパ層を
除去し、残った第１のレジスト層をマスクとして前記半
導体基板に第２のイオンを注入し前記半導体基板に第２
の導電型領域を形成し、その後、前記第１のレジスト層
を除去するので、半導体基板と接しているレジスト層の
除去工程を、第１のレジスト層の除去工程のみとするこ
とで、半導体基板と接するレジスト層の除去工程を削減
することができる。したがって、従来問題とされたレジ
スト残り等の不具合が生じるおそれがなくなり、このレ
ジスト残りに起因するショート不良等の問題を解消する
ことができる。その結果、得られたデバイスの電気的特
性、及び信頼性を向上させることができる。
によれば、半導体基板上に、所望のパターンを有する第
１のレジスト層、エッチングストッパ層、所望のパター
ンを有する第２のレジスト層を順次積層し、これら第１
のレジスト層、エッチングストッパ層及び第２のレジス
ト層をマスクとして前記半導体基板に第１のイオンを注
入し前記半導体基板に第１の導電型領域を形成し、次い
で、前記第２のレジスト層及びエッチングストッパ層を
除去し、残った第１のレジスト層をマスクとして前記半
導体基板に第２のイオンを注入し前記半導体基板に第２
の導電型領域を形成し、その後、前記第１のレジスト層
を除去するので、半導体基板と接しているレジスト層の
除去工程を、第１のレジスト層の除去工程のみとするこ
とで、半導体基板と接するレジスト層の除去工程を削減
することができる。したがって、従来問題とされたレジ
スト残り等の不具合が生じるおそれがなくなり、このレ
ジスト残りに起因するショート不良等の問題を解消する
ことができる。その結果、得られたデバイスの電気的特
性、及び信頼性を向上させることができる。
【００４６】また、第１のレジスト層と第２のレジスト
層との間にエッチングストッパ層を形成したので、エッ
チングにより第２のレジスト層を除去する際に、エッチ
ングストッパ層がそれ以上のエッチングの進行を阻止す
ることで、パターンにダメージを与えることなく第２の
レジスト層のみを効果的に除去することができる。
層との間にエッチングストッパ層を形成したので、エッ
チングにより第２のレジスト層を除去する際に、エッチ
ングストッパ層がそれ以上のエッチングの進行を阻止す
ることで、パターンにダメージを与えることなく第２の
レジスト層のみを効果的に除去することができる。
【図１】 本発明の第１の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図２】 本発明の第１の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図３】 本発明の第２の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図４】 本発明の第２の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図５】 従来の半導体装置の製造方法を示す過程図で
ある。
ある。
１ Ｎ型シリコン基板
３ ホトマスク
４ 紫外線
５ Ｐ型Ｔｒ領域
６ Ｎ型Ｔｒ領域
１１ Ａｓ+イオン（Ｎ+）注入
１２ Ｎ型領域
１７ ＢＦ2 +イオン（Ｐ-）注入
２１ 第１レジスト層
２２ ホトマスク
２３、２４ 部分
２５ 第２レジスト層
２６ 部分
２７、２８ 開口
２９ Ｐ型領域
３１ シリコン酸化膜
３２ 部分
３３ 開口
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 21/30 ５７２Ｚ
27/092
Claims (6)
- 【請求項１】 半導体基板に第１の導電型領域及び第２
の導電型領域を形成する半導体装置の製造方法におい
て、 前記半導体基板上に、所望のパターンを有する第１のレ
ジスト層及び第２のレジスト層を順次積層し、これら第
１のレジスト層及び第２のレジスト層をマスクとして前
記半導体基板に第１のイオンを注入し前記半導体基板に
第１の導電型領域を形成し、次いで、前記第２のレジス
ト層を除去し、残った第１のレジスト層をマスクとして
前記半導体基板に第２のイオンを注入し前記半導体基板
に第２の導電型領域を形成し、その後、前記第１のレジ
スト層を除去することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第２のレジスト層を除去する際に、
前記第１のレジスト層を除去するエッチング材料よりエ
ッチングレートの低いエッチング材料を用いて前記第２
のレジスト層、及び前記第１のレジスト層の表面部分を
除去することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 半導体基板に第１の導電型領域及び第２
の導電型領域を形成する半導体装置の製造方法におい
て、 前記半導体基板上に、所望のパターンを有する第１のレ
ジスト層、エッチングストッパ層、所望のパターンを有
する第２のレジスト層を順次積層し、これら第１のレジ
スト層、エッチングストッパ層及び第２のレジスト層を
マスクとして前記半導体基板に第１のイオンを注入し前
記半導体基板に第１の導電型領域を形成し、次いで、前
記第２のレジスト層及びエッチングストッパ層を除去
し、残った第１のレジスト層をマスクとして前記半導体
基板に第２のイオンを注入し前記半導体基板に第２の導
電型領域を形成し、その後、前記第１のレジスト層を除
去することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記エッチングストッパ層は、前記第２
のレジスト層を除去するエッチング材料に対して耐性を
有することを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項５】 前記第１のレジスト層は、前記第２のレ
ジスト層より露光感度が低いことを特徴とする請求項１
ないし４のいずれか１項記載の半導体装置の製造方法。 - 【請求項６】 前記第１のイオンの注入量は、前記第２
のイオンの注入量より多いことを特徴とする請求項１な
いし５のいずれか１項記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260341A JP2003068667A (ja) | 2001-08-29 | 2001-08-29 | 半導体装置の製造方法 |
| US10/152,102 US6753240B2 (en) | 2001-08-29 | 2002-05-21 | Semiconductor device production method |
| TW091110766A TW541602B (en) | 2001-08-29 | 2002-05-22 | Semiconductor device production method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260341A JP2003068667A (ja) | 2001-08-29 | 2001-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068667A true JP2003068667A (ja) | 2003-03-07 |
Family
ID=19087560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260341A Withdrawn JP2003068667A (ja) | 2001-08-29 | 2001-08-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6753240B2 (ja) |
| JP (1) | JP2003068667A (ja) |
| TW (1) | TW541602B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014038454A1 (ja) * | 2012-09-07 | 2014-03-13 | 東京応化工業株式会社 | パターン形成方法、構造体、櫛型電極の製造方法、及び二次電池 |
| JP2016051094A (ja) * | 2014-09-01 | 2016-04-11 | 信越化学工業株式会社 | 半導体装置基板の製造方法 |
| US10243198B2 (en) | 2013-03-29 | 2019-03-26 | Tokyo Ohka Kogyo Co., Ltd. | Method for forming pattern, structural body, method for producing comb-shaped electrode, and secondary cell |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1813990A4 (en) * | 2004-11-15 | 2010-06-23 | Tokyo Ohka Kogyo Co Ltd | PROCESS FOR GENERATING A RESISTANCE STRUCTURE |
| JP5430821B2 (ja) * | 2006-09-19 | 2014-03-05 | 東京応化工業株式会社 | レジストパターン形成方法 |
| US8269931B2 (en) * | 2009-09-14 | 2012-09-18 | The Aerospace Corporation | Systems and methods for preparing films using sequential ion implantation, and films formed using same |
| US8946864B2 (en) | 2011-03-16 | 2015-02-03 | The Aerospace Corporation | Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same |
| US9324579B2 (en) | 2013-03-14 | 2016-04-26 | The Aerospace Corporation | Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates |
| CN113394081A (zh) * | 2021-05-31 | 2021-09-14 | 上海华力集成电路制造有限公司 | 光阻去除方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437404B1 (en) * | 2000-08-10 | 2002-08-20 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator transistor with recessed source and drain |
-
2001
- 2001-08-29 JP JP2001260341A patent/JP2003068667A/ja not_active Withdrawn
-
2002
- 2002-05-21 US US10/152,102 patent/US6753240B2/en not_active Expired - Fee Related
- 2002-05-22 TW TW091110766A patent/TW541602B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014038454A1 (ja) * | 2012-09-07 | 2014-03-13 | 東京応化工業株式会社 | パターン形成方法、構造体、櫛型電極の製造方法、及び二次電池 |
| US9478791B2 (en) | 2012-09-07 | 2016-10-25 | Tokyo Ohka Kogyo Co., Ltd. | Method for forming pattern, structural body, method for producing comb-shaped electrode, and secondary cell |
| US10243198B2 (en) | 2013-03-29 | 2019-03-26 | Tokyo Ohka Kogyo Co., Ltd. | Method for forming pattern, structural body, method for producing comb-shaped electrode, and secondary cell |
| JP2016051094A (ja) * | 2014-09-01 | 2016-04-11 | 信越化学工業株式会社 | 半導体装置基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030045076A1 (en) | 2003-03-06 |
| US6753240B2 (en) | 2004-06-22 |
| TW541602B (en) | 2003-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60147122A (ja) | 半導体装置の製造方法 | |
| JP2003068667A (ja) | 半導体装置の製造方法 | |
| JP2007173840A (ja) | 半導体素子のデュアルゲート形成方法 | |
| US8518634B2 (en) | Cleaning process for semiconductor device fabrication | |
| JP2003163289A (ja) | 半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法 | |
| US7635625B2 (en) | Method for manufacturing image sensor | |
| KR100293453B1 (ko) | 듀얼 게이트 산화막의 형성방법 | |
| KR100335329B1 (ko) | 실린더형 캐패시터의 하부전극 형성방법 | |
| JPS62237762A (ja) | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 | |
| KR980011726A (ko) | 패턴 형성방법 | |
| JPH10284479A (ja) | 半導体集積回路の製造方法 | |
| US6479372B1 (en) | Method for avoiding water marks formed during cleaning after well implantation | |
| JPH09331043A (ja) | 半導体記憶装置の製造方法 | |
| KR100532769B1 (ko) | 반도체 장치의 제조방법 | |
| KR20060054681A (ko) | 포토레지스트 패턴 및 박막 패턴 형성방법 | |
| CN107799417B (zh) | 晶体管的制造方法 | |
| JPS6331097B2 (ja) | ||
| KR100875173B1 (ko) | 이미지 센서 제조 방법 | |
| KR101004808B1 (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| KR100910222B1 (ko) | 듀얼 게이트산화막이 적용된 반도체 소자 제조방법 | |
| KR100733704B1 (ko) | 게이트 형성 방법 | |
| US6537887B2 (en) | Integrated circuit fabrication | |
| JP2002134462A (ja) | 半導体装置の製造方法 | |
| JPS58171823A (ja) | 半導体装置の製造方法 | |
| JPH04363019A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |