KR20020005745A - 수지밀봉형 반도체장치, 이 장치에 이용되는 회로부재 및회로부재의 제조방법 - Google Patents

수지밀봉형 반도체장치, 이 장치에 이용되는 회로부재 및회로부재의 제조방법 Download PDF

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Abstract

반도체장치의 패키지 사이즈에서의 칩의 점유율을 올리고, 반도체장치의 소형화에 대응시키며, 동시에 반도체소자의 고속화에 대응할 수 있는 반도체장치를 제공한다.
수지밀봉형 반도체장치는, 수지밀봉된 반도체소자(110)와, 복수개의 서로 독립한 단자부재(130A)가 배열되어 형성된 회로부(130B)를 구비하고, 각각의 상기 단자부재는 상기 반도체소자의 단자부(115)와 전기적으로 접속하기 위한 내부단자부 (131)와, 외부회로로의 접속을 위한 외부단자부(132) 및, 상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부(133)를 갖추며, 상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고, 상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있고, 각각의 상기 단자부재의 상기 내부단자부의 단자면(131S)은 서로 동일한 평면상에 있으며, 상기 반도체소자의 상기 단자부측의 면과 상기 회로부의 상기 내부단자부측의 면은 대향하고 있고, 상기 반도체소자는 그 상기 단자부에 있어서 상기 회로부의 상기 내부단자부의 상기 단자면에 접합 내지 접촉하고 있으며, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부가 전기적으로 접속되어 있는 것을 특징으로 한다.

Description

수지밀봉형 반도체장치, 이 장치에 이용되는 회로부재 및 회로부재의 제조방법 {RESIN-SEALED SEMICONDUCTOR DEVICE, CIRCUIT MEMBER USED FOR THE DEVICE, AND METHOD OF MANUFACTURING THE CIRCUIT MEMBER}
근래, 반도체장치는 고집적화, 소형화 기술의 진보와 전자기기의 고성능화와 경박단소화(輕薄短小化)의 경향(시류)으로부터 LSI의 ASIC로 대표되도록 더욱 더 고집적화, 고기능화로 되고 있다.
이에 따라, 리드프레임을 이용한 밀봉형의 반도체장치에 있어서도 그 개발의 추세가 SOJ 패키지(Small Outline J-Leaded Package)나 QFP(Quad Flat Package)와 같은 표면실장형의 패키지를 거쳐, TSOP(Thin Small Outline Package)의 개발에 의한 박형화(薄型化)를 주축으로 한 패키지의 소형화로, 나아가서는 패키지 내부의 3차원에 의한 칩 수납효율 향상을 목적으로 한 LOC(Lead On Chip) 구조로 진전해 왔다.
그러나, 수지밀봉형 반도체장치에는, 고집적화, 고기능화와 더불어 다핀화, 박형화, 소형화가 한층 더 요구되고 있고, 상기 종래의 패키지에 있어서도 칩 외주(外周)부분의 리드의 인회(引回)가 있기 때문에, 패키지의 소형화에 한계가 보여 왔다.
본 발명은 반도체소자를 탑재하는 수지밀봉형의 반도체장치(플라스틱 패키지)에 관한 것으로, 특히 패키지 사이즈의 소형화에 대응하여 그 실장성을 향상시킬 수 있는 반도체장치와 이 장치에 이용되는 회로부재 및 그 제조방법에 관한 것이다.
도 1a는 본 발명의 수지밀봉형 반도체장치의 실시형태의 일례의 1단면을 나타낸 개략 단면도이고,
도 1b는 외부전극측(도 1a의 AO측)에서 본 도면,
도 2는 도 1a와 도 1b에 나타낸 반도체장치의 외부전극측 및 측면부를 이해하기 쉽게 나타낸 사시도,
도 3은 도 1a와 도 1b에 나타낸 반도체장치의 변형례를 나타낸 단면도,
도 4a는 본 발명의 회로부재의 실시형태의 일례의 개략 평면도,
도 4b는 도 4a에 있어서 점선으로 둘러싸인 B1부의 확대 사시도,
도 5는 본 발명의 회로부재의 제조방법의 실시형태의 일례의 공정단면도,
도 6은 도 1a와 도 1b에 나타낸 반도체장치의 제조공정을 나타낸 공정단면도이다.
본 발명은 이러한 상황을 기초로 하여, 반도체장치의 패키지 사이즈에서의 칩의 점유율을 올리고, 반도체장치의 소형화에 대응시켜 회로기판으로의 실장면적을 저감할 수 있는, 즉 회로기판으로의 실장밀도를 향상시킬 수 있는 수지밀봉형 반도체장치를 제공하고자 하는 것이다.
본 발명의 수지밀봉형 반도체장치는, 적어도 일부 단자가 외부로 노출한 수지밀봉형 반도체장치로, 수지밀봉된 반도체소자와, 복수개의 서로 독립한 단자부재가 배열되어 형성된 회로부를 구비하고, 각각의 상기 단자부재는 상기 반도체소자의 단자부와 전기적으로 접속하기 위한 내부단자부와, 외부회로로의 접속을 위한 외부단자부 및, 상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추며, 상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고, 상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있고, 각각의 상기 단자부재의 상기 내부단자부의 단자면은 서로 동일한 평면상에 있으며, 상기 반도체소자의 상기 단자부측의 면과 상기 회로부의 상기 내부단자부측의 면은 대향하고 있고, 상기 반도체소자는 그 상기 단자부에 있어서 상기 회로부의 상기 내부단자부의 상기 단자면에 접합 내지 접촉하고 있으며, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부가 전기적으로 접속되어 있는 것을 특징으로 하는 것이다.
그리고, 상기에 있어서 상기 반도체소자는 그 상기 단자부에 돌기전극을 갖추고, 상기 돌기전극은 상기 내부단자부의 상기 단자면에 접합 내지 접촉하고 있는 것을 특징으로 한다.
또, 상기 내부단자부의 상기 단자면에는 접속용의 금속도금층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부는 상기 금속도금층을 매개해서 전기적으로 접속되어 있는 것을 특징으로 한다.
또, 상기 금속도금층은 땜납도금층, 금도금층, 은도금층, 팔라듐도금층으로부터 선택된 적어도 1개로 형성되어 있는 것을 특징으로 한다.
또, 상기 금속도금층은 상기 내부단자부의 상기 단자면중 상기 반도체소자의 상기 단자부와 대면하는 부분에만 형성되어 있는 것을 특징으로 한다.
또, 상기 내부단자부의 상기 단자면에는 접속용의 페이스트(paste)층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부는 상기 페이스트층을 매개해서 전기적으로 접속되어 있는 것을 특징으로 한다.
또, 상기 수지밀봉형 반도체장치는 상기 외부단자부의 적어도 일부를 외부로 노출시켜 수지밀봉한 수지밀봉형 반도체장치 또는 외부로 노출한 상기 외부단자부의 면에 회로기판 등으로의 실장을 위한 땜납으로 이루어진 외부전극을 형성한 수지밀봉형 반도체장치인 것을 특징으로 한다.
본 발명의 회로부재는, 전체가 거의 평평한 모양의 수지밀봉형 반도체장치용회로부재로, 배열된 복수개의 서로 독립한 단자부재와, 상기 복수개의 단자부재의 외측에 설치되어 이것들을 일체적으로 지지하는 바깥 프레임부를 구비하고, 각각의 상기 단자부재는 상기 반도체소자의 단자부와 전기적으로 접속하기 위한 내부단자부와, 외부회로로의 접속을 위한 외부단자부 및, 상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추며, 상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고, 상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있으며, 각각의 상기 단자부재의 상기 내부단자부의 단자면은 서로 동일한 평면상에 있고, 상기 바깥 프레임부는 상기 리드부와는 다른 접속리드를 갖추고, 상기 접속리드를 매개해서 상기 복수개의 외부단자부와 연결되어 있는 것을 특징으로 한다.
또, 금속 판재를 하프에칭(half-etching) 가공법에 의해 형성시킨 것인 것을 특징으로 한다.
또, 상기 내부단자부의 상기 단자면에는 접속용의 금속도금층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 내부단자부는 조립시에 상기 금속도금층을 매개해서 전기적으로 접속되는 것을 특징으로 한다.
또, 상기 금속도금층은 땜납도금층, 금도금층, 은도금층, 팔라듐도금층으로부터 선택된 적어도 1개로 형성되어 있는 것을 특징으로 한다.
또, 상기 내부단자부의 상기 단자면에는 접속용의 페이스트층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부는 조립시에 상기 페이스트층을 매개해서 전기적으로 접속되는 것을 특징으로 한다.
또, 상기 페이스트층은 Pb 프리페이스트(Pb-free paste)로 이루어진 것을 특징으로 한다.
또한, 하프에칭가공을 수반하는 에칭가공방법의 것을, 여기에서는 하프에칭 가공법이라 칭한다.
본 발명의 회로부재의 제조방법은, 전체가 거의 평평한 모양의 수지밀봉형 반도체장치용 회로부재의 제조방법으로, 상기 회로부재는 배열된 복수개의 서로 독립한 단자부재와, 상기 복수개의 단자부재의 외측에 설치되어 이것들을 일체적으로 지지하는 바깥 프레임부를 구비하고, 각각의 상기 단자부재는 상기 반도체소자의 단자부와 전기적으로 접속하기 위한 내부단자부와, 외부회로로의 접속을 위한 외부단자부 및, 상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추며, 상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고, 상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있으며, 각각의 상기 단자부재의 상기 내부단자부의 단자면은 서로 동일한 평면상에 있고, 상기 바깥 프레임부는 상기 리드부와는 다른 접속리드를 갖추고, 상기 접속리드를 매개해서 상기 복수개의 외부단자부와 연결되어 있으며, 금속판재를 소재로 하여 상기 내부단자부, 상기 리드부 및 상기 접속리드부를 일면측을 소재면으로 함과 더불어 상기 소재의 판두께보다도 얇게 하고, 상기 외부단자부를 상기 소재의 판두께로 하여 하프에칭 가공법에 의해 외형 가공하는 것을 특징으로 한다.
그리고, 상기에 있어서, 금속도금층을 상기 내부단자부의 상기 단자면에 형성하는 것을 특징으로 한다.
또, 상기 금속도금층의 형성은 외형가공후, 감광성 전착 레지스트로 전체를 피막(被膜)하고, 도금영역에 대응한 소정의 개구를 형성하여 제판(製版)하며, 이것을 도금 마스크로 하여 상기 개구로부터 노출한 영역에만 부분도금법에 의해 도금을 실시하는 것을 특징으로 한다.
또, 페이스트층을 상기 내부단자부의 상기 단자면에 형성하는 것을 특징으로 한다.
또, 상기 페이스트층의 형성을 인쇄 또는 디스펜스법(dispense method)에 의해 행하는 것을 특징으로 한다.
본 발명의 수지밀봉형 반도체장치는, 상기와 같은 구성으로 함으로써 반도체장치 패키지 사이즈에서의 칩이 점유율을 올리고, 반도체장치의 소형화에 대응할 수 있는 것으로 하고 있다. 즉, 반도체장치의 회로기판으로의 실장면적을 저감하여 회로기판으로의 실장밀도의 향상을 가능하게 하고 있다.
외부단자부에 일체적으로 연결한 외부전극부를 땜납볼로 형성함으로써, BGA (Ball Grid Array) 타입과 같이 하는 것도 가능하다.
구체적으로는, 반도체소자의 단자와 전기적으로 접속하기 위한 내부단자부와, 외부회로로의 접속을 위한 외부단자부 및, 상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추고, 내부단자부와 외부단자부가 그 표리에 나누어 설치되며, 내부단자부와 리드부가 얇게 형성되고, 외부단자부는 두껍게 형성된 단자부재를 복수개 각각 서로 독립하여, 또 각 단자부재의 내부단자부의 단자면을 같은 방향으로 일평면상에 갖추어 배치한 회로부를 구비하며, 반도체소자의 단자부측의 면과 상기 회로부의 내부단자부측의 면은 마주보고, 반도체소자가 그 단자부에서 회로부의 내부단자의 단자면측의 면에 접합 내지 접촉하며, 반도체소자의 단자부와 회로부의 내부단자부가 전기적으로 접속되어 있음으로써 이것을 달성하고 있다.
즉, 외부단자부의 단자면이 회로부의 반도체소자와는 반대측에 있어서 내부단자부 및 리드부보다 돌출하고 있고, 반도체소자의 단자면에 따른 면방향으로 2차원적으로 외부단자부의 단자면을 형성할 수 있는 것으로 하고, 더욱 더 반도체소자의 다단자화, 좁은 피치화에도 실용레벨에서의 실장을 가능하게 하고 있다.
환언하면, 수지밀봉형 반도체장치의 다핀하에도 한층 더 대응할 수 있는 것으로 하고 있다.
특히, 수지밀봉영역을 거의 반도체소자의 외형치수에 맞춘 CSP(Chip Size Package)로 함으로써, 반도체장치의 소형화에 대응할 수 있다.
또, 외부단자의 단자면뿐만 아니라, 그 측면부를 포함하는 일부분을 외부로 노출시킴으로써 전체의 박형화가 가능한 동시에 방열성 면에서도 우수한 것으로 된다.
또, 반도체소자의 단자는 반도체소자의 단자면의 한쌍의 변의 중간의 중심부 선상을 따라 배치되어 있고, 회로부의 내부단자부는 상기 중심선을 사이에 두도록 대향하며, 상기 중심선을 따라 각각 형성되어 있는 구조를 채용함으로써 전체를 간단한 구조로 하여 양산성에 적합한 것으로 할 수 있다.
본 발명의 회로부재는, 상기와 같은 구성으로 함으로써, 상기 본 발명의 수지밀봉형 반도체장치의 제조에 이용되는 것이지만, 하프에칭가공을 병용하는 통상의 에칭공정을 거쳐 제작할 수 있다.
본 발명의 회로부재 제조방법은, 하프에칭 가공법에 의해 비교적 간단히 본 발명의 회로부재의 제조를 가능하게 하고, 그 결과 본 발명의 수지밀봉형 반도체장치의 제조를 가능하게 하는 것이다.
본 발명의 실시형태를 도면을 기초로 하여 설명한다.
도 1a는 본 발명의 수지밀봉형 반도체장치의 실시형태의 일례의 1단면을 나타낸 개략 단면도이고, 도 1b는 외부전극측(도 1a의 AO측)에서 본 도면이다. 도 2는 도 1a와 도 1b에 나타낸 반도체장치의 외부전극(170)측 및 측면부를 이해하기 쉽게 나타낸 사시도이다. 도 3의 (a)와 (b)는 각각 도 1a와 도 1b에 나타낸 반도체장치의 변형례의 단면도이다. 도 4a는 본 발명에 따른 회로부재의 실시형태의 일례의 개략 평면도이고, 도 4b는 도 4a에 있어서 점선으로 둘러싸인 B1부의 확대 사시도이다. 도 5는 본 발명에 따른 회로부재의 제조방법의 실시형태의 일례의 공정단면도이다. 도 6은 도 1a와 도 1b에 나타낸 반도체장치의 제조공정을 나타낸 공정단면도이다.
또, 도 1a는 도 1b의 A1~A2에서의 단면도이다.
도 1a~도 6내에서 100, 101, 102는 수지밀봉형 반도체장치, 110은 반도체소자, 110S는 단자면, 115는 단자(패드), 130은 회로부재, 130A는 단자부재, 130B는 회로부, 130S는 소재면, 130a는 회로부재, 131은 내부단자부, 131S는 내부단자부 (131)의 단자면, 132는 외부단자부, 132S는 외부단자부(132)의 단자면, 133은 리드, 134는 접속리드, 135는 프레임부, 138은 금속도금층, 150은 밀봉용 수지, 170은 땜납으로 이루어진 외부전극, 510은 금속판재, 520은 레지스트층, 521, 522는 레지스트 패턴, 530은 박부(薄部: 얇은 부분)이다.
최초로, 본 발명의 수지밀봉형 반도체장치의 실시형태의 일례를 도 1a와 도 1b 및 도 2에 기초하여 설명한다.
도 1a와 도 1b에 나타낸 본 예의 수지밀봉형 반도체장치(100)는, 외부단자부 (132)의 일부(단자면(132S))를 외부로 노출시키고, 밀봉용 수지(150)에 의해 수지밀봉하며, 외부로 노출한 외부단자부(132)의 단자면(132S)에 회로기판 등으로의 실장을 위한 땜납으로 이루어진 외부전극(170)을 설치한 수지밀봉형 반도체장치로, 도 4에 나타낸 회로부재(130)의 점선내 영역부(B2)만을 수지밀봉하고, B2영역 이외의 부분을 절단분리하여 사용하고 있는 것이다.
수지밀봉형 반도체장치(100)는 수지밀봉된 반도체소자(110)와 복수개의 서로 독립한 단자부재(130A)가 배열되어 형성된 회로부(130B)를 구비하고 있다. 각각의 단자부재(130A)는 반도체소자(110)의 단자부(115)와 전기적으로 접속하기 위한 내부단자부(131)와, 외부회로로의 접속을 위한 외부단자부(132) 및, 내부단자부(131)와 외부단자부(132)를 일체적으로 연결하는 리드부(133)를 갖춘다. 내부단자부 (131)와 외부단자부(132)는 서로 표리에 나누어 설치된 위치관계에 있다. 내부단자부(131)와 리드부(133)는 얇게 형성되고, 외부단자부(132)는 두껍게 형성되어 있다.
각각의 단자부재(130A)의 내부단자부(131)의 단자면(131S)은 서로 동일한 평면(S1)상에 있다.
반도체소자(110)의 단자부(115)측의 면(110S)과 회로부(130B)의 내부단자부 (131)측의 면(S1)은 대향하고 있다.
반도체소자(110)는 그 단자부(115)에 있어서 회로부(130B)의 내부단자부 (131)의 단자면(131S)에 접합 내지 접촉하고 있고, 반도체소자(110)의 단자부(115)와 회로부(130B)의 내부단자부(131)는 전기적으로 접속되어 있다.
도 1a에 나타낸 바와 같이, 외부단자부(132)의 단자면(132S)은 회로부(130B)중 반도체소자(110)의 어떤 측과는 반대측에 있어서, 내부단자부(131) 및 리드부 (133)보다 돌출하고 있다. 각각의 외부단자부(132)의 단자면(132S)은 반도체소자 (110)의 단자부(115)측의 면(110S)을 따라 2차원적으로 넓어지는 평면(S2)을 형성하고 있다.
본 예의 수지밀봉형 반도체장치(100)는 도 4에 나타낸 회로부재(130)를 이용하고 있기 때문에, 접속리드(134)를 그 내부에 남겨 둔다.
여기에서 이용되는 회로부(130B)는 도 4a에 나타낸 회로부재(130)의 일점 쇄선(鎖線)내 영역(B2)의 내부를 말한다.
본 예의 수지밀봉형 반도체장치(100)에서는 회로부(130B)의 한쪽 면측(제1면측) 전체는 소재면(130S; 도 4b 참조)을 이용하고, 거의 동일 평면(평면 S1)상에 형성되어 있다. 내부단자부(131)의 단자면(131S)도 소재면(130S)에 있고, 내부단자부(131)의 단자면(131S)은 평면(S1)상에 형성되어 있다.
본 예에서는 회로부(130B)의 내부단자부(131)의 단자면(131S)에 접속용의 금속도금층(138)을 형성하고, 이것을 매개해서 반도체소자(110)의 단자부(115)와 회로부(130B)의 내부단자부(131)의 단자면(131S)을 접합하고 있다.
금속도금층(138)으로서는, 땜납도금층, 금도금층, 은도금층, 팔라듐도금층으로부터 선택된 적어도 1개의 금속도금층이다. 금속도금층(138)은 회로부(130B)의 내부단자부(131)의 단자면(131S)상에 형성되고, 땜납 리플로우(reflow)에 의해 혹은 금속 공정(共晶), 열압착 등에 의해 반도체소자(110)의 단자부(115)와 회로부 (130B)의 내부단자부(131)의 단자면(131S)을 접합한다.
도 1a와 도 1b에 나타낸 수지밀봉형 반도체장치(100)에 있어서는, 반도체소자(110)의 단자부(115)는 반도체소자(110)의 면(110S)의 대향하는 한쌍의 변의 중간에 위치하는 중심선을 따라 배치되어 있고, 복수의 내부단자부(131)가 상기 중심선을 사이에 두도록 대향하여 상기 중심부선을 따라 설치되어 있다.
또, 도 1a와 도 1b에 나타낸 수지밀봉형 반도체장치(100)에 있어서는, 수지밀봉영역은 반도체소자(110)의 사이즈에 거의 맞춘 구조로 형성되고, CSP로 칭해지는 것이다.
본 예의 변형례로서는, 회로부(130B)의 내부단자부(131)의 단자면(131S)에 접속용의 페이스트층을 형성한 회로부재를 이용하고, 이것을 매개해서 반도체소자 (110)의 단자부(115)와, 회로부(130B)의 내부단자부(131)의 단자면(131S)을 접합하고 있는 것도 들 수 있다.
이 경우, 페이스트는 Pb 프리페이스트가 바람직하다.
또, 본 발명의 수지밀봉형 반도체장치의 실시형태로서는 상기 도 1a와 도 1b에 나타낸 CSP 타입에 특별히 한정되는 것은 아니다.
또, 도 3의 (a)에 나타낸 바와 같이, 도 1a와 도 1b에 나타낸 반도체장치에 있어서 땜납으로 이루어진 외부전극을 형성하지 않은 형태의 것을 변형례의 반도체장치(101)로서 들 수 있다.
또, 도 3의 (b)에 나타낸 바와 같이, 접속리드(134)를 외부단자부(132)와 같은 소재의 두께로 형성한 것도 들 수 있다.
이 경우는, 도 1a와 도 1b에 나타낸 예에 비해 방열성의 면에서 우수한 것으로 되지만, 도 4에 나타낸 회로부재(130)의 프레임부(135)로부터의 절단 분리가 약간 어려워진다.
회로부(130B)의 재질로서는, Ni-철합금(예컨대, Ni 42%-Fe합금), 동합금 등이 이용된다.
다음으로, 본 발명에 따른 회로부재(130)의 실시형태의 일례를 도 4에 기초하여 설명한다.
또, 앞에서도 설명한 바와 같이, 도 4a내의 일점쇄선 영역(B2)은 회로부재 (130)를 이용한 수지밀봉형 반도체장치를 제작할 때에 수지밀봉하여 이용되는 영역이고, 일점쇄선영역(B2)의 외측 영역은 최종적으로는 분리제거된다.
본 예의 회로부재(130)는 도 1a와 도 1b에 나타낸 수지밀봉형 반도체장치 (100)의 제작에 이용되는 전체가 거의 평평한 형상을 갖춘 회로부재로, 내부단자부 (131)의 단자면(131S)에 금속도금층(138)을 설치하고 있지 않은 상태의 것이다.
본 예의 회로부재(130)는 도 4a와 도 4b에 나타낸 바와 같이, 배열된 복수개의 서로 독립한 단자부재(130A)와, 복수개의 단자부재(130A)의 외측에 설치되어 이것들을 일체적으로 지지하는 바깥 프레임부(135)를 갖추고 있다. 각각의 단자부재 (130A)는 도 1a와 도 1b에 나타낸 바와 같이 반도체소자(110)의 단자부(115)와 전기적으로 접속하기 위한 내부단자부(131)와, 외부회로로의 접속을 위한 외부단자부 (132) 및, 내부단자부(131)와 외부단자부(132)를 일체적으로 연결하는 리드부(133)를 갖춘다. 내부단자부(131)와 외부단자부(132)는 서로 표리에 나누어 설치된 위치관계에 있고, 내부단자부(131)와 리드부(133)는 얇게 형성되고, 외부단자부(132)는 두껍게 형성되어 있다. 각각의 단자부재(130A)의 내부단자부(131)의 단자면 (131S)은 서로 동일한 평면(S1)상에 있다. 바깥 프레임부(135)는 리드부(133)와는 다른 접속리드(134)를 갖추고, 접속리드(134)를 매개해서 복수개의 외부단자부 (132)와 일체 연결하며, 복수의 단자부재(130A) 전체를 지지하고 있다.
도 4b에 나타낸 바와 같이, 외부단자부(132)의 단자면(132S)은 회로부(130B)중 반도체소자(110)의 어떤 측과는 반대측에 있어서, 내부단자부(131) 및 리드부 (133)보다 돌출하고 있다. 각각의 외부단자부(132)의 단자면(132S)은 반도체소자 (110)의 단자부(115)측의 면(110S)을 따라 2차원적으로 넓어지는 평면(S2)을 형성하고 있다.
본 예의 회로부재(130)에 있어서는, 회로부재(130)의 단자면측의 면(도 1a의 제1면)은 소재면(130S)으로 형성되어 있다.
회로부재(130)의 재질로서는, Ni-철합금(예컨대, Ni 42%-Fe합금), 동합금 등이 이용되고, 통상의 리드프레임과 마찬가지로 에칭에 의해 외형가공할 수 있다.
도 4에 나타낸 회로부재(130)의 내부단자부(131)의 단자면(131S)에, 반도체소자(110)의 단자부(115)와 회로부재(130)의 내부단자부(131)의 접속용으로 금속도금층(138)을 형성한 것이 도 1a와 도 1b에 나타낸 반도체장치(100)용으로 이용되는 회로부재이다.
땜납도금층, 금도금층, 은도금층, 팔라듐도금층, 은-주석 도금층으로부터 선택된 적어도 1개의 금속도금층을 반도체소자의 단자부와 회로부재의 내부단자부의 접속용의 금속도금층으로 한다.
또, 도 4에 나타낸 회로부재(130)의 내부단자부(131)의 단자면(131S)에 반도체소자(110)의 단자부(115)와 회로부재(130)의 내부단자부(131)의 접속용으로 페이스트층을 형성한 것도 회로부재로서 들 수 있다.
이 회로부재를 이용한 것이 앞서 설명한 변형례의 반도체장치이다.
이어서, 도 4에 나타낸 회로부재(130)의 제조방법의 일례를 도 5에 기초하여 설명한다.
또, 도 5는 설명을 이해하기 쉽게 하기 위해, 도 4a에 나타낸 일점쇄선 B3-B4에서의 단면만을 나타내고 있다.
먼저, 42합금(Ni42%-Fe합금), 동합금 등으로 이루어진 회로부재(130)의 소재인 두께 0.2mm 정도의 금속판재(510)를 준비하고(도 5의 (a)), 금속판재(510)의 양면을 탈지(脫脂) 등을 행하기 쉽게 세정처리한 후, 금속판재(510)의 양면에 감광성의 레지스트를 도포하고, 건조하여 레지스트층(520)을 형성한다(도 5의 (b)).
이어서, 금속판재(510)의 양면으로부터 소정의 패턴판을 이용하여 레지스트층(520)의 소정의 부분에만 노광을 행한 후, 현상처리하여 레지스트 패턴(521, 522)을 형성한다(도 5의 (b)).
내부단자부와 리드부 및 접속리드부의 형성영역에 있어서는, 판재의 1면측에 레지스트가 덮여져 있지 않다.
또, 레지스트로서는 특별히 한정되지 않지만, 중크롬산 칼륨을 감광제로 한 카세인계의 레지스트나 도쿄오우카 가부시키가이샤제의 네거티브(negative)형 액상 레지스트(PMER 레지스트) 등을 사용할 수 있다.
이어서, 레지스트 패턴을 내부식성막으로서 판재(510)의 양면부터 부식액으로 에칭을 행한다.
내부단자부와 리드부 및 접속리드부의 형성영역에 있어서는, 판재의 1면측이 레지스트로 덮여져 있지 않기 때문에, 편측(片側)에서만 에칭이 진행한다(이것을 여기에서는 하프에칭으로 칭하고 있다).
판재(510)의 표리의 에칭량을 가감함으로써, 박부(530)의 두께를 조정할 수도 있다.
에칭은, 통상 부식액으로서 염화제2철 수용액을 이용하고, 판재의 양면부터 스프레이(spray) 에칭으로 행한다.
에칭에 의해, 도중에 도 5의 (d)와 같이 되고, 더욱이 에칭이 진행하여 내부단자부(131) 사이가 분리된 상태에서 1면을 판재(510)의 소재면(510S)으로 하며, 내부단자부(131), 리드부(133), 접속리드부(134)가 판재(510) 소재의 두께보다 얇게 형성되고, 또 외부단자부(132)와 바깥 프레임부(134)가 판재(510) 소재의 두께와 같이 두껍게 형성된다(도 5의 (e)).
이어서, 레지스트를 박리하여(도 5의 (f)), 도 4에 나타낸 회로부재(130)가 얻어진다.
이어서, 회로부재(130)의 내부단자부의 단자면상에 부분도금을 실시하고, 도 1a와 도 1b에 나타낸 반도체장치에 이용되는 금속도금층(138)이 설치된 회로부재(130a)가 얻어진다(도 5의 (g)).
금속도금층(138)으로서, 땜납도금층, 금도금층, 은도금층, 팔라듐도금층으로부터 선택된 적어도 1개의 금속도금층을 회로부재(130)의 내부단자부(131)의 단자면상에 형성한다.
그 부분도금은 감광성 전착 레지스트를 이용하여 내부단자의 단자면상에만 도금한다.
혹은, 회로부재(130)의 내부단자부의 단자면상에 인쇄 또는 디스펜스법에 의해 반도체소자의 단자와 접속용의 페이스트층을 형성하고, 앞서 설명한 변형례의 반도체장치용의 회로부재를 얻는다.
다음으로, 도 1a와 도 1b에 나타낸 반도체장치(100)의 제조방법을 도 6에 기초하여 간단히 설명한다.
먼저, 도 5와 같이 하여 외형가공하여 제작된 도 4에 나타낸 회로부재(130a)를 준비한다(도 6의 (a)).
이어서, 반도체소자(110)의 단자부(115)측의 면과 회로부(130B)의 내부단자부(131)측의 면을 마주보게 하고, 반도체소자(110)의 단자부(115)와 회로부(130B)의 내부단자(131)의 단자면(131S)을 금속도금층(138)을 매개해서 땜납 리플로우에 의해 혹은 금속 공정, 열압착 등에 의해 접합하고, 전기적으로 접속한다(도 6의 (b)).
이 후, 외부단자부(132)의 일부를 외부로 노출시켜 전체를 밀봉용 수지(150)로 수지밀봉한다(도 6의 (c)).
더욱이, 노출한 외부단자부(132)의 단자면(132S)에 땜납도금 등의 표면처리제를 실시한 후, 땜납볼로 이루어진 외부전극(170)을 형성한다(도 6의 (d)).
이어서, 회로부재(130)의 각 접속리드(134)를 프레스에 의해 절단하고, 바깥 프레임부(135)를 제거한다(도 6의 (e)).
또, 땜납볼로 이루어진 외부전극(170)의 제작은 스크린 인쇄에 의한 땜납 페이스트 도포나 리플로우 등으로도 회로기판과 반도체장치의 접속에 필요한 양의 땜납이 얻어지면 좋다.
더욱이, 본 발명의 실시예를 들어 본 발명을 설명한다.
실시예 1
실시예 1은 도 5에 나타낸 회로부재의 제조방법에 의해 도 4에 나타낸 회로부재를 제작하고(도 5의 (f)), 더욱이 내부단자부의 단자면에 접속용의 금속도금층을 설치한 회로부재(도 6의 (g))를 이용하여 도 6에 나타낸 제조방법에 의해 도 1a와 도 1b에 나타낸 수지밀봉형 반도체장치를 형성한 것이다.
먼저, 이하와 같이 하여 반도체장치용의 회로부재(130a)를 제작했다.
도 5에 기초하여 설명한다.
두께 0.15㎜의 42합금(Ni42%-Fe합금)으로 이루어진 금속판재(510)를 준비하고, 탈지처리, 세정처리를 행한(도 5의 (a)) 후, 이 금속판재(510)의 양면(510S)에 도쿄오우카코교 가부시키가이샤제의 네거티브형 레지스트 PMER을 도포하고, 건조하여 레지스트층(520)을 형성했다(도 5의 (b)).
이어서, 표면측 및 이면측의 레지스트층(520)을 각각 소정의 패턴판(포토마스크)을 매개해서 노광한 후, 현상하여 각각 레지스트 패턴(521, 522)을 형성했다(도 5의 (c)).
이어서, 레지스트 패턴(521, 522)을 내(耐)에칭 마스크로 하여 금속판재 (510)의 양면으로부터 염화제2철 용액을 이용하여 스프레이 에칭을 행한(도 5의 (d), 도 5의 (e)) 후, 소정의 알칼리계 박리액을 이용하여 레지스트 패턴(521, 522)을 박리제거하고, 더욱이 세정처리 등을 실시하여 도 4에 나타낸 회로부재 (130)를 얻었다(도 5의 (f)).
이어서, 전착에 의해 전착 레지스트를 회로부재(130)의 표면 전체에 형성하고, 내부단자부(131)의 단자면(131S)상에 형성하는 금속도금층 영역에 맞춘 소정의 패턴판을 매개해서 노광, 현상하여 금속도금층 형성영역만 개구한 내도금성 마스크를 전착 레지스트에 의해 형성한 후, 땜납도금을 행하여 접속용의 금속도금층으로서 땜납도금층을 전착 레지스트의 개구부에 형성하며, 레지스트를 소정의 박리액에 의해 제거하여, 반도체장치용의 회로부재(130a)를 얻었다(도 5의 (g)).
땜납도금으로서는 고온땜납(90% Pb)을 이용했다.
또, 전착 레지스트의 형성을 위한 전착액, 전착 레지스트의 박리를 위한 박리액은 시프레이(shipray)로 판매되고 있는 이글(eagle) 프로세스에 대표되는 것이다.
이어서, 이렇게 하여 제작된 회로부재(130a; 도 6의 (a))의 내부단자부(131)와, 금속범프(단자(115))가 형성되어 있는 반도체소자(110)를 회로부재(130)의 땜납도금층(138)을 매개해서 접속(플립칩접속)한(도 6의 (b)) 후, 수지밀봉했다(도 6의 (c)).
수지밀봉은 소정의 금형을 이용하여 에폭시계의 수지로 행했다.
이어서, 땜납볼을 붙여 외부전극(170)을 형성한(도 6의 (d)) 후, 접속용 리드(134)부를 프레스에 의해 절단하여 프레임부(135)와 분리하고, 도 1a와 도 1b에 나타낸 수지밀봉형 반도체장치를 얻었다(도 6의 (e)).
실시예 2
실시예 2는 실시예 1과 마찬가지로 두께 0.15㎜의 42합금(Ni42%의 Ni-Fe합금)으로 이루어진 금속판재(510)로부터 도 5에 나타낸 회로부재의 제조방법에 의해 도 4에 나타낸 회로부재(130)를 제작하고, 더욱이 제작된 회로부재(130)의 내부단자부의 단자면상에 반도체소자의 단자와 접속용의 페이스트를 스크린 인쇄법에 의해 형성한 회로부재(130a)를 얻었다(도 5의 (g), 도 6의 (a)).
페이스트로서는 Ag-Sn 페이스트를 이용했다.
이어서, 이렇게 하여 제작된 회로부재(130a; 도 6의 (a))의 내부단자부(131)와, 금범프(단자(115))가 형성되어 있는 반도체소자(110)를 회로부재(130a)의 페이스트층을 매개해서 접속(플립칩접속)한(도 6의 (b)) 후, 수지밀봉했다(도 6의 (c)).
수지밀봉은 소정의 금형을 이용하여 에폭시계의 수지로 행했다.
이어서, 땜납볼을 붙여 외부전극(170)을 형성한(도 6의 (d)) 후, 접속용 리드(134)부를 프레스에 의해 절단하여 프레임부(135)와 분리하고, 도 1a와 도 1b에 나타낸 수지밀봉형 반도체장치를 얻었다(도 6의 (e)).
본 발명은 상기와 같이, 수지밀봉형 반도체장치의 고집적화, 고기능화가 더욱 요구되는 상황을 기초로 하여, 반도체장치의 패키지 사이즈에서의 칩의 점유율을 올리고, 반도체장치의 소형화에 대응시켜 회로기판으로의 실장면적을 저감할 수 있는, 즉 회로기판으로의 실장밀도를 향상시킬 수 있는 반도체장치의 제공을 가능하게 한 것이다.

Claims (18)

  1. 적어도 일부 단자가 외부로 노출한 수지밀봉형 반도체장치에 있어서,
    수지밀봉된 반도체소자와,
    복수개의 서로 독립한 단자부재가 배열되어 형성된 회로부를 갖추고,
    각각의 상기 단자부재는, 상기 반도체소자의 단자부와 전기적으로 접속하기 위한 내부단자부와,
    외부회로로의 접속을 위한 외부단자부 및,
    상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추며,
    상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고,
    상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있으며,
    각각의 상기 단자부재의 상기 내부단자부의 단자면은 서로 동일한 평면상에 있고,
    상기 반도체소자의 상기 단자부측의 면과 상기 회로부의 상기 내부단자부측의 면은 대향하고 있으며,
    상기 반도체소자는 그 상기 단자부에 있어서 상기 회로부의 상기 내부단자부의 상기 단자면에 접합 내지 접촉하고 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부가 전기적으로 접속되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  2. 제1항에 있어서, 상기 반도체소자는 그 상기 단자부에 돌기전극을 갖추고, 상기 돌기전극은 상기 내부단자부의 상기 단자면에 접합 내지 접촉하고 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  3. 제1항에 있어서, 상기 내부단자부의 상기 단자면에는 접속용의 금속도금층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부는 상기 금속도금층을 매개해서 전기적으로 접속되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  4. 제3항에 있어서, 상기 금속도금층은 땜납도금층, 금도금층, 은도금층, 팔라듐도금층으로부터 선택된 적어도 1개로 형성되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  5. 제3항에 있어서, 상기 금속도금층은 상기 내부단자부의 상기 단자면중 상기 반도체소자의 상기 단자부와 대면하는 부분에만 형성되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  6. 제1항에 있어서, 상기 내부단자부의 상기 단자면에는 접속용의 페이스트층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부는 상기 페이스트층을 매개해서 전기적으로 접속되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  7. 제1항에 있어서, 상기 수지밀봉형 반도체장치는 상기 외부단자부의 적어도 일부를 외부로 노출시켜 수지밀봉한 수지밀봉형 반도체장치 또는 외부로 노출한 상기 외부단자부의 면에 회로기판 등으로의 실장을 위한 땜납으로 이루어진 외부전극을 형성한 수지밀봉형 반도체장치인 것을 특징으로 하는 수지밀봉형 반도체장치.
  8. 전체가 거의 평평한 모양의 수지밀봉형 반도체장치용 회로부재에 있어서,
    배열된 복수개의 서로 독립한 단자부재와,
    상기 복수개의 단자부재의 외측에 설치되어 이것들을 일체적으로 지지하는 바깥 프레임부를 구비하고,
    각각의 상기 단자부재는, 상기 반도체소자의 단자부와 전기적으로 접속하기 위한 내부단자부와,
    외부회로로의 접속을 위한 외부단자부 및,
    상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추며,
    상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고,
    상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있으며,
    각각의 상기 단자부재의 상기 내부단자부의 단자면은 서로 동일한 평면상에있고,
    상기 바깥 프레임부는 상기 리드부와는 다른 접속리드를 갖추고, 상기 접속리드를 매개해서 상기 복수개의 외부단자부와 연결되어 있는 것을 특징으로 하는 회로부재.
  9. 제8항에 있어서, 금속 판재를 하프에칭 가공법에 의해 형성시킨 것인 것을 특징으로 하는 회로부재.
  10. 제8항에 있어서, 상기 내부단자부의 상기 단자면에는 접속용의 금속도금층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 내부단자부는 조립시에 상기 금속도금층을 매개해서 전기적으로 접속되는 것을 특징으로 하는 회로부재.
  11. 제10항에 있어서, 상기 금속도금층은 땜납도금층, 금도금층, 은도금층, 팔라듐도금층으로부터 선택된 적어도 1개로 형성되어 있는 것을 특징으로 하는 회로부재.
  12. 제8항에 있어서, 상기 내부단자부의 상기 단자면에는 접속용의 페이스트층이 형성되어 있고, 상기 반도체소자의 상기 단자부와 상기 회로부의 상기 내부단자부는 조립시에 상기 페이스트층을 매개해서 전기적으로 접속되는 것을 특징으로 하는 회로부재.
  13. 제12항에 있어서, 상기 페이스트층은 Pb 프리페이스트로 이루어진 것을 특징으로 하는 회로부재.
  14. 전체가 거의 평평한 모양의 수지밀봉형 반도체장치용 회로부재의 제조방법에 있어서,
    상기 회로부재는, 배열된 복수개의 서로 독립한 단자부재와,
    상기 복수개의 단자부재의 외측에 설치되어 이것들을 일체적으로 지지하는 바깥 프레임부를 구비하고,
    각각의 상기 단자부재는, 상기 반도체소자의 단자부와 전기적으로 접속하기 위한 내부단자부와,
    외부회로로의 접속을 위한 외부단자부 및,
    상기 내부단자부와 외부단자부를 일체적으로 연결하는 리드부를 갖추며,
    상기 내부단자부와 상기 외부단자부는 서로 표리의 위치관계에 있고,
    상기 내부단자부와 상기 리드부는 얇게 형성되고, 상기 외부단자부는 두껍게 형성되어 있으며,
    각각의 상기 단자부재의 상기 내부단자부의 단자면은 서로 동일한 평면상에 있고,
    상기 바깥 프레임부는 상기 리드부와는 다른 접속리드를 갖추고, 상기 접속리드를 매개해서 상기 복수개의 외부단자부와 연결되어 있으며,
    금속판재를 소재로 하여 상기 내부단자부, 상기 리드부 및 상기 접속리드부를 일면측을 소재면으로 함과 더불어 상기 소재의 판두께보다도 얇게 하고, 상기 외부단자부를 상기 소재의 판두께로 하여 하프에칭 가공법에 의해 외형 가공하는 것을 특징으로 하는 회로부재의 제조방법.
  15. 제14항에 있어서, 금속도금층을 상기 내부단자부의 상기 단자면에 형성하는 것을 특징으로 하는 회로부재의 제조방법.
  16. 제15항에 있어서, 상기 금속도금층의 형성은 외형가공후, 감광성 전착 레지스트로 전체를 피막하고, 도금영역에 대응한 소정의 개구를 형성하여 제판하며, 이것을 도금 마스크로 하여 상기 개구로부터 노출한 영역에만 부분도금법에 의해 도금을 실시하는 것을 특징으로 하는 회로부재의 제조방법.
  17. 제14항에 있어서, 페이스트층을 상기 내부단자부의 상기 단자면에 형성하는 것을 특징으로 하는 회로부재의 제조방법.
  18. 제17항에 있어서, 상기 페이스트층의 형성을 인쇄 또는 디스펜스법에 의해 행하는 것을 특징으로 하는 회로부재의 제조방법.
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