KR20020002665A - 반도체소자의 콘택저항 감소방법 - Google Patents

반도체소자의 콘택저항 감소방법 Download PDF

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Abstract

반도체소자의 콘택저항 감소방법은 본 발명은 반도체소자의 콘택(contact)형성에 이용되는 폴리실리콘의 그레인상태를 변화시켜 접촉영역과의 접촉이 보다 자연스럽게 형성되도록 함으로써 반도체소자의 콘택저항을 감소시키기 위한 방법다.
본 발명은 콘택홀을 형성한 후, 접촉영역의 물질배열상태와 잘 접합될 수 있는 물질의 가스를 콘택홀에 증착한 다음, 이를 열처리하고 이온주입하여 전도성을 갖춘 정질화막을 형성하며, 이 정질화된 막 외부에 콘택보조물질을 증착하는 다단계의 단계들을 포함하고 있다.
따라서 본 발명은 반도체소자의 콘택저항을 최대한 감소시키며, 이러한 본 발명의 공정은 콘택저항이 형성되는 모든 반도체소자에 적용할 수 있는 효과가 있다.

Description

반도체소자의 콘택저항 감소방법{METHOD OF REDUCING CONTACT RESISTANCE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 콘택(contact)저항에 관한 것으로, 보다 구체적으로는 콘택형성에 이용되는 폴리실리콘의 그레인상태를 변화시켜 콘택영역과의 접촉이 보다 자연스럽게 형성되도록 함으로써 반도체소자의 콘택저항을 감소시킬 수 있는,반도체의 콘택저항 감소방법에 관한 것이다.
반도체 집적회로에는 각 부분을 연결하기 위한 수많은 콘택(contact)이 포함된다. 콘택이란 집적회로에 포함되는 각종 소자들을 연결하기 위한 배선을 형성함에 있어, 각각의 반도체 구성소자들과 배선을 연결하는 접촉부분이다. 이 콘택에는 콘택저항이 존재하는 데 완성된 반도체의 효율적인 동작을 위해서 콘택저항 감소방법에 대한 연구가 활발히 진행되고 있다.
도 1은 종래 콘택의 형성과정을 설명하기 위한 SRAM 셀의 콘택단면도이다.
도시한 바와 같이, 종래 일반적인 SRAM 셀을 구성하는 소자는 기판(101) 및 그 상부에 이온주입, 증착, 식각 등 주지의 공정을 통하여 형성된다. 즉, 기판(101) 상부에 셀 구성소자의 폴리실리콘층(102)이 증착된다. 그리고 각 개별소자의 동작을 위한 영역이자 콘택형성을 위한 접촉영역(103)이 형성되며, 폴리실리콘층(102)의 측벽에는 스페이서(104)가 형성된다. 이 후 이 상부에 절연막(105)을 형성시킨다.
이렇게 SRAM 셀의 각 소자들을 형성한 후에는 소정의 부위들을 연결하기 위한 금속배선공정이 필요하다. 이 금속배선을 위한 콘택은 통상 폴리실리콘(Poly-Si ; 151)막과 텅스턴 실리사이드(W-silicide ; 152)막의 혼합인 폴리사이드(Polycide)막을 이용하여 접촉영역(104)과의 접합으로 형성한다. 즉 콘택홀이 형성되어 있는 접촉영역(104)과 절연막(105)의 표면에 폴리실리콘막(151)을 증착하고, 다시 이 상부에 텅스턴 실리사이드막(152)을 증착함으로써, 콘택과 금속배선을 완성한다.
그러나, 전술한 종래 반도체소자의 콘택은 접촉저항이 증가되어 완성된 반도체소자의 저전압특성을 악화시키는 문제점을 가지고 있다.
즉, 0.35[㎛] 이하 디자인룰{design rule)을 사용하는 반도체소자의 경우에는 콘택사이즈가 작아 콘택내부가 대부분 폴리실리콘으로만 채워지기 때문에 콘택저항을 증가시키게 된다. 또한 콘택저항을 감소시키기 위해 콘택면적의 크기를 증가시키는 것은 셀 면적을 크게 하기 때문에 문제가 되며, 후속 열처리공정을 강화하여 폴리실리콘막 내부의 도펀트(Dopants)를 활성화시키는 방법도 TR특성을 저하시키는 문제점을 내포하고 있다.
따라서 전술한 문제점을 해결하기 위한 본 발명의 목적은, 접촉영역과 연결되는 폴리실리콘막의 그레인 사이즈에 변화를 주도록 제작함으로써, 폴리실리콘막의 콘택저항을 감소시켜 반도체소자의 저전압 특성을 개선한, 반도체소자의 콘택저항 감소방법을 제공하는 데 있다.
도 1은 종래 콘택의 형성과정을 설명하기 위한 SRAM 셀의 콘택 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 콘택저항 감소방법을 설명하기 위한 공정도.
도면의 주요 부분에 대한 부호의 설명) *****
101, 201 : 기판 102, 202 : 폴리실리콘층
103, 203 : 접촉영역 104, 204 : 스페이서
105, 205 : 절연막
151, 252 : 폴리실리콘막 152, 253 : 텅스턴 실리사이드막
251 : 비정질 실리콘막
본 발명에 따른 반도체소자의 콘택저항 감소방법은, 반도체소자의 콘택을 형성함에 있어서,
연결하고자 하는 상기 반도체소자의 연결부위에, 상기 콘택을 위한 소정의 통로를 형성하는 제1단계; 상기 연결부위의 결정상태와 잘 접촉되도록, 상기 연결부위의 물질배열상태와 잘 접합되는 소정의 가스를 상기 연결부위상부에 증착하는 제2단계; 상기 증착된 소정의 가스를 열처리하여 정질화시키고 전도성을 갖도록 이온주입하는 제3단계; 및, 상기 정질화된 막 외부에 상기 콘택을 위한 보조적인 콘택물질을 증착하는 제4단계를 포함한다.
이하 도면들을 참조하여 본 발명의 바람직한 실시예를 자세히 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 콘택저항 감소방법을 설명하기 위한 공정도이다.
도 2a에 도시한 바와 같이, 본 발명에 따른 반도체는 전술한 바와 같은 주지의 공정에 의해 소자들이 형성된다. 즉, 기판(201) 상부에 소자를 위한 폴리실리콘층(202)이 증착되고, 상기 소자의 동작을 위한 영역이자 콘택형성을 위한 접촉영역(203)이 형성되며, 폴리실리콘층(202)의 측벽에는 스페이서(204)가 형성된다. 이 후 이 상부에 절연막(205)이 형성된다. 그리고 접촉영역(203) 상부 절연막(205)의 소정영역에 건식식각방식을 통해 콘택홀을 형성한다.
이 후 도 2b와 같이, 종래에는 콘택홀에 1차적으로 폴리실리콘막을 형성하던 것과는 달리, Si2H6가스나 SiH4가스를 이용해 비정질 실리콘막(amorphous Si ; 251)을 450∼550[℃]의 온도에서 증착한 후, 약 2∼20시간 정도 600∼650[℃]의 질소가스 분위기에서 어닐링(annealing)을 실시한다.
이렇게 하면 도 2c에 도시한 바와 같이, 증착된 비정질 실리콘막은 종래 폴리실리콘막을 형성할 때보다 핵생성속도가 느려기 때문에, 그레인 사이즈(grain size)가 커져 단결정실리콘막에 가깝도록 재배열된 폴리실리콘막(252)으로 변한다. 그레인사이즈(grain size)란 어닐링된 폴리실리콘막(252)의 단결정간격을 가리킨다. 다음 재배열된 폴리실리콘막(252)에 인듐(P)이나 아세닉(As)을 이온주입하고 이어서 W-실리사이드(253) 막을 증착한다. 이러한 공정으로 그레인 사이즈가 커져 단결정실리콘막에 가까워진 폴리실리콘막(253)과 접촉영역(203)이 자연스럽게 콘택저항값이 줄어들게 된다.
이 후 도 2d와 같이, 패턴 및 식각공정등을 통하여 라인을 형성하고 후속 열처리공정으로 실시한 다음, 금속배선공정을 진행하여 반도체소자를 완성한다.
따라서 전술한 일실시예의 방법에 따라 콘택저항이 감소된 반도체소자를 형성할 수 있다. 아울러 이러한 공정은 콘택을 형성하는 모든 반도체의 제작공정에 적용할 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체의 콘택저항 감소방법은 콘택물질의 그레인 사이즈를 접촉영역과 최대한 자연스럽게 변화되면서 접합되도록 형성함으로써, 반도체소자의 콘택저항을 최대한 감소시키며, 이러한 본 발명의 공정은 콘택저항이 형성되는 모든 반도체소자에 적용할 수 있는 효과가 있다.

Claims (9)

  1. 반도체소자의 콘택을 형성함에 있어서,
    연결하고자 하는 상기 반도체소자의 연결부위에, 상기 콘택을 위한 소정의 통로를 형성하는 제1단계;
    상기 연결부위의 결정상태와 잘 접촉되도록, 상기 연결부위의 물질배열상태와 잘 접합되는 소정의 가스를 상기 연결부위상부에 증착하는 제2단계;
    상기 증착된 소정의 가스를 열처리하여 정질화시키고 전도성을 갖도록 이온주입하는 제3단계; 및,
    상기 정질화된 막 외부에 상기 콘택을 위한 보조물질을 증착하는 제4단계를 포함하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  2. 제 1항에 있어서, 상기 제2단계는
    Si2H6가스를 상기 연결부위 상부에 증착하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  3. 제 1항에 있어서, 상기 제2단계는
    SiH4가스를 상기 연결부위 상부에 증착하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  4. 제 2항 또는 제 3항에 있어서, 상기 제3단계는
    폴리실리콘으로 결정화되도록 열처리하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  5. 제 1항에 있어서, 상기 제3단계는
    질소(N2)가스 분위기에서 열처리하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  6. 제 1항에 있어서, 상기 제3단계는
    약 2 내지 20시간 동안 600∼650[℃]의 온도에서 어닐링(annealing)하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  7. 제 1항에 있어서, 상기 제3단계는
    인듐(P)을 불순물로 하여 이온주입하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  8. 제 1항에 있어서, 상기 제3단계는
    아세닉(As)을 불순물로 하여 이온주입하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
  9. 제 1항에 있어서, 상기 제4단계는
    상기 정질화된 막 외부에 텅스턴 실리사이드(W Silicide)막을 증착하는 것을 특징으로 하는, 반도체소자의 콘택저항 감소방법.
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* Cited by examiner, † Cited by third party
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US9786555B1 (en) 2016-04-12 2017-10-10 The Industry & Academic Cooperation In Chungnam National University (Iac) Method for reducing contact resistance

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