KR20020001599A - 반도체 기억 장치 및 이를 제조하기 위한 방법 - Google Patents
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Abstract
본 발명에 따르면, 용량소자 절연체의 내전압성을 저하시키지 않으면서 용량소자부 내의 용량소자의 용량을 증가시킬 수 있는 반도체 기억 장치를 제공한다. 이러한 장치는 부유 게이트형 트랜지스터를 구비한 메모리셀부와, 용량소자를 구비한 용량소자부를 포함한다. 반도체 기판 상에 메모리셀부 및 용량소자부를 형성한다. 트랜지스터 각각은 제1 게이트 절연체, 부유 게이트, 제2 게이트 절연체 및 제어 게이트를 구비한다. 용량소자 각각은 하부 전극, 용량소자 절연체 및 상부 전극을 구비한다. 동작시에 제1 영역의 용량소자는 제1 전압을 인가받도록 설계하고, 제2 영역의 용량소자는 제2 전압을 인가받으며, 제1 전압은 제2 전압보다도 낮다. 제1 영역의 용량소자 각각은 하부 전극 상에 형성된 홈을 구비함으로써 그 용량을 증가시킨다.
Description
본 발명은 반도체 기억 장치에 관한 것으로서, 특히, 부유 게이트형 트랜지스터를 구비한 메모리셀부와, 용량소자를 구비한 용량소자부를 포함하는 반도체 기억 장치 및 이를 제조하기 위한 방법에 관한 것이다.
통상적으로, 반도체 기억 장치는 용량소자의 용량을 증가시키고 칩 면적을감소시키는 것이 중요하다.
도 1은 반도체 기판 상의 메모리셀부(S101) 및 용량소자부(S102)를 구비한 종래 기술의 반도체 기억 장치의 레이아웃을 개략적으로 도시한다.
도 1의 종래 기술의 반도체 기억 장치를 하기의 방식으로 제조한다.
먼저, 도 2a에 도시한 바와 같이, p형 반도체 기판(예를 들어, 단결정 실리콘 기판)(110)의 표면 상에 3 ㎚ 내지 20 ㎚의 두께를 갖는 SiO2(silicon dioxide)층(도시되지 않음)을 형성한다. SiO2층 상에 100 ㎚ 내지 200 ㎚의 두께를 갖는 SiNx(silicon nitride)층(도시되지 않음)을 형성하고, 소정의 평탄한 형상을 갖도록 패터닝한다. 이후, 패터닝된 SiNx층으로부터 기판(110)의 노출면에 SiO2층을 선택적으로 형성하여 소자 분리 절연체(114)를 형성한다. 형성된 소자 분리 절연체(114)는 기판(110) 상의 활성 영역(110a)을 한정한다.
이후, 열산화법으로 활성 영역(110a) 내의 기판(110)의 노출면에 5 ㎚ 내지 15 ㎚의 두께를 갖는 제1 게이트 절연층(112)을 선택적으로 형성한다.
전체 기판(110) 위에 인(P)과 같은 적절한 불순물로 도핑된 대략 50 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층을 형성하여 소자 분리 절연체(114) 및 활성 영역(110a)을 피복시킨다. 폴리실리콘층 상에 패터닝된 레지스트막(118)을 형성한 후에, 마스크로서 레지스트막(118)을 이용하여 메모리셀부(S101) 내의 게이트 절연층(112) 상에 부유 게이트(120) 및 용량소자부(S102) 내의 소자 분리 절연체(114) 상에 하부 전극(122)을 형성하도록 폴리실리콘층을 선택적으로 식각한다. 이러한 단계의 상태를 도 2a에 도시한다.
패터닝된 레지스트막(118)을 제거한 후에, 열산화법 또는 화학기상성장(CVD)법으로 기판(110) 위에 대략 10 ㎚ 내지 20 ㎚의 두께를 갖는 절연층(124)을 형성하여 메모리셀부(S101) 내의 부유 게이트(120) 및 용량소자부(S102) 내의 하부 전극(122)을 피복시킨다. 절연층(124)은 SiO2층, SiNx층 및 SiO2층이 순차적으로 적층된 3층 구조를 갖는다. 그래서, 절연층(124)을 "ONO"층으로 언급한다. 이후, 전체 기판(110)의 절연층(ONO층)(124) 상에 대략 100 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층(126)을 형성한다.
폴리실리콘층(126) 상에 패터닝된 레지스트막(128)을 형성한 후에, 마스크로서 레지스트막(128)을 이용하여 기판(110) 상의 메모리셀부(S101) 및 용량소자부(S102)를 한정하도록 폴리실리콘층(126) 및 절연층(ONO층)(124)을 선택적으로 식각한다. 이러한 단계의 상태를 도 2b에 도시한다.
도 2b에 도시한 바와 같이, 메모리셀부(S101) 내의 잔류 절연층(124)이 제2 게이트 절연층(124a)을 형성하고, 동시에 메모리셀부(S101) 내의 잔류 폴리실리콘층(126)이 제어 게이트(130)를 형성한다. 용량소자부(S102) 내의 잔류 절연층(124)이 용량소자 절연층(124b)을 형성한다.
이후, 레지스트막(128)을 제거한 후에, 마스크로서 레지스트막(132)을 이용하여 용량소자부(S102) 내의 용량소자를 한정하도록 폴리실리콘층(126)을 선택적으로 식각한다. 이러한 단계의 상태를 도 2c에 도시한다. 도 2c에 도시한 바와 같이, 용량소자부(S102) 내의 잔류 폴리실리콘층(126)을 분할하여 상부 전극(134)을 형성한다.
이후, 패터닝된 레지스트막(132)을 제거하여 도 2d에 도시된 구조를 산출한다. 특히, 메모리셀부(S101) 내의 활성 영역(110a) 각각에서 제1 게이트 절연층(112), 부유 게이트(120), 제2 게이트 절연층(124a) 및 제어 게이트(130)는 부유 게이트형 트랜지스터를 구성한다. 용량소자부(S102) 내의 하부 전극(122), 공통 용량소자 절연체(124b) 및 상부 전극(134)은 용량소자를 구성한다.
상술한 바와 같이, 종래 기술의 반도체 기억 장치의 경우에, 용량소자 각각은 소자 분리 절연체(114) 상에 위치되고, 하부 전극(122), 공통 용량소자 절연체(124b) 및 상부 전극(134)으로 형성된다. 전술한 바와 달리, 통상의 용량소자 구조는 기판(110) 내의 확산층, 게이트 절연층 및 게이트 전극으로 형성된다. 이것은 용량소자부(S102) 내에 존재하는 기생 용량을 억제하기 위한 것이다.
최근에, 도 1의 종래 기술의 반도체 기억 장치의 용량소자 구조는 칩 면적을 한층 더 감소시켜야 하는 요구를 만족시키기에 불충분한 경향이 있다. 이러한 요구를 만족시키기 위한 개선책이 만들어져 개시되었으며, 여기서, 용량소자부(S102) 내의 하부 전극(122)의 표면 상에 홈을 균일하게 형성한다. 이것은 각 하부 전극(122)의 표면적을 확장시켜서 용량을 증가시킨다. 그러므로, 이러한 개선책에서, 각 용량소자의 용량을 감소시키지 않으면서 칩 면적을 감소시킬 수 있다.
하지만, 이러한 개선책은 내전압성에 관한 문제를 야기한다. 특히, 하부 전극(122)이 그 표면 상에 홈을 구비하기 때문에, 용량소자 절연체(124b)는 홈을 따라 확장하여 절연체(124b)의 내전압성의 저하 문제를 초래한다. 만족할 만한 내전압성을 보증하도록 절연체(124b)는 보다 두꺼울 필요가 있으며, 이것은 메모리셀부(S101) 내의 각 트랜지스터의 제2 게이트 절연층(124a)이 충분히 두꺼울 필요가 있음을 의미한다. 그 이유는 용량소자 절연층(124b) 및 제2 게이트 절연층(124a)이 동일한 절연층(124)에 의해 형성되기 때문이다. 그 결과, 메모리셀부(S101) 내의 트랜지스터의 성능 또는 특성을 저하시키는 문제를 야기한다.
상술한 바와 같이, 용량을 증가시키기 위해 상술한 개선책을 채용할 경우에, 용량소자부(S102) 내의 용량소자 절연체(124b)의 내전압성을 저하시킨다. 충분한 내전압성을 보증하기 위해 용량소자 절연체(124b)를 보다 두껍게 형성할 경우에, 메모리셀부(S101) 내의 트랜지스터의 성능 또는 특성을 저하시킨다.
따라서, 본 발명의 목적은 용량소자 절연체의 내전압성을 저하시키지 않으면서 용량소자부 내의 용량소자의 용량을 증가시킬 수 있는 반도체 기억 장치 및 이를 제조하기 위한 방법을 제공하는데 있다.
또한, 본 발명의 목적은 메모리셀부의 성능 또는 특성을 저하시키지 않으면서 메모리셀부 내의 용량소자의 용량을 증가시킬 수 있는 반도체 기억 장치 및 이를 제조하기 위한 방법을 제공하는데 있다.
상술한 목적 및 특별히 언급하지 않은 목적은 하기의 상술로부터 당업자에게 명백하게 될 것이다.
본 발명의 제1 태양에 따른 반도체 기억 장치를 제공한다. 이러한 반도체기억 장치는, (a) 소자 분리 절연체를 구비한 반도체 기판 - 상기 소자 분리 절연체는 상기 기판 상의 활성 영역들을 한정함 -; (b) 상기 기판 상에 형성된 메모리셀부 - 상기 메모리셀부는 상기 활성 영역 내에 형성된 부유 게이트형 트랜지스터를 포함하고, 상기 트랜지스터 각각은 제1 게이트 절연체, 상기 제1 게이트 절연체 상에 형성된 부유 게이트, 상기 부유 게이트 상에 형성된 제2 게이트 절연체 및 상기 제2 게이트 절연체 상에 형성된 제어 게이트를 가짐 -; 및 (c) 상기 기판 상에 형성된 용량소자부 - 상기 용량소자부는 상기 기판의 상기 소자 분리 절연체 상에 형성된 용량소자를 포함하고, 상기 용량소자 각각은 상기 소자 분리 절연체 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 용량소자 절연체 및 상기 용량소자 절연체 상에 형성된 상부 전극을 가지고, 동작시에 제1 영역의 용량소자는 제1 전압을 인가받도록 설계하고, 제2 영역의 용량소자는 제2 전압을 인가받으며, 상기 제1 전압은 상기 제2 전압보다도 낮고, 상기 제1 영역의 용량소자 각각은 상기 하부 전극 상에 형성된 홈을 구비함으로써 용량을 증가시킴 - 를 포함한다.
본 발명의 제1 태양에 따른 반도체 기억 장치의 경우에, 제1 영역의 용량소자 각각이 하부 전극 상에 형성된 홈을 구비함으로써 그 용량을 증가시킨다. 형성된 홈으로 인하여 제1 영역의 용량소자의 용량소자 절연체의 내전압성을 저하시킨다. 하지만, 제1 영역의 용량소자는 제2 전압보다도 낮은 제1 전압을 인가받도록 설계한다. 그 결과, 형성된 홈으로 인한 내전압성과 관련된 단점을 야기하지 않는다.
한편, 제1 전압보다도 높은 제2 전압을 인가받도록 설계되는 제2 영역의 용량소자 각각은 홈을 구비하지 않는다. 그러므로, 용량소자 절연체의 내전압성의 저하를 방지할 수 있다.
따라서, 내전압성을 저하시키지 않으면서, 또한 칩 면적을 증가시키지 않으면서 용량소자의 용량을 증가시킬 수 있다.
제1 태양에 따른 반도체 기억 장치의 바람직한 실시예에서, 제1 영역의 용량소자 각각의 하부 전극의 홈은 하부 전극의 두께보다도 작다. 이러한 실시예에서, 홈의 바닥부의 하부 전극 일부가 제1 영역의 용량소자 각각의 용량 발생을 도모하기 때문에 획득가능한 용량을 한층 더 증가시킬 수 있는 특별한 장점이 있다.
제1 태양에 따른 반도체 기억 장치의 다른 바람직한 실시예에서, 제1 또는 제2 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁다. 이러한 실시예에서, 용량소자 절연체(및 메모리셀부 내의 트랜지스터 각각의 제2 게이트 절연체)를 보다 얇게 형성할 수 있는 특별한 장점이 있다. 그 이유는 하부 전극의 상면 상의 용량소자 절연체 부분보다도 얇은 경향이 있는 하부 전극의 측면 상의 용량소자 절연체 부분을 이용하지 않으므로 용량소자의 내전압성을 저하시키지 않기 때문이다.
제1 태양에 따른 반도체 기억 장치의 또 다른 바람직한 실시예에서, 제2 영역의 용량소자 각각의 상부 전극이 그 하부 전극보다도 좁은 반면, 제1 영역의 용량소자 각각의 상부 전극이 그 하부 전극보다도 좁지 않다. 이러한 실시예에서, 용량소자 절연체(및 메모리셀부 내의 트랜지스터 각각의 제2 게이트 절연체)를 보다 얇게 형성할 수 있는 반면, 용량을 증가시키는 특별한 장점이 있다.
본 발명의 제2 태양에 따른 부유 게이트형 트랜지스터를 구비한 메모리셀부와, 용량소자를 구비한 용량소자부를 포함하는 반도체 기억 장치를 제조하기 위한 방법을 제공한다. 이러한 방법은, (a) 반도체 기판 상에 소자 분리 절연체를 형성하는 단계 - 상기 소자 분리 절연체는 상기 기판 상의 활성 영역들을 한정함 -; (b) 상기 기판의 상기 활성 영역 상에 제1 절연층을 선택적으로 형성하는 단계; (c) 상기 제1 절연층 및 상기 소자 분리 절연체 상에 제1 도전층을 형성하는 단계; (d) 상기 제1 도전층을 패터닝하여 상기 메모리셀부 내의 상기 제1 절연층 상에 상기 부유 게이트형 트랜지스터의 부유 게이트 및 상기 용량소자부 내의 상기 소자 분리 절연체 상에 상기 용량소자의 하부 전극을 형성하는 단계 - 동작시에 제1 영역의 용량소자는 제1 전압을 인가받도록 설계하고, 제2 영역의 용량소자는 제2 전압을 인가받으며, 상기 제1 전압은 상기 제2 전압보다도 낮음 -; (e) 상기 제1 영역의 용량소자의 하부 전극 각각에 홈을 형성하는 단계; (f) 상기 트랜지스터의 부유 게이트 및 상기 용량소자의 하부 전극을 피복하도록 제2 절연층을 형성하는 단계; (g) 상기 제2 절연층 상에 제2 도전층을 형성하는 단계; 및 (h) 상기 제2 도전층 및 상기 제2 절연층을 패터닝하여 상기 트랜지스터의 제어 게이트 및 상기 용량소자의 상부 전극을 형성하는 단계를 포함하고, 상기 트랜지스터 각각은 제1 게이트 절연체, 상기 제1 게이트 절연층 상에 형성된 부유 게이트, 상기 부유 게이트 상에 형성된 제2 게이트 절연층 및 상기 제2 게이트 절연체 상에 형성된 제어 게이트로 구성되고, 상기 용량소자 각각은 하부 전극, 상기 하부 전극 상에 형성된 용량소자 절연체 및 상기 용량소자 절연체 상에 형성된 상부 전극으로 구성된다.
본 발명의 제2 태양에 따른 방법으로, 부유 게이트형 트랜지스터를 구비한 메모리셀부와, 용량소자를 구비한 용량소자부를 포함하는 반도체 기억 장치를 제조한다.
제2 태양에 따른 방법의 바람직한 실시예에서, 제1 영역의 용량소자 각각의 하부 전극의 홈은 단계 (e)에서 하부 전극의 두께보다도 작게 설정된다. 이러한 실시예에서, 홈의 바닥부의 하부 전극의 일부가 제1 영역의 용량소자 각각의 용량 발생을 도모하기 때문에 획득가능한 용량을 한층 더 증가시킬 수 있는 특별한 장점이 있다.
제2 태양에 따른 방법의 다른 바람직한 실시예에서, 제1 또는 제2 영역의 용량소자 각각의 하부 전극은 그 상부 전극보다도 좁게 설정된다. 이러한 실시예에서, 용량소자 절연체(및 메모리셀부 내의 트랜지스터 각각의 제2 게이트 절연체)를 보다 얇게 형성할 수 있는 특별한 장점이 있다. 그 이유는 하부 전극의 상면 상의 용량소자 절연체 부분보다도 얇은 경향이 있는 하부 전극의 측면 상에 용량소자 절연체 부분을 이용하지 않으므로 용량소자의 내전압성을 저하시키지 않기 때문이다.
제2 태양에 따른 방법의 또 다른 바람직한 실시예에서, 제2 영역의 용량소자 각각의 상부 전극이 그 하부 전극보다도 좁게 설정되는 반면, 제1 영역의 용량소자 각각의 상부 전극이 그 하부 전극보다도 좁지 않게 설정된다. 이러한 실시예에서, 용량소자 절연체(및 메모리셀부 내의 트랜지스터 각각의 제2 게이트 절연체)를 보다 얇게 형성할 수 있는 특별한 장점이 있다. 그 이유는, 제1 전압보다도 높은 제2 전압을 인가받는 제2 영역의 용량소자 내에서, 하부 전극의 상면 상의 용량소자 절연체 부분보다도 얇은 경향이 있는 하부 전극의 측면 상의 용량소자 절연체 부분을 이용하지 않기 때문이다.
도 1은 종래 기술의 반도체 기억 장치에서 반도체 기판 상의 메모리셀부 및 용량소자부의 레이아웃을 도시한 개략적인 평면도.
도 2a 내지 도 2d는 도 1의 종래 기술의 반도체 기억 장치를 제조하기 위한 방법을 각각 도시한 도 1의 선 Ⅱ-Ⅱ에 따른 개략적인 횡단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치에서 반도체 기판 상의 메모리셀부 및 용량소자부의 레이아웃을 도시한 개략적인 평면도.
도 4a 내지 도 4d는 본 발명의 제1 실시예에 따른 반도체 기억 장치를 제조하기 위한 방법을 각각 도시한 도 3의 선 Ⅳ-Ⅳ에 따른 개략적인 횡단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 기억 장치에서 반도체 기판 상의 메모리셀부 및 용량소자부의 레이아웃을 도시한 개략적인 평면도.
도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 반도체 기억 장치를 제조하기 위한 방법을 각각 도시한 도 5의 선 Ⅵ-Ⅵ에 따른 개략적인 횡단면도.
도 7은 본 발명의 제3 실시예에 따른 반도체 기억 장치에서 반도체 기판 상의 메모리셀부 및 용량소자부의 레이아웃을 도시한 개략적인 평면도.
도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 반도체 기억 장치를 제조하기 위한 방법을 각각 도시한 도 7의 선 Ⅷ-Ⅷ에 따른 개략적인 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
12, 112 : 게이트 절연층
14, 114 : 소자 분리 절연체
18, 28, 32, 118, 128, 132 : 레지스트막
20, 120 : 부유 게이트
22, 122 : 하부 전극
23 : 홈
26, 126 : 폴리실리콘층
34, 134 : 상부 전극
S1, S101 : 메모리셀부
S2, S102 : 용량소자부
첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 상세하게 후술한다.
제1 실시예
도 3 및 도 4d는 본 발명의 제1 실시예에 따른 반도체 기판 상에 메모리셀부(S1) 및 용량소자부(S2)를 구비하는 반도체 기억 장치의 구성을 개략적으로 도시한다. 메모리셀을 구성하는 부유 게이트형 트랜지스터를 메모리셀부(S1) 내에 배열한다. 용량소자부(S2) 내에 용량소자를 배열하고, 용량소자부(S2)를 제1 영역(S2a) 및 제2 영역(S2b)으로 분할한다.
제1 전압을 인가받도록 제1 영역(S2a) 내의 용량소자를 설계한다. 제1 전압보다도 높은 제2 전압을 인가받도록 제2 영역(S2b) 내의 용량소자를 설계한다. 설명을 간소화하기 위해, 제1 영역(S2a) 내의 용량소자 중 하나 및 제2 영역(S2b) 내의 용량소자 중 하나를 도 3에 도시한다.
도 3 및 도 4d의 제1 실시예에 따른 반도체 기억 장치를 하기의 방식으로 제조한다.
먼저, 도 4a에 도시한 바와 같이, p형 반도체 기판(예를 들어, 단결정 기판)(10)의 표면 상에 3 ㎚ 내지 20 ㎚의 두께를 갖는 SiO2층(도시되지 않음)을 형성한다. SiO2층 상에 100 ㎚ 내지 200 ㎚의 두께를 갖는 SiNx층(도시되지 않음)을형성하고, 소정의 평탄한 형상을 갖도록 패터닝한다. 이후, 패터닝된 SiNx층으로부터 기판(10)의 노출면에 SiO2층을 선택적으로 형성하여 소자 분리 절연체(14)를 형성한다. 형성된 소자 분리 절연체(14)는 기판(10) 상의 활성 영역(10a)을 한정한다.
이후, 열산화법으로 활성 영역(10a) 내의 기판(10)의 노출면 상에 5 ㎚ 내지 15 ㎚의 두께를 갖는 제1 게이트 절연층(12)을 선택적으로 형성한다.
전체 기판(10) 위에 인(P)과 같은 적절한 불순물로 대략 50 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층을 형성하여 소자 분리 절연체(14) 및 활성 영역(10a)을 피복시킨다. 폴리실리콘층 상에 패터닝된 레지스트막(18)을 형성한 후에, 마스크로서 레지스트막(18)을 이용하여 메모리셀부(S1) 내의 게이트 절연층(12) 상에 부유 게이트(20) 및 용량소자부(S2) 내의 소자 분리 절연체(14) 상에 하부 전극(22)을 형성하도록 폴리실리콘층을 선택적으로 식각한다. 이러한 식각 공정에서, 상대적으로 낮은 제1 전압을 인가받는 제1 영역(S2a) 내의 용량소자의 하부 전극(22)에 홈(23)을 형성한다. 홈(23)의 깊이는 하부 전극(22)의 두께와 동일하다. 상대적으로 높은 제2 전압을 인가받는 제2 영역(S2b) 내의 용량소자의 하부 전극(22)에는 홈을 형성하지 않는다. 이러한 단계의 상태를 도 4a에 도시한다.
하부 전극(22)에 홈(23)을 형성한다는 점을 제외하고, 상술한 공정 단계는 도 2a 내지 도 2d에 도시된 종래 기술의 반도체 기억 장치를 제조하는 방법에서의공정과 동일하다.
패터닝된 레지스트막(18)을 제거한 후에, 열산화법 또는 CVD법으로 기판(10) 위에 대략 10 ㎚ 내지 20 ㎚의 두께를 갖는 절연층(24)을 형성하여 메모리셀부(S1) 내의 부유 게이트(20) 및 용량소자부(S2) 내의 하부 전극(22)을 피복시킨다. 절연층(24)은 3층 구조, 즉, 순차적으로 적층된 SiO2층, SiNx층 및 SiO2층에 의해 형성된 층(124)을 갖는다. 그래서, 절연층(24)을 "ONO"층으로 언급한다. 이후, 전체 기판(10)의 절연층(ONO층)(24) 상에 대략 100 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층(26)을 형성한다.
폴리실리콘층(26) 상에 패터닝된 레지스트막(28)을 형성한 후에, 마스크로서 레지스트막(28)을 이용하여 기판(10) 상의 메모리셀부(S1) 및 용량소자부(S2)를 한정하도록 폴리실리콘층(26) 및 절연층(ONO층)(24)을 선택적으로 식각한다. 이러한 단계의 상태를 도 4b에 도시한다.
도 4b에 도시한 바와 같이, 메모리셀부(S1) 내의 잔류 절연층(24)이 제2 게이트 절연층(24a)을 형성하고, 동시에 메모리셀부(S1) 내의 잔류 폴리실리콘층(26)이 제어 게이트(30)를 형성한다. 용량소자부(S2) 내의 잔류 절연층(24)이 용량소자 절연층(24b)을 형성한다.
이후, 패터닝된 레지스트막(28)을 제거한 후에, 패터닝된 폴리실리콘층(26) 상에 패터닝된 레지스트막(32)을 형성한다. 이때, 마스크로서 레지스트막(32)을 이용하여 용량소자부(S2) 내의 용량소자를 한정하도록 폴리실리콘층(26)을 선택적으로 식각한다. 이러한 단계의 상태를 도 4c에 도시한다. 도 4c에 도시한 바와 같이, 상부 전극(34)을 형성하도록 용량소자부(S2)를 분할한다.
이후, 패터닝된 레지스트막(32)을 제거하여 도 4d에 도시한 구조를 산출한다. 특히, 메모리셀부(S1) 내의 활성 영역(10a) 각각에서 제1 게이트 절연층(12), 부유 게이트(20), 제2 게이트 절연층(24a) 및 제어 게이트(20)가 부유 게이트형 트랜지스터를 구성한다. 용량소자부(S2) 내의 하부 전극(22), 공통 용량소자 절연체(24b) 및 상부 전극(34)은 용량소자를 구성한다.
상술한 바와 같이, 제1 실시예에 따른 반도체 기억 장치의 경우에, 제1 영역(S2a) 내의 용량소자 각각은 하부 전극(22) 상에 형성된 홈(23)을 구비함으로써, 그 용량을 증가시킨다. 형성된 홈(23)으로 인해 제1 영역(S2a) 내의 용량소자의 용량소자 절연체(24b)의 내전압성이, 홈을 형성하지 않은 경우와 비교해서, 보다 낮다. 하지만, 제2 전압보다도 낮은 제1 전압을 인가받도록 제1 영역(S2a) 내의 용량소자를 설계한다. 그 결과, 형성된 홈(23)으로 인한 내전압성에 관련된 단점을 야기하지 않을 것이다.
한편, 제1 전압보다도 높은 제2 전압을 인가받도록 설계되는 제2 영역(S2b) 내의 용량소자 각각은 홈을 갖지 않는다. 그러므로, 제2 영역(S2b) 내에서 용량소자 절연체(24b)의 내전압성 저하를 방지할 수 있다.
따라서, 내전압성을 저하시키지 않으면서, 또한, 칩 면적을 증가시키지 않으면서 용량소자의 용량을 증가시킬 수 있다. 즉, 용량소자부(S2)의 칩 면적을 감소시킨다.
또한, 제1 실시예에 따른 제조 방법의 경우에, 용량소자부(S2)의 제1 영역(S2a) 내의 하부 전극(22)을 선택적으로 식각하기 위한 식각 공정에서 특별히 홈(23)을 형성한다. 따라서, 별도 공정 단계가 도 2a 내지 도 2d에 도시된 종래 기술의 제조 방법에 추가될 필요가 전혀 없다. 이것은 저비용의 기존 제조 설비를 이용하여 비교적 용이하게 방법을 수행할 수 있다는 것을 의미한다.
제2 실시예
도 5 및 도 6d는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 도시한다. 상부 전극(34)의 크기가 용량소자부(S2)의 제1 및 제2 영역(S2a 및 S2b) 내의 용량소자를 위한 하부 전극(22)보다도 작은 점을 제외하고, 이러한 장치는 제1 실시예에 따른 장치와 동일한 구성을 갖는다. 그래서, 설명을 간소화시키기 위해 제1 실시예와 동일한 구성에 관한 설명을 생략한다.
도 5 및 도 6d의 제2 실시예에 따른 반도체 장치는 하기의 방식으로 제조된다.
먼저, 도 6a에 도시한 바와 같이, 제1 실시예와 동일한 방식으로, 기판(10)의 표면 상의 활성 영역(10a)을 한정하도록 소자 분리 절연체(14)를 형성한다. 이후, 활성 영역(10a) 내의 기판(10)의 노출면에 제1 게이트 절연층(12)을 선택적으로 형성한다. 전체 기판(10) 위에 대략 50 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층을 형성하여 소자 분리 절연체(14) 및 활성 영역(10a)을 피복시킨다. 폴리실리콘층 상에 패터닝된 레지스트막(18)을 형성한 후에, 마스크로서 레지스트막(18)을 이용하여 메모리셀부(S1) 내의 게이트 절연층(12) 상에 부유 게이트(20)및 용량소자부(S2) 내의 소자 분리 절연체(14) 상에 하부 전극(22)을 형성하도록 폴리실리콘층을 선택적으로 식각한다.
식각 공정에서, 상대적으로 낮은 제1 전압을 인가받는 제1 영역(S2a) 내의 용량소자의 하부 전극(22)에 홈(23)을 형성한다. 상대적으로 높은 제2 전압을 인가받는 제2 영역(S2b) 내의 용량소자의 하부 전극(22)에는 홈을 형성하지 않는다. 이러한 단계의 상태를 도 6a에 도시한다.
하부 전극(22)이 제1 실시예보다도 크게 형성되는 점을 제외하고, 상술한 공정 단계는 도 4a 내지 도 4d에 도시한 바와 같은 제1 실시예의 반도체 기억 장치를 제조하기 위한 방법에서의 공정 단계와 동일하다.
패터닝된 레지스트막(18)을 제거한 후에, 열산화법 또는 CVD법으로 기판(10) 위에 대략 10 ㎚ 내지 20 ㎚의 두께를 갖는 절연층(24)을 형성하여 메모리셀부(S1) 내의 부유 게이트(20) 및 용량소자부(S2) 내의 하부 전극(22)을 피복시킨다. 이후, 전체 기판(10)의 절연층(ONO층)(24) 상에 대략 100 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층(26)을 형성한다.
폴리실리콘층(26) 상에 패터닝된 레지스트막(28)을 형성한 후에, 마스크로서 레지스트막(28)을 이용하여 기판(10) 상의 메모리셀부(S1) 및 용량소자부(S2)를 한정하도록 폴리실리콘층(26) 및 절연층(ONO층)(24)을 선택적으로 식각한다. 이러한 단계의 상태를 도 6b에 도시한다.
도 6b에 도시한 바와 같이, 메모리셀부(S1) 내의 잔류 절연층(24)이 제2 게이트 절연층(24a)을 형성하고, 동시에 메모리셀부(S1) 내의 잔류 폴리실리콘층(26)이 제어 게이트(30)를 형성한다. 용량소자부(S2) 내의 잔류 절연층(24)은 용량소자 절연층(24b)을 형성한다.
이후, 패터닝된 레지스트막(28)을 제거한 후에, 패터닝된 폴리실리콘층(26) 상에 패터닝된 레지스트막(32)을 형성한다. 이후, 마스크로서 레지스트막(32)을 이용하여 용량소자부(S2) 내의 용량소자를 한정하도록 폴리실리콘층(26)을 선택적으로 식각한다. 이러한 단계의 상태를 도 6c에 도시한다. 도 6c에 도시한 바와 같이, 상부 전극(34)을 형성하도록 용량소자부(S2) 내의 잔류 폴리실리콘층(26)을 분할한다.
제1 실시예와 달리, 도 6c에 도시한 바와 같이, 상부 전극(34)이 제1 실시예보다도 작은 하부 전극(22)보다도 상당히 작다. 따라서, 상부 전극(34)이 하부 전극(22)의 측면(22a)과 중첩하지 않는다. 즉, 하부 전극(22)의 측면(22a)에 대향하는 용량소자 절연체(24b)의 부분이 용량소자 기능을 제공하지 못한다. 이것은 절연체(24b)의 두께를 증가시키지 않으면서 용량소자 절연체(24b)의 내전압성을 개선 또는 향상시킬 수 있음을 의미한다. 그 이유는 하부 전극(22)의 측면(22a)에 대향하는 용량소자 절연체(24b)의 부분이 하부 전극(22)의 수평 상면 상의 부분보다도 얇은 경향이 있기 때문이다.
이후, 패터닝된 레지스트막(32)을 제거하여 도 6d에 도시된 구조를 산출한다. 특히, 메모리셀부(S1) 내의 활성 영역(10a) 각각에서 제1 게이트 절연층(12), 부유 게이트(20), 제2 게이트 절연층(24a) 및 제어 게이트(30)는 부유 게이트형 트랜지스터를 구성한다. 용량소자부(S2) 내의 하부 전극(22), 공통 용량소자절연체(24b) 및 상부 전극(34)은 용량소자를 구성한다.
상술한 바와 같이, 제2 실시예에 따른 반도체 기억 장치의 경우에, 제1 실시예에서와 동일한 장점 외에도, 절연체(24b)의 두께를 증가시키지 않으면서 (즉, 메모리셀부(S1) 내의 트랜지스터 또는 메모리셀의 성능을 저하시키지 않으면서) 용량소자 절연체(24b)의 내전압성을 개선 또는 향상시키는 특별한 장점이 있다.
상부 전극(34)의 면적을 간단히 조정함으로써, 별도 공정 단계가 도 2a 내지 도 2d에 도시된 종래 기술의 제조 방법에 추가될 필요가 전혀 없다는 다른 특별한 장점이 있다.
제2 실시예의 변화에서, 제1 전압보다도 높은 제2 전압을 인가받는 용량소자부(S2)의 제2 영역(S2b) 내에서만 용량소자의 상부 전극(34)의 크기가 용량소자의 하부 전극보다도 작다. 이러한 경우에, 제1 전압을 인가받는 용량소자부(S2)의 제1 영역(S2a) 내의 용량소자의 상부 전극(34)이 도 4d의 제1 실시예의 상부 전극과 동일한 구성을 갖는다. 제1 영역(S2a) 내의 용량소자의 용량을 증가시키는 특별한 장점이 있다. 그 이유는 용량소자 기능에 측면(22a)을 이용하기 때문이다. 즉, 용량소자(S2)의 칩 면적을 감소시킨다.
제3 실시예
상술한 제1 및 제2 실시예의 방법에서, 동일한 공정 단계로 메모리셀부(S1) 내의 부유 게이트(20) 및 용량소자부(S2) 내의 하부 전극(22)을 형성한다. 그러므로, 홈(23) 내에 부유 게이트(20)(및 하부 전극(22))를 위한 도전 물질을 잔류시키기 어렵다. 이러한 사실을 고려하면, 제3 실시예의 방법에서 다른 공정 단계로 부유 게이트(20) 및 하부 전극(22)을 형성한다. 그 결과, 용량소자 기능이 하부 전극(22)의 홈(23)의 바닥부에 발생되어 획득가능한 용량소자의 용량을 한층 더 증가시키는, 즉, 칩 면적을 감소시키는 특별한 장점이 있다.
도 7 및 도 8d는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 도시한다. 하부 전극(22)의 홈(23)의 깊이가 하부 전극(22)의 두께보다도 작은 점을 제외하고, 제3 실시예에 따른 장치는 제1 실시예에 따른 장치와 동일한 구성을 갖는다. 그러므로, 설명을 간소화시키기 위해서 제1 실시예와 동일한 구성에 관한 설명을 생략한다.
도 7 및 도 8d의 제3 실시예에 따른 반도체 기억 장치를 하기의 방식으로 제조한다.
먼저, 도 8a에 도시한 바와 같이, 제1 실시예와 동일한 방식으로, 기판(10)의 표면 상의 활성 영역(10a)을 한정하도록 소자 분리 절연체(14)를 형성한다. 이후, 활성 영역(10a) 내의 기판(10)의 노출면에 제1 게이트 절연층(12)을 선택적으로 형성한다. 전체 기판(10) 위에 대략 50 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층을 형성하여 소자 분리 절연체(14) 및 활성 영역(10a)을 피복시킨다. 폴리실리콘층 상에 패터닝된 레지스트막(18)을 형성한 후에, 마스크로서 레지스트막(18)을 이용하여 메모리셀부(S1) 내의 게이트 절연층(12) 상에 부유 게이트(20) 및 용량소자부(S2) 내의 소자 분리 절연체(14) 상에 하부 전극(22)을 형성하도록 폴리실리콘층을 선택적으로 식각한다.
이러한 식각 공정에서, 제1 실시예의 방법과 달리, 상대적으로 낮은 제1 전압을 인가받는 제1 영역(S2a) 내의 용량소자의 하부 전극(22)에는 홈(23)을 형성하지 않는다. 이러한 단계의 상태를 도 8a에 도시한다.
패터닝된 레지스트막(18)을 제거한 후에, 기판(10) 상에 패터닝된 레지스트막(21)을 형성하여 부유 게이트(20) 및 하부 전극(22)을 피복시킨다. 마스크로서 레지스트막(21)을 이용하여, 하부 전극(22)을 선택적으로 식각하고, 상대적으로 낮은 제1 전압을 인가받는 제1 영역(S2a) 내에서 단지 용량소자의 하부 전극(22)에 홈(23)을 형성한다. 상대적으로 높은 제2 전압을 인가받는 제2 영역(S2b) 내의 용량소자의 하부 전극(22)에는 홈을 형성하지 않는다. 이러한 단계의 상태를 도 8b에 도시한다. 이때, 부유 게이트(20) 및 하부 전극(22)을 위한 도전 물질(즉, n형 폴리실리콘막)은 홈(23)의 바닥부에 잔류시킨다. 홈(23) 내의 잔류 폴리실리콘막의 두께를 30 ㎚ 내지 100 ㎚로 설정한다.
패터닝된 레지스트막(21)을 제거한 후에, 열산화법 또는 CVD법으로 기판(10) 위에 대략 10 ㎚ 내지 20 ㎚의 두께를 갖는 절연층(ONO층)(24)을 형성하여 메모리셀부(S1) 내의 부유 게이트(20) 및 용량소자부(S2) 내의 하부 전극(22)을 피복시킨다. 이후, 전체 기판(10)의 절연층(ONO층)(24) 상에 대략 100 ㎚ 내지 200 ㎚의 두께를 갖는 n형 폴리실리콘층(26)을 형성한다.
폴리실리콘층(26) 상에 패터닝된 레지스트막(32)을 형성한 후에, 마스크로서 레지스트막(32)을 이용하여 기판(10) 상의 메모리셀부(S1) 및 용량소자부(S2)를 한정하도록 폴리실리콘층(26) 및 절연층(ONO층)(24)을 선택적으로 식각한다. 이러한 단계의 상태를 도 8c에 도시한다.
도 8c에 도시한 바와 같이, 메모리셀부(S1) 내의 잔류 절연층(24)이 제2 게이트 절연층(24a)을 형성하고, 동시에 메모리셀부(S1) 내의 잔류 폴리실리콘층(26)이 제어 게이트(30)를 형성한다. 용량소자부(S2) 내의 잔류 절연층(24)이 용량소자 절연층(24b)을 형성한다. 용량소자부(S2) 내의 잔류 폴리실리콘층(26)이 용량소자의 상부 전극(34)을 형성한다.
제1 실시예와 달리, 도 8d에 도시한 바와 같이, 홈(23)의 깊이는 하부 전극(22)의 두께보다도 작고, 전면 위에 하부 전극(22) 각각이 연속적으로 존재한다. 따라서, 용량소자 기능이 하부 전극(22)의 홈(23)의 바닥부에서 발생된다. 이것은, 제1 실시예에서와 동일한 장점 외에도, 용량을 한층 더 증가시키는(또는 칩 면적을 한층 더 증가시키는) 특별한 장점이 있다는 것을 의미한다.
본 발명은 상술한 제1 내지 제3 실시예에 한정되지 않는다. 본 발명에 변화가 이루어질 수 있다. 예를 들어, 용량소자부(S2) 내의 용량소자의 평탄한 형상이 선택 사항으로 변경할 수 있다. 홈(23)의 크기, 형상 및 갯수를 선택 사항으로 변경할 수 있다.
본 발명은 바람직한 실시예에 기초하여 설명되었지만, 당업자는 본 발명의 기술적 사상을 벗어나지 않고 변형이 이루어질 수 있음을 이해할 것이다.
상술한 바와 같이, 본 발명은 용량소자 절연체의 내전압성을 저하시키지 않으면서 용량소자부 내의 용량소자의 용량을 증가시킬 수 있고, 메모리셀부의 성능 또는 특성을 저하시키지 않으면서 메모리셀부 내의 용량소자의 용량을 증가시킬 수있는 효과가 있다.
Claims (10)
- 반도체 기억 장치에 있어서,(a) 소자 분리 절연체를 구비한 반도체 기판 - 상기 소자 분리 절연체는 상기 기판 상의 활성 영역들을 한정함 -;(b) 상기 기판 상에 형성된 메모리셀부 - 상기 메모리셀부는 상기 활성 영역 내에 형성된 부유 게이트형 트랜지스터를 포함하고,상기 트랜지스터 각각은 제1 게이트 절연체, 상기 제1 게이트 절연체 상에 형성된 부유 게이트, 상기 부유 게이트 상에 형성된 제2 게이트 절연체 및 상기 제2 게이트 절연체 상에 형성된 제어 게이트를 가짐 -; 및(c) 상기 기판 상에 형성된 용량소자부 - 상기 용량소자부는 상기 기판의 상기 소자 분리 절연체 상에 형성된 용량소자를 포함하고,상기 용량소자 각각은 상기 소자 분리 절연체 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 용량소자 절연체 및 상기 용량소자 절연체 상에 형성된 상부 전극을 가지고,동작시에 제1 영역의 용량소자는 제1 전압을 인가받도록 설계하고, 제2 영역의 용량소자는 제2 전압을 인가받으며, 상기 제1 전압은 상기 제2 전압보다도 낮고,상기 제1 영역의 용량소자 각각은 상기 하부 전극 상에 형성된 홈을 구비함으로써 용량을 증가시킴 -를 포함하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 영역의 용량소자 각각의 하부 전극의 홈은 상기 하부 전극의 두께보다도 작은 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 영역의 용량소자 각각의 하부 전극의 홈은 상기 하부 전극의 두께와 거의 동일한 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 또는 제2 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁은 반도체 기억 장치.
- 제1항에 있어서, 상기 제2 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁은 반면, 상기 제1 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁지 않은 반도체 기억 장치.
- 부유 게이트형 트랜지스터를 구비한 메모리셀부와, 용량소자를 구비한 용량소자부를 포함하는 반도체 기억 장치를 제조하기 위한 방법에 있어서,(a) 반도체 기판 상에 소자 분리 절연체를 형성하는 단계 - 상기 소자 분리 절연체는 상기 기판 상의 활성 영역들을 한정함 -;(b) 상기 기판의 상기 활성 영역 상에 제1 절연층을 선택적으로 형성하는 단계;(c) 상기 제1 절연층 및 상기 소자 분리 절연체 상에 제1 도전층을 형성하는 단계;(d) 상기 제1 도전층을 패터닝하여 상기 메모리셀부 내의 상기 제1 절연층 상에 상기 부유 게이트형 트랜지스터의 부유 게이트 및 상기 용량소자부 내의 상기 소자 분리 절연체 상에 상기 용량소자의 하부 전극을 형성하는 단계 - 동작시에 제1 영역의 용량소자는 제1 전압을 인가받도록 설계하고, 제2 영역의 용량소자는 제2 전압을 인가받으며, 상기 제1 전압은 상기 제2 전압보다도 낮음 -;(e) 상기 제1 영역의 용량소자의 하부 전극 각각에 홈을 형성하는 단계;(f) 상기 트랜지스터의 부유 게이트 및 상기 용량소자의 하부 전극을 피복하도록 제2 절연층을 형성하는 단계;(g) 상기 제2 절연층 상에 제2 도전층을 형성하는 단계; 및(h) 상기 제2 도전층 및 상기 제2 절연층을 패터닝하여 상기 트랜지스터의 제어 게이트 및 상기 용량소자의 상부 전극을 형성하는 단계를 포함하고,상기 트랜지스터 각각은 제1 게이트 절연체, 상기 제1 게이트 절연층 상에 형성된 부유 게이트, 상기 부유 게이트 상에 형성된 제2 게이트 절연층 및 상기 제2 게이트 절연체 상에 형성된 제어 게이트로 구성되고,상기 용량소자 각각은 하부 전극, 상기 하부 전극 상에 형성된 용량소자 절연체 및 상기 용량소자 절연체 상에 형성된 상부 전극으로 구성되는 방법.
- 제6항에 있어서, 상기 단계 (e)에서 상기 제1 영역의 용량소자 각각의 하부 전극의 홈은 상기 하부 전극의 두께보다도 작게 설정되는 방법.
- 제6항에 있어서, 상기 단계 (e)에서 상기 제1 영역의 용량소자 각각의 하부 전극의 홈은 상기 하부 전극의 두께와 거의 동일하게 설정되는 방법.
- 제6항에 있어서, 상기 제1 또는 제2 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁게 설정되는 방법.
- 제6항에 있어서, 상기 제2 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁게 설정되는 반면, 상기 제1 영역의 용량소자 각각의 상부 전극은 그 하부 전극보다도 좁지 않게 설정되는 방법.
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