KR20010114003A - Ｄｒａｍ을 포함하는 반도체 소자의 콘택 구조체 및 그형성방법 - Google Patents

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Abstract

본 발명은 DRAM(Dynamic Random Access Memory)을 포함하는 반도체 소자의 콘택 구조체 및 그 형성방법에 관한 것으로 본 발명의 콘택 구조체는, 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 주변회로 영역 또는 논리회로 영역에 형성된 콘택 구조체에 있어서, 복수의 DRAM 셀의 커패시터 상부전극과 동일한 물질로 이루어진 하부배선, 하부배선 상에 형성되고, 하부배선의 소정 부위를 노출하는 콘택홀을 가지는 층간절연막, 및 층간절연막 상에 형성되고, 콘택홀을 통하여 하부배선과 전기적으로 연결되는 상부배선을 구비하고, 상기 하부배선은 그 하부가, 적어도 상기 콘택홀의 저면보다 넓은 면적으로 아래쪽으로 돌출되어, 하부배선의 단면 모양이 실질적으로 T자 모양을 이룬다.
본 발명에 따르면, 깊이차가 큰 콘택홀들을 동시에 형성할 때 깊이가 얕은 콘택홀 하부의 하부배선의 형상을 T자 모양으로 아래쪽으로 연장시킴으로써 하부배선이 관통되는 것을 방지하여, 안정적이고 균일한 콘택 저항을 확보할 수 있다.

Description

ＤＲＡＭ을 포함하는 반도체 소자의 콘택 구조체 및 그 형성방법{Contact structure in semiconductor device including DRAM and forming method thereof}
본 발명은 반도체 소자에 관한 것으로, 특히 정보저장 수단으로서 커패시터를 가지는 DRAM(Dynamic Random Access Memory)을 포함하는 반도체 소자의 콘택 구조체 및 그 형성방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라, DRAM의 정보저장 수단인 커패시터의 면적도 점차 좁아지고 있다. 이렇듯 좁아진 면적 상에서 이전과 동일 또는 그 이상의 커패시턴스를 얻기 위해 실린더형, 핀형 등 커패시터의 전극을 입체화하고 그 높이를 높게 함으로써 유효전극 면적을 넓히는 방안이 채택되고 있다. 그런데, 커패시터의 전극 높이가 높아지면 커패시터가 형성되는 셀 어레이 영역과 메모리 셀들을 구동하기 위한 주변회로 영역 또는 논리회로 영역간의 광역 단차(global step difference)가 커지고 이 광역 단차는 후속 금속배선 공정 등에서 많은 문제점을 야기한다. 특히, DRAM과 논리회로가 통합된 MDL(Merged DRAM with Logic) 제품에서는 금속배선의 층수가 단순한 DRAM 소자에 비해 많으므로 이러한 광역 단차의 문제는 더욱 심각하게 된다.
따라서, 이러한 셀 어레이 영역과 주변회로 영역 또는 논리회로 영역간의 광역 단차를 없애기 위한 방안으로서, 하부전극을 형성하기 위해 사용한 희생 산화막을 주변회로 영역 또는 논리회로 영역에서 제거하지 않고 그대로 남겨두는 방법을 사용하기도 한다. 이를 도 1을 참조하여 상세히 설명하면 다음과 같다. 도 1에서 참조부호 A는 DRAM의 셀 어레이 영역, B는 주변회로 영역 또는 논리회로 영역이다.
즉, DRAM의 셀 어레이 영역(A)에는 트랜지스터(미도시) 등이 형성된 기판(미도시) 상에 층간절연막(10)을 개재하여 하부전극 콘택 플러그(20)에 의해 기판의 활성영역과 연결되는 커패시터 하부전극(40), 유전막(50) 및 상부전극(60)으로 이루어지는 커패시터를 형성하고, 주변회로 영역 또는 논리회로 영역(B)에는 상부전극(60), 기판(미도시)의 소정 활성영역 또는 부하 저항과 같은 회로소자(62)와 각각 연결되는 금속 콘택(90, 92, 94)을 형성한다. 이때, 커패시터 하부전극(40)은 그 유효 면적을 넓게 하기 위해 실린더형으로 형성하고 가능한 그 높이도 높게 한다. 그리고, 실린더형 하부전극(40)의 외부 표면은 몰드 절연막(30)으로 둘러싸여실제 유효 전극으로 사용하지 않는데, 이는 몰드 절연막(30)을 제거하여 하부전극(40)의 외부 표면까지 전극으로 사용하는 경우에는 셀 어레이 영역(A)과 주변회로 영역 또는 논리회로 영역(B) 간에 하부전극(40)의 높이 만큼의 광역 단차가 발생하기 때문이다.
그 결과, 주변회로 영역 또는 논리회로 영역(B)에 필요한 금속 콘택(90, 92, 94)의 콘택홀(80, 82, 84)을 형성하기 위해 층간절연막(70, 30, 10)을 식각할 때, 깊이가 깊은 예컨대, 기판 상의 활성영역과 연결되는 금속 콘택(92)의 콘택홀(82) 깊이와 상부전극 콘택(90) 및 회로소자 콘택(94)의 콘택홀(80, 84) 깊이는 차이가 매우 커진다. 따라서, 다결정 실리콘과 같은 도전 물질로 이루어진 상부전극(60)이나 회로소자(62)를 노출하는 콘택홀(80, 84)의 경우는 각각 상부전극(60) 및 회로소자(62)에서 식각이 정지하지 못하고, 도 1에 도시된 바와 같이, 이를 관통하는 경우가 발생한다. 이렇게 콘택홀(80, 84)이 상부전극(60) 또는 회로소자(62)를 관통하여 금속 콘택(90, 94)이 하부의 몰드 절연막(30)까지 침범하여 형성되면, 콘택 저항이 증가하고, 저항값의 산포가 커지는 즉, 저항값이 불균일해지는 등의 문제가 발생한다. 또한, 심한 경우에는 금속 콘택(90, 94) 하부에 지나가는 다른 배선과 단락될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 주변회로 영역 또는 논리회로 영역의 콘택 프로파일이 양호하고 하부배선을 관통하지 않는 DRAM을 포함하는 반도체 소자의 콘택 구조체를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 콘택 구조체의 형성방법을 제공하는 것이다.
도 1은 종래의 콘택 구조체를 가지는 반도체 소자를 도시한 일부 단면도이다.
도 2는 본 발명에 따른 콘택 구조체를 가지는 반도체 소자를 도시한 일부 단면도이다.
도 3 내지 도 6은 본 발명에 따른 콘택 구조체를 형성하는 과정을 도시한 단면도들이다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 주변회로 영역 또는 논리회로 영역에 형성된 콘택 구조체를 제공하는데, 본 발명의 일태양에 따른 콘택 구조체는, 복수의 DRAM 셀의 커패시터 상부전극과 동일한 물질로 이루어진 하부배선, 하부배선 상에 형성되고 하부배선의 소정 부위를 노출하는 콘택홀을 가지는 층간절연막, 및 층간절연막 상에 형성되고 콘택홀 내부를 메우며 하부배선과 전기적으로 연결되는 상부배선을 구비한다. 여기서, 상기 하부배선은 그 하부가, 적어도 상기 콘택홀의 저면보다 넓은 면적으로 아래쪽으로 돌출되어, 하부배선의 단면 모양이 실질적으로 T자 모양을 이룬다.
상기의 다른 기술적 과제를 달성하기 위해 본 발명은, 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 주변회로 영역 또는 논리회로 영역에 콘택 구조체를 형성하는 방법을 제공하는데, 본 발명의 일태양에 따르면, 먼저 DRAM 셀의 커패시터 상부전극을 형성함과 동시에, 주변회로 영역 또는 논리회로 영역의 소정 위치에 커패시터 상부전극과 동일한 물질로 그 단면이 T자 모양을 이루는 하부배선을 형성한다. 이어서, 하부배선 상에, 하부배선의 소정 부위를 노출하는 콘택홀을 가지는 층간절연막을 형성하고, 층간절연막 상에 콘택홀 내부를 메우며 하부배선과 전기적으로 연결되는 상부배선을 형성함으로써 콘택 구조체를 완성한다.
또한, 상기의 다른 기술적 과제를 달성하기 위하여 본 발명은, 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 주변회로 영역 또는 논리회로 영역에 그 콘택홀의 깊이가 서로 다른 복수의 콘택 구조체를 형성하는 방법을 제공한다. 즉 본 발명의 다른 태양에 따르면, 먼저 DRAM 셀의 커패시터 하부전극 콘택 플러그가 형성된 기판 전면에 몰드 절연막을 형성하고, 이를 패터닝하여 커패시터 하부전극 콘택 플러그를 노출하는 하부전극용 개구부와, 복수의 콘택 구조체중 그 콘택홀의 깊이가 상대적으로 얕은 콘택 구조체를 형성하고자 하는 위치에 하부배선용 개구부를 형성한다. 이어서, 몰드 절연막 상부 및 개구부들 전면에 도전 물질을 증착하여 하부전극층을 형성하고, 몰드 절연막 상부에 증착된 하부전극층을 제거하여 하부전극용 개구부 내에 실린더형 커패시터 하부전극을 형성함과 동시에, 하부배선용 개구부 내에 실린더형 더미 하부전극 패턴을 형성한다. 이어서, 커패시터 하부전극 및 더미 하부전극 패턴을 포함한 기판 전면에 유전막을 형성하고, 유전막 전면에 도전 물질을 증착하여 실린더형 하부전극 및 실린더형 더미 하부전극 패턴 내부를 메우고 유전막 상에 소정 두께를 가지는 상부전극층을 형성한다. 이어서, 상부전극층을 패터닝하여 DRAM 셀의 커패시터 상부전극을 형성함과 동시에, 하부배선용 개구부에 그 단면이 T자 모양을 이루는 하부배선을 형성한다. 이어서, 상부전극 및 하부배선 전면에 층간절연막을 형성하고, 이를 식각하여 하부배선을 노출하는 깊이가 얕은 콘택홀 및 하부배선보다 아래의 소정 도전층을 노출하는 깊이가 깊은 콘택홀을 형성한다. 마지막으로 층간절연막 상에 콘택홀들 내부를 메우며 하부배선 및 소정 도전층과 전기적으로 연결되는 상부배선을 형성함으로써 콘택 구조체를 완성한다.
따라서, 상부배선 또는 콘택 플러그가 접촉하게 되는 부위의 하부배선이 아래쪽으로 돌출되어 연장되는 T자 모양을 이루므로, 주변회로 영역 또는 논리회로 영역에서 깊이차가 큰 콘택들을 형성할 때, 상대적으로 깊이가 얕은 상부전극 콘택이나 회로소자 콘택의 상부배선 또는 콘택 플러그가 하부배선을 관통하는 문제가 없어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 이하에 설명되는 실시예는 본 발명의 범위를 한정하는 의미로 해석되어서는 아니되며, 본 발명의 실시예는 다양한 형태로 변형될 수 있다. 이하의 도면에서 동일한 부호는 동일한 요소를 지칭하며, 설명의 명확성과 간결성을 위해 그 두께나 크기가 과장되었을 수 있다. 또한, 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 어떤 층은 다른 층과 직접 접하면서 위에 존재할 수도 있고 제3의 층이 개재될 수도 있다.
먼저, 도 2는 본 발명의 실시예에 따른 콘택 구조체를 구비하는 DRAM을 포함하는 반도체 소자의 부분 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 소자는 도면 왼쪽에 복수의 DRAM 셀이 형성된 셀 어레이 영역(A)과 도면 오른쪽에 콘택들을 구비하는 주변회로 영역 또는 논리회로 영역(B)으로 이루어진다.
셀 어레이 영역(A)에는, 기판(미도시) 상의 소정 활성영역(예컨대 소스 영역)과 하부전극 콘택 플러그(120)를 통해 전기적으로 연결되는 커패시터 하부전극(140), 유전막(150) 및 상부전극(160)으로 이루어진 커패시터가 형성되어 있다. 여기서, 하부전극(140)은 실린더형으로 이루어져 있고 그 내부 표면에 반구형 그레인이 성장되어 있는 것으로 도시되어 있지만, 반구형 그레인은 응용에 따라 형성하지 않을 수도 있다.
또한, 주변회로 영역 또는 논리회로 영역(B)에는, 3개의 금속 콘택 구조체가 예시되어 있는데, 이중 상부전극(160)과 금속 배선을 연결하는 콘택 구조체(160, 180, 190) 및 부하 저항과 같은 회로소자(162)와 금속 배선을 연결하는 콘택 구조체(162, 184, 194) 즉, 콘택홀의 깊이가 얕은 콘택 구조체가 본 실시예에 따른 콘택 구조체에 해당한다. 도시된 바와 같이, 본 실시예에 따른 콘택 구조체는 그 단면이 실질적으로 T자 모양을 이루는 하부배선(160, 162; 160은 셀 어레이 영역에서 상부전극으로 기능하면서 상부전극 콘택에서는 하부배선으로 기능한다), 층간절연막(170), 및 하부배선(160, 162)의 중앙부를 소정 깊이만큼 뚫고 내려온 콘택홀(180, 184)의 내부를 메우면서 하부배선(160, 162)과 연결되는 상부배선(190, 194)으로 이루어진다. 여기서, 상부배선(190, 192, 194)은 콘택 플러그와 구분없이 일체형으로 도시되어 있지만, 콘택홀(180, 182, 184) 내부를 메우면서 층간절연막(170)과 동일한 높이로 평탄화된 콘택 플러그 및 이 콘택 플러그 와 연결되어 층간절연막(170) 상부에 형성된 상부배선 패턴으로 이루어질 수도 있다. 또한, 도시되지는 않았지만, 상부배선(190, 192, 194) 또는 콘택 플러그가 텅스텐과 같은 금속으로 이루어진 경우 콘택홀(180, 182, 184)의 저면 및 측벽에는오믹층과 장벽금속층이 개재될 수 있다.
설명되지 않은 참조부호 110은 기판(미도시) 상에 형성된 층간절연막, 130은 하부전극(140) 및 본 실시예의 콘택 구조체의 하부배선(160, 162)을 형성하기 위한 개구부를 한정하는 몰드 절연막이다. 또한, 142 및 144는 후술하는 본 발명의 실시예에 따른 콘택 구조체를 형성하는 과정에서 형성되는 더미 하부전극 패턴이다.
이와 같이, 본 실시예의 콘택 구조체는 하부배선(160, 162)이 T자 모양을 이루고 있어, 깊이가 깊은 예컨대, 기판(미도시) 상의 활성영역을 노출하는 콘택홀(182)을 형성하기 위해 층간절연막들(170, 130, 110)을 식각하면서 동시에 깊이가 얕은 상부전극 콘택홀(180) 및 회로소자 콘택홀(184)을 형성할 때, 하부배선(160, 162)이 관통되는 문제가 생기지 않는다.
다음으로, 도 3 내지 도 6 및 도 2를 참조하여 본 발명의 실시예에 따른 콘택 구조체를 형성하는 방법을 설명한다.
먼저, 도 3에 도시된 바와 같이, 기판(미도시) 상에 셀 어레이 영역(A) 및 주변회로 영역 또는 논리회로 영역(B)에 필요한 트랜지스터 등의 소자를 형성하고 소스/드레인 영역을 형성한다. 이어서, 그 위에 층간절연막(110)을 증착하고 셀 어레이 영역(A)의 기판의 활성영역(소스 영역)을 노출하는 콘택홀을 형성한 다음, 도전 물질 예컨대, 불순물이 도핑된 다결정 실리콘을 채워 넣어 하부전극 콘택 플러그(120)를 형성한다.
이어서, 층간절연막(110) 및 하부전극 콘택 플러그(120) 전면에 예컨대, 실리콘 산화막으로 몰드 절연막(130)을 증착하고 식각하여, 셀 어레이 영역(A)에서하부전극 콘택 플러그(120)를 노출하는 하부전극용 개구부(132)를 형성한다. 이때, 주변회로 영역 또는 논리회로 영역(B)에는 콘택을 형성하고자 하는 위치에 하부배선용 개구부(134, 136)를 동시에 형성한다. 이 하부배선용 개구부(134, 136)는 하부전극용 개구부(132)에 비해 상대적으로 넓게 형성함으로써 후속하는 콘택홀(180, 184) 형성시 콘택홀(180, 184)의 저면이 충분히 둘러싸이도록 한다.
이어서, 몰드 절연막(130) 및 각 개구부(132, 134, 136)가 형성된 기판 전면에 일정한 두께로(conformally) 도전 물질을 증착한 다음, 몰드 절연막(130) 상부에 증착된 도전 물질을 제거하여 하부전극용 개구부(132) 및 하부배선용 개구부(134, 136) 내부에 실린더형의 하부전극(140) 및 더미 하부전극 패턴(142, 144)을 형성한다.
구체적으로, 도 4에 도시된 바와 같이 표면에 반구형 그레인이 성장된 하부전극(140) 및 더미 하부전극 패턴(142, 144)을 형성하기 위해서는, 도 3의 결과물에 비정질 실리콘을 일정한 두께로 증착한 다음, 전면에 유동성이 좋은 물질 예컨대, 포토레지스트를 도포하여 개구부들(132, 134, 136)을 모두 메운다. 이어서, 기판을 화학기계적 연마 또는 전면 식각하여 몰드 절연막(130)을 노출함으로써 서로 분리된 하부전극(140) 및 더미 하부전극 패턴(142, 144)을 형성한다. 그리고, 개구부들(132, 134, 136)을 메웠던 포토레지스트를 제거한다. 반구형 그레인은, 상기 비정질 실리콘을 증착한 다음 바로 이어서 시딩(seeding)과 열처리를 통해 비정질 실리콘층의 표면에 반구형 그레인을 성장시키거나, 전술한 포토레지스트의 제거후에 시딩과 열처리를 통해 성장시킴으로써 형성한다.
이어서, 도 5에 도시된 바와 같이, 도 4의 결과물 전면에 유전막(150)을 형성한다. 다시 유전막(150) 전면에, 셀 어레이 영역(A)에서는 상부전극이 되고 주변회로 영역 또는 논리회로 영역(B)에서는 하부배선이 될 도전 물질 예컨대, 불순물이 도핑된 다결정 실리콘을 증착하여 실린더형 하부전극(140) 및 실린더형 더미 하부전극 패턴(142, 144)에 의해 둘러싸인 내부를 모두 메운다. 이어서, 이 도전 물질층을 패터닝하여 상부전극(160) 및 하부배선(160, 162)을 형성한다. 그러면, 주변회로 영역 또는 논리회로 영역(B)에서 본 실시예에 따른 콘택 구조체를 이룰 하부배선(160, 162)은 셀 어레이 영역(A)의 커패시터 구조와 유사하게 실린더형의 더미 하부전극 패턴(142, 144)의 내부를 메우면서 T자 모양으로 형성된다.
이어서, 도 6에 도시된 바와 같이, 도 5의 결과물 전면에 층간절연막(170)을 증착하고 식각하여 주변회로 영역 또는 논리회로 영역(B)에 필요한 콘택홀들(180, 182, 184)을 형성한다. 주변회로 영역 또는 논리회로 영역(B)에 필요한 콘택홀들은, 기판(미도시) 상의 활성영역 또는 게이트 전극과 연결하기 위한 깊은 콘택홀(182)과, 그 깊이가 상대적으로 얕은 상부전극 콘택을 위한 콘택홀(180) 및 회로소자 콘택홀(184)을 포함하여 동시에 형성된다. 이때, 콘택홀들(180, 182, 184)의 깊이는 차이가 크지만, 그 깊이가 얕은 콘택홀(180, 184)에 의해 노출된 하부배선(160, 162)의 형상이 T자형으로 아래쪽으로 연장되어 있기 때문에, 종래기술(도 1 참조)에서와 같이 하부배선이 관통되는 문제는 발생되지 않는다.
이어서, 도 6의 결과물 전면에 통상의 방법으로 예컨대, 텅스텐을 증착하여 콘택홀들(180, 182, 184)의 내부를 메우고, 화학기계적 연마와 같은 방법으로 평탄화하여 콘택 플러그를 형성한다. 이어서, 그 위에 통상의 방법으로 예컨대, 알루미늄 또는 알루미늄 합금을 증착하여 상부배선층을 형성한 다음, 패터닝하여 상부배선(190, 192, 194)을 형성하면 도 2에 도시된 바와 같이 된다. 이때, 도시하지는 않았지만 콘택홀들(180, 182, 184)의 내부에는 예컨대 각각 타이타늄 및 타이타늄 질화막으로 이루어진 오믹층 및 장벽금속층을 형성하고 텅스텐 콘택 플러그를 형성하는 것이 바람직하다.
이상 특정한 용어와 특정한 구조를 사용하여 본 발명의 바람직한 실시예를 상세히 설명했지만, 본 발명의 범위가 상술한 실시예로 한정되는 것은 아니다. 예컨대, 본 발명의 콘택 구조체를 채용할 수 있는 DRAM의 셀 어레이 영역의 형성방법은 다양하게 변형될 수 있다. 즉, 상술한 실시예에서는 설명하지 않았지만, 층간절연막(110)과 몰드 절연막(130)의 사이에는 예컨대 실리콘 질화막으로 이루어진 식각정지막이 개재될 수 있으며, 아울러 몰드 절연막(130)의 상부에도 실리콘 질화막을 개재하여 하부전극용 개구부(132) 및 하부배선용 개구부(134, 136)의 형성시 연마정지막으로 활용할 수 있다. 이렇게 몰드 절연막(130)의 상부에 실리콘 질화막을 개재시킨 경우, 상기 개구부들(132, 134, 136)의 형성을 위한 몰드 절연막(130)의 식각시, 먼저 이방성 식각을 한 후 습식 식각으로써 개구부의 폭을 넓게 형성해 줄 수도 있다. 또한, 상술한 실시예에서 각 물질층의 증착 및 식각은 이미 알려진 다양한 방법으로 수행할 수 있음은 물론이다.
이상 상술한 바와 같이 본 발명에 따르면, 깊이차가 큰 콘택홀들을 동시에형성할 때, 깊이가 얕은 콘택홀에 의해 노출되는 하부배선의 형상을 T자 모양으로 아래쪽으로 연장시킴으로써 하부배선이 관통되는 것을 방지하여, 안정적이고 균일한 콘택 저항을 확보할 수 있다. 특히, 본 발명에 따른 콘택 구조체의 형성방법은 종래의 DRAM 형성공정을 그대로 이용하므로 공정의 추가를 수반하지 않는다.

Claims (10)

  1. 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 상기 주변회로 영역 또는 논리회로 영역에 형성된 콘택 구조체에 있어서,
    상기 복수의 DRAM 셀의 커패시터 상부전극과 동일한 물질로 이루어진 하부배선;
    상기 하부배선 상에 형성되고, 상기 하부배선의 소정 부위를 노출하는 콘택홀을 가지는 층간절연막; 및
    상기 층간절연막 상에 형성되고, 상기 콘택홀 내부를 메우며 상기 하부배선과 전기적으로 연결되는 상부배선을 구비하고,
    상기 하부배선의 하부는, 적어도 상기 콘택홀의 저면보다 넓은 면적으로 아래쪽으로 돌출되어, 상기 하부배선의 단면 모양이 실질적으로 T자 모양을 이루는 것을 특징으로 하는 콘택 구조체.
  2. 제1항에 있어서, 상기 하부배선의 하부에, 각각 상기 DRAM 셀의 유전막 및커패시터 하부전극과 동일한 물질로 형성되고 상기 T자 모양의 하부배선의 기둥부를 감싸는 유전막 및 도전층 패턴을 더 구비하는 것을 특징으로 하는 콘택 구조체.
  3. 제1항에 있어서, 상기 상부배선은, 상기 콘택홀을 메우는 콘택 플러그, 및 상기 콘택 플러그 상에 형성된 상부배선 패턴을 포함하는 것을 특징으로 하는 콘택 구조체.
  4. 제1항에 있어서, 상기 콘택홀을 메우는 상부배선은 상기 T자 모양의 하부배선의 기둥부까지 소정 깊이만큼 연장된 것을 특징으로 하는 콘택 구조체.
  5. 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 상기 주변회로 영역 또는 논리회로 영역에 콘택 구조체를 형성하는 방법에 있어서,
    상기 DRAM 셀의 커패시터 상부전극을 형성함과 동시에, 상기 주변회로 영역 또는 논리회로 영역의 소정 위치에 상기 커패시터 상부전극과 동일한 물질로 그 단면이 T자 모양을 이루는 하부배선을 형성하는 단계;
    상기 하부배선 상에, 상기 하부배선의 소정 부위를 노출하는 콘택홀을 가지는 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 상기 콘택홀 내부를 메우며 상기 하부배선과 전기적으로 연결되는 상부배선을 형성하는 단계를 구비하는 것을 특징으로 하는 콘택 구조체의 형성방법.
  6. 제5항에 있어서, 상기 하부배선을 형성하는 단계 이전에,
    상기 DRAM 셀의 커패시터 하부전극 콘택 플러그가 형성된 기판 전면에, 상기 커패시터 하부전극 콘택 플러그를 노출하는 하부전극용 개구부와, 상기 콘택 구조체를 형성하고자 하는 위치에 하부배선용 개구부를 가지는 몰드 절연막을 형성하는 단계;
    상기 몰드 절연막 상부 및 상기 개구부들 전면에 도전 물질을 증착하여 하부전극층을 형성하는 단계;
    상기 몰드 절연막 상부에 증착된 하부전극층을 제거하여 상기 하부전극용 개구부 내에 실린더형 커패시터 하부전극을 형성함과 동시에, 상기 하부배선용 개구부 내에 실린더형 더미 하부전극 패턴을 형성하는 단계; 및
    상기 커패시터 하부전극 및 더미 하부전극 패턴을 포함한 기판 전면에 유전막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 콘택 구조체의 형성방법.
  7. 제6항에 있어서, 상기 하부배선을 형성하는 단계는,
    상기 유전막 전면에 도전 물질을 증착하여 상기 실린더형 커패시터 하부전극 및 실린더형 더미 하부전극 패턴의 내부를 모두 메우는 상부전극층을 형성하는 단계; 및
    상기 상부전극층을 패터닝하여 상기 커패시터 상부전극을 형성함과 동시에상기 콘택 구조체를 형성하고자 하는 위치에 상기 단면이 T자 모양을 이루는 하부배선을 형성하는 단계를 구비하는 것을 특징으로 하는 콘택 구조체의 형성방법.
  8. 제6항에 있어서, 상기 하부전극층을 형성하는 단계는, 상기 하부전극층의 표면에 반구형 그레인을 성장시키는 단계를 포함하는 것을 특징으로 하는 콘택 구조체의 형성방법.
  9. 제5항에 있어서, 상기 상부배선을 형성하는 단계는,
    상기 콘택홀이 형성된 층간절연막 전면에 도전 물질을 증착하여 상기 콘택홀을 메우는 단계;
    상기 층간절연막 상에 증착된 도전 물질을 제거하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 및 층간절연막 상에 도전 물질을 증착하고 패터닝하여 상기 상부배선을 형성하는 단계를 포함하는 것을 특징으로 하는 콘택 구조체의 형성방법.
  10. 복수의 DRAM 셀이 형성된 셀 어레이 영역과, 주변회로 영역 또는 논리회로 영역을 가지는 DRAM을 포함하는 반도체 소자의 상기 주변회로 영역 또는 논리회로 영역에 그 콘택홀의 깊이가 서로 다른 복수의 콘택 구조체를 형성하는 방법에 있어서,
    상기 DRAM 셀의 커패시터 하부전극 콘택 플러그가 형성된 기판 전면에 몰드 절연막을 형성하는 단계;
    상기 몰드 절연막을 패터닝하여 상기 커패시터 하부전극 콘택 플러그를 노출하는 하부전극용 개구부와, 상기 복수의 콘택 구조체중 그 콘택홀의 깊이가 상대적으로 얕은 콘택 구조체를 형성하고자 하는 위치에 하부배선용 개구부를 형성하는 단계;
    상기 몰드 절연막 상부 및 상기 개구부들 전면에 도전 물질을 증착하여 하부전극층을 형성하는 단계;
    상기 몰드 절연막 상부에 증착된 하부전극층을 제거하여 상기 하부전극용 개구부 내에 실린더형 커패시터 하부전극을 형성함과 동시에, 상기 하부배선용 개구부 내에 실린더형 더미 하부전극 패턴을 형성하는 단계;
    상기 커패시터 하부전극 및 더미 하부전극 패턴을 포함한 기판 전면에 유전막을 형성하는 단계;
    상기 유전막 전면에 도전 물질을 증착하여 상기 실린더형 하부전극 및 실린더형 더미 하부전극 패턴 내부를 메우고 상기 유전막 상에 소정 두께를 가지는 상부전극층을 형성하는 단계;
    상기 상부전극층을 패터닝하여 상기 DRAM 셀의 커패시터 상부전극을 형성함과 동시에, 상기 하부배선용 개구부에 그 단면이 T자 모양을 이루는 하부배선을 형성하는 단계;
    상기 상부전극 및 하부배선 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 하부배선을 노출하는 깊이가 얕은 콘택홀 및 상기 하부배선보다 아래의 소정 도전층을 노출하는 깊이가 깊은 콘택홀을 형성하는 단계; 및
    상기 층간절연막 상에 상기 콘택홀 내부를 메우며 상기 하부배선 및 소정 도전층과 전기적으로 연결되는 상부배선을 형성하는 단계를 구비하는 것을 특징으로 하는 콘택 구조체의 형성방법.
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US09/834,445 US6486531B2 (en) 2000-06-20 2001-04-12 Contact structure with a lower interconnection having t-shaped portion in cross section and method for forming the same
JP2001154029A JP2002026144A (ja) 2000-06-20 2001-05-23 Ｄｒａｍを含む半導体素子のコンタクト構造体及びその形成方法

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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058590A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 에프이램(ＦｅＲＡＭ)의 캐패시터 제조 방법
KR100446293B1 (ko) * 2002-01-07 2004-09-01 삼성전자주식회사 저항체를 포함하는 반도체 소자 제조 방법
KR100868812B1 (ko) * 2003-12-10 2008-11-14 미크론 테크놀로지,인코포레이티드 반도체 구조 및 커패시터 소자 형성 방법
US7655968B2 (en) 2003-09-04 2010-02-02 Micron Technology, Inc. Semiconductor devices
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7915136B2 (en) 2004-07-19 2011-03-29 Round Rock Research, Llc Methods of forming integrated circuit devices
US8207563B2 (en) 2004-12-06 2012-06-26 Round Rock Research, Llc Integrated circuitry
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US8450164B2 (en) 2007-08-13 2013-05-28 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456554B1 (ko) * 2002-01-04 2004-11-09 삼성전자주식회사 반도체 장치의 커패시터 및 그 제조 방법
US6583491B1 (en) * 2002-05-09 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic fabrication having microelectronic capacitor structure fabricated therein
KR100563487B1 (ko) * 2003-12-31 2006-03-27 동부아남반도체 주식회사 반도체 소자의 금속배선 형성방법
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
JP2006032574A (ja) * 2004-07-14 2006-02-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7202127B2 (en) * 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) * 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20060046055A1 (en) * 2004-08-30 2006-03-02 Nan Ya Plastics Corporation Superfine fiber containing grey dope dyed component and the fabric made of the same
US7557015B2 (en) 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7517753B2 (en) * 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7557013B2 (en) * 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US7936052B2 (en) * 2008-09-30 2011-05-03 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
JP2010245374A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置及びその製造方法
JP2010287853A (ja) * 2009-06-15 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
CN103730468B (zh) 2012-10-16 2017-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、sram存储单元、sram存储器
US9041154B2 (en) * 2013-03-06 2015-05-26 Nanya Technology Corp. Contact structure and semiconductor memory device using the same
KR20180069186A (ko) * 2016-12-14 2018-06-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102411071B1 (ko) * 2017-05-29 2022-06-21 삼성전자주식회사 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2584986B2 (ja) * 1987-03-10 1997-02-26 三菱電機株式会社 半導体装置の配線構造
US5920775A (en) * 1996-02-23 1999-07-06 Vanguard International Semiconductor Corporation Method for forming a storage capacitor within an integrated circuit
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置
JPH10242422A (ja) * 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法
JP3199114B2 (ja) * 1998-11-06 2001-08-13 日本電気株式会社 半導体装置の製造方法
US6127260A (en) * 1999-07-16 2000-10-03 Taiwan Semiconductor Manufacturing Company Method of forming a tee shaped tungsten plug structure to avoid high aspect ratio contact holes in embedded DRAM devices

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058590A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 에프이램(ＦｅＲＡＭ)의 캐패시터 제조 방법
KR100446293B1 (ko) * 2002-01-07 2004-09-01 삼성전자주식회사 저항체를 포함하는 반도체 소자 제조 방법
US6794247B2 (en) 2002-01-07 2004-09-21 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor memory device having resistor
US7319254B2 (en) 2002-01-07 2008-01-15 Samsung Electronics Co., Ltd. Semiconductor memory device having resistor and method of fabricating the same
US8786001B2 (en) 2003-09-04 2014-07-22 Round Rock Research, Llc Semiconductor devices
US7655968B2 (en) 2003-09-04 2010-02-02 Micron Technology, Inc. Semiconductor devices
KR100868812B1 (ko) * 2003-12-10 2008-11-14 미크론 테크놀로지,인코포레이티드 반도체 구조 및 커패시터 소자 형성 방법
US8164132B2 (en) 2004-07-19 2012-04-24 Round Rock Research, Llc Methods of forming integrated circuit devices
US7915136B2 (en) 2004-07-19 2011-03-29 Round Rock Research, Llc Methods of forming integrated circuit devices
US8207563B2 (en) 2004-12-06 2012-06-26 Round Rock Research, Llc Integrated circuitry
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US8129240B2 (en) 2007-02-26 2012-03-06 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8263457B2 (en) 2007-02-26 2012-09-11 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8450164B2 (en) 2007-08-13 2013-05-28 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8734656B2 (en) 2008-01-08 2014-05-27 Micron Technology, Inc. Capacitor forming methods
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US9224798B2 (en) 2008-01-08 2015-12-29 Micron Technology, Inc. Capacitor forming methods
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8163613B2 (en) 2008-07-09 2012-04-24 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076757B2 (en) 2010-08-11 2015-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
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